JP3435632B2 - 双方向電流阻止機能を有する電界効果トランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、双方向電流阻止機
能を有する電界効果トランジスタであって、特に蓄積層
がキャリアの通る経路となる電界効果トランジスタ及び
その製造方法である。

【０００２】

【背景技術】電界効果トランジスタには双方向電流阻止
機能を有するものがある。双方向電流阻止機能とは、一
方のソース／ドレインから他方のソース／ドレインへの
電流の制御をすることができ、かつ他方のソース／ドレ
インから一方のソース／ドレインへの電流の制御をする
ことができる機能をいう。双方向電流阻止機能を有する
電界効果トランジスタの用途は様々である。例えば、以
下の用途がある。電気自動車は、３００Ｖ位の電圧で動
かされる。その電源として、例えば４Ｖの電池セルを直
列に８０個接続したバッテリが用いられる。このバッテ
リを充電したとき、個々の電池セルで電圧のばらつきが
生じる。このばらつきを解消するため、電界効果トラン
ジスタをＯＮすることにより、電圧が高い状態にある電
池セルから電圧が低い状態にある電池セルへ電流を流
し、各電池セルの電圧を等しい状態にする。この場合、
どの電池セルの電圧が低い状態にあるかは状況により異
なる。このため、スイッチング素子である電界効果トラ
ンジスタは、双方向電流阻止機能を有する必要がある。

【０００３】図２５は、特開平８−２１３６１３号公報
に開示された双方向電流阻止機能を有する電界効果トラ
ンジスタの部分断面図である。まず、この電界効果トラ
ンジスタの構造について説明する。ｎ⁺型の半導体基板
２０２上に、ｎ型のエピタキシャル層２０４、ｎ^-型の
エピタキシャル層２０６が順に積層されている。ｎ^-型
のエピタキシャル層２０６の表面にはｎ⁺型のソース領
域２０８が形成されている。トレンチ２１０がソース領
域２０８、エピタキシャル層２０６を貫通し、エピタキ
シャル層２０４に到達している。トレンチ２１０にはゲ
ート電極２１４が埋め込まれている。トレンチ２１０と
ゲート電極２１４との間にはゲート酸化膜２１２が形成
されている。ゲート電極２１４上には絶縁膜２２０が形
成されている。ソース領域２０８上にはソース電極２１
６が形成されている。ソース電極２１６とゲート電極２
１４とは絶縁膜２２０によって絶縁されている。半導体
基板２０２下にはドレイン電極２１８が形成されてい
る。

【０００４】次に、電界効果トランジスタの動作につい
て説明する。まず、電界効果トランジスタのＯＮ動作に
ついて説明する。ゲート電極２１４に正電圧が印加され
ると、エピタキシャル層２０６のうちゲート電極２１４
と向かい合っている部分に、エピタキシャル層２０６中
の電子が集まり、蓄積層２２２が形成される。ドレイン
電極２１８の電圧がソース電極２１６の電圧より高い場
合、電子はソース領域２０８、蓄積層２２２、エピタキ
シャル層２０４、半導体基板２０２を移動し、ドレイン
電極２１８に引き寄せられる。逆に、ソース電極２１６
の電圧がドレイン電極２１８の電圧より高い場合、電子
は半導体基板２０２、エピタキシャル層２０４、蓄積層
２２２、ソース領域２０８を移動し、ソース電極２１６
に引き寄せられる。

【０００５】電界効果トランジスタのＯＦＦ動作につい
て説明する。ゲート電極２１４に負電圧が印加される
と、蓄積層２２２が消滅する。かわりにトレンチ２１０
の側面から空乏層がエピタキシャル層２０６に広がり、
隣のトレンチの側面から広がってきた空乏層と接触す
る。これにより、ソース電極２１６とドレイン電極２１
８との間に電流が流れるのを遮断している。

【０００６】

【発明が解決しようとする課題】上記構造の電界効果ト
ランジスタは、一方のトレンチの側面から広がった空乏
層と他方のトレンチの側面から広がった空乏層とが接触
することにより、電流をピンチオフさせてＯＦＦ状態と
する。ところが、トレンチ間距離が０.５μｍより大き
いと空乏層と空乏層との接触が不完全で、ＯＦＦ状態で
も漏れ電流が発生する。よって、トレンチ間距離を０.
５μｍ以下にすることが望まれる。しかし、現状のトレ
ンチ加工技術では、トレンチ間距離を０.５μｍ以下す
るのは難しい。

【０００７】また、ゲート電極２１４とソース領域２０
８との間にはゲート酸化膜２１２しかない。このため、
電界効果トランジスタがＯＦＦ時であって、かつソース
領域２０８側が高電圧の場合におけるソース−ドレイン
間の許容電位差は、ゲート酸化膜の絶縁耐圧に依存す
る。ゲート酸化膜はその性質上薄いので許容電位差は２
０Ｖ位に制限される。そして、ゲート酸化膜の絶縁破壊
は直接電界効果トランジスタの破壊となる。

【０００８】また、蓄積層２２２を中心として、ソース
領域２０８側の形状とドレイン領域側（半導体基板２０
２側）の形状とは、非対称である。このため、ソース領
域２０８からドレイン領域側（半導体基板２０２側）へ
の方向の場合とこの逆の場合とでは、電界効果トランジ
スタのスイッチング速度が異なる。

【０００９】また、ドリフト領域（エピタキシャル層２
０４）における抵抗を下げるのが困難という問題もあ
る。

【００１０】本発明は係る従来の課題を解決するために
なされたものであり、ＯＦＦ状態において漏れ電流の発
生を少なくすることが可能な電界効果トランジスタ及び
その製造方法を提供することである。

【００１１】

【課題を解決するための手段】本発明は、双方向電流阻
止機能を有し、かつ蓄積層がキャリアの通る経路となる
電界効果トランジスタであって、第１導電型の第１及び
第２ソース／ドレインと、第１ソース／ドレインと第２
ソース／ドレインとの間に位置する第１導電型の第１半
導体層と、第１半導体層の下に形成されたトレンチ構造
を有する第１ゲート電極と、第１半導体層の上に形成さ
れた第２ゲート電極と、を備える。本発明は、さらに、
第１ソース／ドレインと第１ゲート電極との間に位置す
る第１導電型の第２半導体層と、第２ソース／ドレイン
と第１ゲート電極との間に位置する第１導電型の第３半
導体層と、を備える。

【００１２】本発明において、第２ゲート電極は第１半
導体層の上に形成されている。すなわち、第１半導体
層、第２ゲート電極が上下方向で重なるようにしてい
る。このような構造では、空乏層の延びる方向が第１半
導体層の厚み方向となる。第１半導体層の厚みは薄膜形
成技術に依存する。一方、トレンチ間距離はフォトリソ
グラフィ技術に依存する。そして、薄膜形成技術はフォ
トリソグラフィ技術より微細化が可能である。したがっ
て、第１半導体層の厚みはトレンチ間距離より小さくす
ることができる。よって、ＯＦＦ状態において漏れ電流
の発生を少なくすることが可能となる。

【００１３】また、第２及び第３半導体層はドリフト層
として機能する。第１ゲート電極と第１ソース／ドレイ
ンとの間に第２半導体層が位置している。第１ゲート電
極と第２ソース／ドレインとの間に第３半導体層が位置
している。よって、電界効果トランジスタのＯＦＦ時に
おける第１ソース／ドレインと第２ソース／ドレインと
の間の許容電位差は、第２及び第３半導体層の耐圧に依
存する。したがって、ゲート絶縁膜の絶縁耐圧に依存す
る場合に比べて、上記許容電位差が向上する。

【００１４】なお、蓄積層とは第１導電型の半導体層に
形成された第１導電型のキャリアの通る経路のことであ
る。例えば、半導体層がｎ型の場合、蓄積層はｎ型であ
る。また、半導体層がｐ型の場合、蓄積層はｐ型であ
る。

【００１５】本発明において、第２ゲート電極は第１半
導体層上に形成されているのが好ましい。この態様で
は、第１半導体層の上部から空乏層が生じ、空乏層は下
方向へ延びる。

【００１６】また、本発明において、第１ゲート電極は
第１半導体層下に形成されているのが好ましい。この態
様では、第１半導体層の下部から空乏層が生じ、空乏層
は上方向へ延びる。さらに、第１ゲート電極は第２半導
体層と第３半導体層との間に位置する第１トレンチ内に
形成されているのが好ましい。第１ゲート電極が第１ト
レンチ内に形成されていると、ドリフト領域（第２、第
３半導体層）を流れる電流の均一化を図ることが可能と
なる。これにより、ドリフト領域の実効的な面積を大き
くできる。よって、ドリフト領域の抵抗を下げることが
可能となるので、電界効果トランジスタＯＮ時の抵抗を
下げられる。

【００１７】また、本発明において、ゲート電極は第１
及び第２ゲート電極からなり、第１ゲート電極は第１半
導体層下に形成されている。第２ゲート電極は第１半導
体層上に形成されているのが好ましい。この態様によれ
ば、第１半導体層の上部から生じ下方向へ延びる空乏層
と下部から生じ上方向へ延びる空乏層とにより電流を遮
断できる。このため漏れ電流の発生をより効果的に少な
くすることが可能となる。

【００１８】また、本発明において、第１及び第２ゲー
ト電極は第２導電型であるのが好ましい。すなわち、第
１及び第２ゲート電極の導電型と第１半導体層の導電型
とが異なるのが好ましい。この態様によれば、漏れ電流
の発生を少なくすることが可能となる。詳細は発明の実
施の形態で説明する。

【００１９】また、本発明において、第１ゲート電極に
対して、第２半導体層の形状と第３半導体層の形状とが
対称であるのが好ましい。この態様によれば、第１ソー
ス／ドレインから第２ソース／ドレインへのスイッチン
グ速度とこの逆方向のスイッチング速度との差を小さく
すること可能となる。

【００２０】また、本発明において、第１及び第２ソー
ス／ドレインの少なくともいずれか一方は、第２トレン
チ内に形成されているのが好ましい。この態様によれ
ば、第２トレンチ内のソース／ドレインとゲート電極と
の間にあるドリフト領域を流れる電流をより均一にする
ことが可能となる。これにより、ドリフト領域の抵抗を
下げることが可能となる。

【００２１】また、本発明において、第１ゲート電極に
対して、第１ソース／ドレインの形状と第２ソース／ド
レインの形状とが対称であるのが好ましい。この態様に
よれば、上記スイッチング速度の差を小さくすること可
能となる。

【００２２】また、本発明において、第１半導体層の厚
さは０.５μｍ以下であるのが好ましい。第１半導体層
の厚みは薄膜形成技術に依存し、厚さは０.５μｍ以下
にすることが可能である。第１半導体層の厚さは０.３
μｍ以下であるのがさらに好ましい。

【００２３】また、本発明において、キャリアは蓄積層
を横方向に流れるのが好ましい。

【００２４】本発明は、蓄積層がキャリアの通る経路と
なる電界効果トランジスタの製造方法であって、半導体
基板上に第１導電型の単結晶半導体層を形成する工程
と、前記単結晶半導体層に第１トレンチを形成し、該第
１トレンチ内に第１ゲート電極を形成する工程と、少な
くとも前記第１ゲート電極を覆うように第１導電型の半
導体単結晶膜を形成する工程と、前記半導体単結晶膜の
上に第２ゲート電極を形成する工程と、少なくとも前記
単結晶半導体層を貫通する一対の第２トレンチを形成
し、該第２トレンチ内に第１導電型の第１及び第２ソー
ス／ドレインを形成する工程と、を備える。

【００２５】

【発明の実施の形態】［第１の実施の形態］ ｛構造の説明｝図１は、本発明の第１の実施の形態の断
面図である。ｐ^-型のシリコン基板１０上にはｎ^-型の単
結晶シリコン層が形成されている。この単結晶シリコン
層には、シリコン基板１０に到達しているトレンチ１
６、２８、３２が形成されている。この単結晶シリコン
層はトレンチ１６によって、単結晶シリコン層１２と単
結晶シリコン層１４とに分けられている。トレンチ１６
内にはポリシリコンからなるｐ型の埋め込みゲート電極
２０が埋め込まれている。トレンチ１６内には埋め込み
ゲート電極２０を覆うようにゲート酸化膜１８が形成さ
れている。

【００２６】埋め込みゲート電極２０上にはｎ^--型の単
結晶シリコン層２２が形成されている。単結晶シリコン
層２２と埋め込みゲート電極２０との間には、ゲート酸
化膜１８がある。単結晶シリコン層２２は、単結晶シリ
コン層１２と単結晶シリコン層１４との間に位置してい
る。単結晶シリコン層２２上にはゲート酸化膜２６が位
置している。ゲート酸化膜２６上にはｐ型の表面ゲート
電極２４が位置している。

【００２７】トレンチ２８内には、ポリシリコンからな
るソース／ドレイン領域３０が埋め込まれている。トレ
ンチ３２内には、ポリシリコンからなるソース／ドレイ
ン領域３４が埋め込まれている。

【００２８】｛動作の説明｝本発明の第１の実施の形態
の電界効果トランジスタの動作について説明する。ま
ず、電界効果トランジスタのＯＮ動作について説明す
る。表面ゲート電極２４及び埋め込みゲート電極２０に
正電圧が印加されると、以下に説明する蓄積層３６、３
８、４０、４２が形成される。単結晶シリコン層１２、
１４、２２のうち表面ゲート電極２４と向かい合ってい
る部分に電子が集まり、蓄積層３６が形成される。単結
晶シリコン層１２、１４、２２のうち埋め込みゲート電
極２０の上面部と向かい合っている部分に電子が集ま
り、蓄積層３８が形成される。単結晶シリコン層１２の
うち埋め込みゲート電極２０の側面部と向かい合ってい
る部分に電子が集まり、蓄積層４０が形成される。単結
晶シリコン層１４のうち埋め込みゲート電極２０の側面
部と向かい合っている部分に電子が集まり、蓄積層４２
が形成される。

【００２９】そして、ソース／ドレイン領域３０の電圧
がソース／ドレイン領域３４の電圧より高い場合、電子
はソース／ドレイン領域３４、単結晶シリコン層１２、
蓄積層３６、３８の順に移動する。このとき、ある電子
は単結晶シリコン層１２から蓄積層３６、３８に直接移
動する。ある電子は蓄積層４０を通り、蓄積層３６、３
８に移動する。蓄積層３６、３８を移動してきた電子
は、単結晶シリコン層１４を移動し、ソース／ドレイン
領域３０に引き寄せられる。このとき、ある電子は蓄積
層３６、３８から単結晶シリコン層１４に直接移動す
る。ある電子は蓄積層４２を通り、単結晶シリコン層１
４に移動する。

【００３０】ソース／ドレイン領域３４の電圧がソース
／ドレイン領域３０の電圧より高い場合、電子は先ほど
と逆の移動をする。

【００３１】図２は図１の電界効果トランジスタ中の電
子の流れのシュミレーションである。符号ａで示す線が
電子の流れの一例である。電子は単結晶シリコン層１
２、１４をほぼ均一に流れていることが分かる。

【００３２】電界効果トランジスタのＯＦＦ動作につい
て説明する。表面ゲート電極２４及び埋め込みゲート電
極２０に、０Ｖ又は負電圧を印加されると蓄積層３６、
３８、４０、４２が消滅する。かわりに単結晶シリコン
層２２の上部から生じ下方向へ延びる空乏層と下部から
生じ上方向へ延びる空乏層とが接触する。これによりソ
ース／ドレイン領域３０とソース／ドレイン領域３４と
の間に電流が流れるのを遮断している。

【００３３】｛効果の説明｝ （効果１）第１の実施の形態によれば、単結晶シリコン
層２２上に表面ゲート電極２４が形成され、単結晶シリ
コン層２２下に埋め込みゲート電極２０が形成されてい
る。すなわち、埋め込みゲート電極２０、単結晶シリコ
ン層２２、表面ゲート電極２４が上下方向で重なるよう
にされている。このような構造では、空乏層の延びる方
向が単結晶シリコン層２２の厚み方向となる。単結晶シ
リコン層２２の厚みは薄膜形成技術に依存する。したが
って、単結晶シリコン層２２の厚みを０.５μｍ以下に
することができる。よって、ＯＦＦ状態において漏れ電
流の発生を少なくすることが可能となる。

【００３４】このような構造によれば、電界効果トラン
ジスタのＯＦＦ動作時に生じる空乏層には、単結晶シリ
コン層２２の上部から生じ下方向へ延びる空乏層と、下
部から生じ上方向へ延びる空乏層とがある。よって、空
乏層が単結晶シリコン層２２の上部から生じ下方向へ延
びる空乏層のみ又は下部から生じ上方向へ延びる空乏層
のみに比べて、電流を遮断する効果を高めることが可能
となる。

【００３５】（効果２）第１の実施の形態によれば、ゲ
ート電極（表面ゲート電極２４、埋め込みゲート電極２
０）とソース／ドレイン領域３０との間に単結晶シリコ
ン層１４が位置している。また、ゲート電極（表面ゲー
ト電極２４、埋め込みゲート電極２０）とソース／ドレ
イン領域３４との間に単結晶シリコン層１２が位置して
いる。よって、電界効果トランジスタのＯＦＦ時におけ
るソース／ドレイン領域３０とソース／ドレイン領域３
４との間の許容電位差は、単結晶シリコン層１２、１４
の耐圧に依存する。したがって、ゲート絶縁膜の絶縁耐
圧に依存する場合に比べて、上記許容電位差を向上させ
ることができる。

【００３６】（効果３）第１の実施の形態によれば、埋
め込みゲート電極２０、トレンチ内に埋め込まれたソー
ス／ドレイン領域３０、３４を備えている。このため、
図２で説明したようにドリフト領域（単結晶シリコン層
１２、１４）を流れる電流の均一化を図ることが可能と
なる。これにより、ドリフト領域の実効的な面積を大き
くできる。よって、ドリフト領域の抵抗を下げることが
可能となるので、電界効果トランジスタＯＮ時の抵抗を
下げられる。

【００３７】（効果４）第１の実施の形態によれば、ゲ
ート電極（表面ゲート電極２４、埋め込みゲート電極２
０）はｐ型である。単結晶シリコン層２２はｎ型であ
る。これは、漏れ電流の発生を少なくする効果に寄与す
る。以下にグラフを用いて説明する。

【００３８】図３は、ゲート電極（表面ゲート電極２
４、埋め込みゲート電極２０）はｐ型であり、単結晶シ
リコン層２２はｎ型である場合のＯＦＦ時におけるドレ
イン電流とドレイン電圧との関係を示すグラフである。

【００３９】条件は以下のとおりである。ゲート電極
（表面ゲート電極２４、埋め込みゲート電極２０）に含
まれるｐ型不純物の種類はボロンであり、その濃度は１
×１０ ²⁰ｃｍ^-3である。単結晶シリコン層２２に含まれ
るｎ型不純物の種類はリンであり、その濃度は１×１０
¹¹ｃｍ^-3である。なお、ここでいう条件は一例であり、
本発明はこれに限定されない。

【００４０】図４は、ゲート電極（表面ゲート電極２
４、埋め込みゲート電極２０）はｎ型であり、単結晶シ
リコン層２２はｎ型である場合のＯＦＦ時におけるドレ
イン電流とドレイン電圧との関係を示すグラフである。

【００４１】条件は以下のとおりである。ゲート電極
（表面ゲート電極２４、埋め込みゲート電極２０）に含
まれるｎ型不純物の種類はリンであり、その濃度は１×
１０²⁰ｃｍ^-3である。単結晶シリコン層２２に含まれる
ｎ型不純物の種類はリンであり、その濃度は１×１０¹¹
ｃｍ^-3である。なお、ここでいう条件は一例であり、本
発明はこれに限定されない。

【００４２】図３と図４とを比べれば分かるように、ゲ
ート電極（表面ゲート電極２４、埋め込みゲート電極２
０）はｐ型であり、単結晶シリコン層２２はｎ型である
場合のほうが、ＯＦＦ時におけるドレイン電流（漏れ電
流）を小さくすることができる。表面ゲート電極２４又
は埋め込みゲート電極２０のいずれか一方のみがｐ型で
あっても同様の効果を生じると推定される。また、ゲー
ト電極（表面ゲート電極２４、埋め込みゲート電極２
０）はｎ型であり、単結晶シリコン層２２はｐ型である
場合も同様の効果を生じると推定される。

【００４３】（効果５）第１の実施の形態によれば、ゲ
ート電極（表面ゲート電極２４、埋め込みゲート電極２
０）に対し、単結晶シリコン層１２の形状と単結晶シリ
コン層１４の形状とが対称であり、かつソース／ドレイ
ン領域３０の形状とソース／ドレイン領域３４の形状と
が対称である。したがって、ソース／ドレイン領域３０
からソース／ドレイン領域３４へのスイッチング速度と
この逆方向のスイッチング速度とは同等となる。

【００４４】［第２の実施の形態］図５は、本発明の第
２の実施の形態の断面図である。図１に示す第１の実施
の形態との違いは、ＳＯＩ基板を用いた点である。すな
わち、シリコン基板１０と単結晶シリコン層１２、１
４、埋め込みゲート電極２０、ソース／ドレイン領域３
０、３４との間に埋め込み酸化膜４４が位置している。
図１に示す第１の実施の形態と同じ構造については、同
一の符号を付すことにより説明を省略する。第２の実施
の形態の動作は第１の実施の形態の動作と同じである。
第２の実施の形態は、第１の実施の形態の（効果１）〜
（効果５）と同様の効果を生じる。

【００４５】［参考例１］ ｛構造の説明｝ 図６は、参考例１の断面図である。図１に示す第１の実
施の形態との違いは、埋め込みゲート電極２０がない点
である。すなわち、トレンチ１６内には、埋め込みゲー
ト電極２０のかわりにシリコン酸化膜４６が埋め込まれ
ている。図１に示す第１の実施の形態と同じ構造につい
ては、同一の符号を付すことにより説明を省略する。

【００４６】｛動作の説明｝ 本参考例の電界効果トランジスタの動作について説明す
る。まず、電界効果トランジスタのＯＮ動作について説
明する。表面ゲート電極２４に正電圧が印加されると、
単結晶シリコン層１２、１４、２２のうち表面ゲート電
極２４と向かい合っている部分に電子が集まり、蓄積層
３６が形成される。

【００４７】そして、ソース／ドレイン領域３０の電圧
がソース／ドレイン領域３４の電圧より高い場合、電子
はソース／ドレイン領域３４、単結晶シリコン層１２、
蓄積層３６の順に移動する。蓄積層３６を移動してきた
電子は、単結晶シリコン層１４を移動し、ソース／ドレ
イン領域３０に引き寄せられる。ソース／ドレイン領域
３４の電圧がソース／ドレイン領域３０の電圧より高い
場合、電子は先ほどと逆の移動をする。

【００４８】電界効果トランジスタのＯＦＦ動作につい
て説明する。表面ゲート電極２４に、０Ｖ又は負電圧を
印加されると蓄積層３６が消滅する。かわりに単結晶シ
リコン層２２の上から生じ下方向へ延びる空乏層によ
り、ソース／ドレイン領域３０とソース／ドレイン領域
３４との間に電流が流れるのを遮断している。

【００４９】｛効果の説明｝本参考例 によれば、第１の実施の形態の（効果２）、
（効果４）、（効果５）と同様の効果を生じる。また、
本参考例は以下に説明する効果を生じる。

【００５０】本参考例によれば、単結晶シリコン層２２
上に表面ゲート電極２４が形成されている。すなわち、
単結晶シリコン層２２、表面ゲート電極２４が上下方向
で重なるようにされている。このような構造では、空乏
層の延びる方向が単結晶シリコン層２２の厚み方向とな
る。よって、単結晶シリコン層２２の厚みを０.５μｍ
以下にすることができる。このため、ＯＦＦ状態におい
て漏れ電流の発生を少なくすることが可能となる。

【００５１】［参考例２］ ｛構造の説明｝ 図７は、参考例２の断面図である。図１に示す第１の実
施の形態との違いは、表面ゲート電極２４がない点であ
る。図１に示す第１の実施の形態と同じ構造について
は、同一の符号を付すことにより説明を省略する。

【００５２】｛動作の説明｝ 本参考例の電界効果トランジスタの動作について説明す
る。まず、電界効果トランジスタのＯＮ動作について説
明する。埋め込みゲート電極２０に正電圧が印加される
と、以下に説明する蓄積層３８、４０、４２が形成され
る。単結晶シリコン層１２、１４、２２のうち埋め込み
ゲート電極２０の上面部と向かい合っている部分に電子
が集まり、蓄積層３８が形成される。単結晶シリコン層
１２のうち埋め込みゲート電極２０の側面部と向かい合
っている部分に電子が集まり、蓄積層４０が形成され
る。単結晶シリコン層１４のうち埋め込みゲート電極２
０の側面部と向かい合っている部分に電子が集まり、蓄
積層４２が形成される。

【００５３】そして、ソース／ドレイン領域３０の電圧
がソース／ドレイン領域３４の電圧より高い場合、電子
はソース／ドレイン領域３４、単結晶シリコン層１２、
蓄積層３８を順に移動する。このとき、ある電子は単結
晶シリコン層１２から蓄積層３８に直接移動する。ある
電子は蓄積層４０を通り、蓄積層３８に移動する。蓄積
層３８を移動してきた電子は、単結晶シリコン層１４を
移動し、ソース／ドレイン領域３０に引き寄せられる。
このとき、ある電子は蓄積層３８から単結晶シリコン層
１４に直接移動する。ある電子は蓄積層４２を通り、単
結晶シリコン層１４に移動する。ソース／ドレイン領域
３４の電圧がソース／ドレイン領域３０の電圧より高い
場合、電子は先ほどと逆の移動をする。

【００５４】電界効果トランジスタのＯＦＦ動作につい
て説明する。埋め込みゲート電極２０に、０Ｖ又は負電
圧を印加されると蓄積層３８、４０、４２が消滅する。
かわりに単結晶シリコン層２２の下部から生じ上方向へ
延びる空乏層により、ソース／ドレイン領域３０とソー
ス／ドレイン領域３４との間に電流が流れるのを遮断し
ている。

【００５５】｛効果の説明｝本参考例 によれば、第１の実施の形態の（効果２）〜
（効果５）と同様の効果を生じる。また、本参考例は以
下に説明する効果を生じる。

【００５６】本参考例によれば、単結晶シリコン層２２
下に埋め込みゲート電極２０が形成されている。すなわ
ち、埋め込みゲート電極２０、単結晶シリコン層２２が
上下方向で重なるようにされている。このような構造で
は、空乏層の延びる方向が単結晶シリコン層２２の厚み
方向となる。よって、単結晶シリコン層２２の厚みを
０.５μｍ以下にすることができる。このため、ＯＦＦ
状態において漏れ電流の発生を少なくすることが可能と
なる。

【００５７】［第５の実施の形態］ ｛構造の説明｝図８は、本発明の第５の実施の形態の断
面図である。図１に示す第１の実施の形態との違いは、
ソース／ドレイン領域３０、３４が埋め込みではなく、
単結晶シリコン層１２、１４の表面に形成されている点
である。図１に示す第１の実施の形態と同じ構造につい
ては、同一の符号を付すことにより説明を省略する。

【００５８】｛動作の説明｝本発明の第５の実施の形態
の電界効果トランジスタの動作について説明する。ま
ず、電界効果トランジスタのＯＮ動作について説明す
る。表面ゲート電極２４及び埋め込みゲート電極２０に
正電圧が印加されると、以下に説明する蓄積層３６、３
８、４０、４２が形成される。単結晶シリコン層１２、
１４、２２のうち表面ゲート電極２４と向かい合ってい
る部分に電子が集まり、蓄積層３６が形成される。単結
晶シリコン層１２、１４、２２のうち埋め込みゲート電
極２０の上面部と向かい合っている部分に電子が集ま
り、蓄積層３８が形成される。単結晶シリコン層１２の
うち埋め込みゲート電極２０の側面部と向かい合ってい
る部分に電子が集まり、蓄積層４０が形成される。単結
晶シリコン層１４のうち埋め込みゲート電極２０の側面
部と向かい合っている部分に電子が集まり、蓄積層４２
が形成される。

【００５９】そして、ソース／ドレイン領域３０の電圧
がソース／ドレイン領域３４の電圧より高い場合、電子
はソース／ドレイン領域３４、単結晶シリコン層１２、
蓄積層３６、３８の順に移動する。このとき、ある電子
は単結晶シリコン層１２から蓄積層３６、３８に直接移
動する。ある電子は蓄積層４０を通り、蓄積層３６、３
８に移動する。蓄積層３６、３８を移動してきた電子
は、単結晶シリコン層１４を移動し、ソース／ドレイン
領域３０に引き寄せられる。このとき、ある電子は蓄積
層３６、３８から単結晶シリコン層１４に直接移動す
る。ある電子は蓄積層４２を通り、単結晶シリコン層１
４に移動する。

【００６０】ソース／ドレイン領域３４の電圧がソース
／ドレイン領域３０の電圧より高い場合、電子は先ほど
と逆の移動をする。

【００６１】電界効果トランジスタのＯＦＦ動作につい
て説明する。表面ゲート電極２４及び埋め込みゲート電
極２０に、０Ｖ又は負電圧を印加されると蓄積層３６、
３８、４０、４２が消滅する。かわりに単結晶シリコン
層２２の上部から生じ下方向へ延びる空乏層と下部から
生じ上方向へ延びる空乏層とが接触する。これによりソ
ース／ドレイン領域３０とソース／ドレイン領域３４と
の間に電流が流れるのを遮断している。

【００６２】｛効果の説明｝第５の実施の形態によれ
ば、第１の実施の形態の（効果１）、（効果２）、（効
果４）、（効果５）と同様の効果を生じる。また、第５
の実施の形態は以下に説明する効果を生じる。

【００６３】第５の実施の形態によれば、埋め込みゲー
ト電極２０を備えている。このため、ドリフト領域（単
結晶シリコン層１２、１４）を流れる電流の均一化を図
ることが可能となる。これにより、ドリフト領域の実効
的な面積を大きくできる。よって、ドリフト領域の抵抗
を下げることが可能となるので、電界効果トランジスタ
ＯＮ時の抵抗を下げられる。

【００６４】［第６の実施の形態］本発明の第６の実施
の形態により、本発明に係る製造方法について説明す
る。図９に示すように、貼り合わせのＳＯＩ基板は、ｐ
型のシリコン基板５０と、その上に形成された埋め込み
酸化膜５２、その上に形成されたｎ型の単結晶シリコン
層５４と、を含む。単結晶シリコン層５４上に、例え
ば、ＬＯＣＯＳ法を用いてフィールド酸化膜５６、５
８、６０、６２を形成する。

【００６５】図１０に示すように、フィールド酸化膜５
６、５８、６０、６２を覆うように、単結晶シリコン層
５４上に、例えば、ＣＶＤ法を用いてシリコン酸化膜６
４（厚さ０.３〜１.０μｍ）を形成する。シリコン酸化
膜６４は、トレンチ形成時にマスクとして使われる。シ
リコン酸化膜６４上にレジストを形成する。レジストを
マスクとして、シリコン酸化膜６４を、例えば、異方性
エッチングを用いて選択的に除去する。そして、レジス
トを除去する。シリコン酸化膜６４をマスクとして、単
結晶シリコン層５４を、例えば、異方性エッチングを用
いて選択的に除去し、埋め込み酸化膜５２に到達するト
レンチ６８（深さ３〜１０μｍ）を形成する。そして、
例えば、バッファードフッ酸（Ｂｕｆｆｅｒｅｄ Ｈ
Ｆ）を用いて、シリコン酸化膜６４を除去する。

【００６６】図１１に示すように、例えば、熱酸化によ
り、トレンチ６８の表面にゲート酸化膜７０（厚さ０.
０５〜０.２μｍ）を形成する。次に、トレンチ６８を
埋めるように、単結晶シリコン層５４上に、例えば、Ｃ
ＶＤ法を用いてポリシリコン膜７２（厚さ０.５〜１.５
μｍ）を形成する。

【００６７】図１２に示すように、例えば、フォトリソ
グラフィ技術及びエッチング技術を用いてポリシリコン
膜７２をパターンニングし、埋め込みゲート電極７４を
形成する。埋め込みゲート電極７４の断面はＴ字形をし
ている。埋め込みゲート電極７４の上部（いわゆるＴ字
の横棒の部分）は、単結晶シリコン層５４上にある。埋
め込みゲート電極７４の下部（いわゆるＴ字の縦棒の部
分）は、トレンチ６８内にある。次に、例えば、熱酸化
により、埋め込みゲート電極７４の上部表面にゲート酸
化膜７６（厚さ０.０５〜０.２μｍ）を形成する。

【００６８】図１３に示すように、フィールド酸化膜５
６、５８、６０、６２及び埋め込みゲート電極７４を覆
うように、レジスト７８を形成する。レジスト７８をマ
スクとして単結晶シリコン層５４上のシリコン酸化膜
（このシリコン酸化膜はゲート酸化膜形成時に形成され
た）を選択的にエッチング除去する。これにより、埋め
込みゲート電極７４の上部の端部の隣に、単結晶シリコ
ン層５４を露出させる開口部８０が形成される。

【００６９】図１４に示すように、固相エピタキシャル
成長により、フィールド酸化膜５６、５８、６０、６２
及び埋め込みゲート電極７４を覆うように、非晶質シリ
コン膜８２を形成する。

【００７０】図１５に示すように、非晶質シリコン膜８
２を熱処理（温度 ６５０℃程度、時間 ８時間程度）
し、非晶質シリコン膜８２をシリコン単結晶膜８４にす
る。開口部８０で露出されている単結晶シリコン層５４
が種結晶となる。

【００７１】図１６に示すように、例えば、フォトリソ
グラフィ技術及びエッチング技術を用いてシリコン単結
晶膜８４をパターンニングする。パターンニングされた
シリコン単結晶膜８４は、埋め込みゲート電極７４を覆
い、かつフィールド酸化膜上に乗り上げている。次に、
例えば、熱酸化により、シリコン単結晶膜８４の表面に
ゲート酸化膜８６（厚さ０.０５〜０.２μｍ）を形成す
る。

【００７２】図１７に示すように、シリコン単結晶膜８
４を覆うように、単結晶シリコン層５４上に、例えば、
ＣＶＤ法を用いてポリシリコン膜（厚さ０.３〜１.０μ
ｍ）を形成する。ポリシリコン膜は表面ゲート電極とな
る。ポリシリコン膜上にレジスト８８を形成する。レジ
スト８８をマスクとして、ポリシリコン膜を選択的にエ
ッチング除去し、表面ゲート電極９０を形成する。

【００７３】図１８に示すように、単結晶シリコン層５
４上に、例えば、ＣＶＤ法を用いてシリコン酸化膜９２
（厚さ０.５〜１.５μｍ）を形成する。シリコン酸化膜
９２上にレジスト９４を形成する。レジスト９４をマス
クとして、シリコン酸化膜９２及び単結晶シリコン層５
４を選択的にエッチング除去する。これにより、フィー
ルド酸化膜５６とフィールド酸化膜５８との間及びフィ
ールド酸化膜６０とフィールド酸化膜６２との間にトレ
ンチ９８、９６を形成する。トレンチ９８、９６は埋め
込み酸化膜５２に到達している。

【００７４】図１９に示すように、トレンチ９６、９８
を埋めるように、シリコン酸化膜９２上に、例えば、Ｃ
ＶＤ法を用いてポリシリコン膜１００（厚さ０.５〜２.
０μｍ）を形成する。

【００７５】図２０に示すように、ポリシリコン膜１０
０をエッチバックし、シリコン酸化膜９２上のポリシリ
コン膜１００を除去する。エッチバックを続けトレンチ
９６、９８内のポリシリコン膜１００の上部（シリコン
酸化膜９２中にあるポリシリコン膜１００）を除去す
る。これにより、トレンチ９６、９８内のポリシリコン
膜１００の下部（単結晶シリコン層５４中にあるポリシ
リコン膜１００）が残る。これらが、トレンチ９６内に
埋め込まれたソース／ドレイン領域１０２、トレンチ９
８内に埋め込まれたソース／ドレイン領域１０４とな
る。

【００７６】図２１に示すように、シリコン酸化膜９２
上にレジスト１０６を形成する。レジスト１０６をマス
クとして、シリコン酸化膜９２を選択的にエッチング除
去し、表面ゲート電極９０を露出させる。そして、レジ
スト１０６を除去する。

【００７７】図２２に示すように、例えば、スパッタリ
ングにより、シリコン酸化膜９２上にアルミニウム膜１
１０（厚さ２〜５μｍ）を形成する。アルミニウム膜１
１０はトレンチ９６の上部（シリコン酸化膜９２中）に
埋め込まれ、ソース／ドレイン領域１０２と電気的に接
続されている。また、アルミニウム膜１１０はトレンチ
９８の上部（シリコン酸化膜９２中）に埋め込まれ、ソ
ース／ドレイン領域１０４と電気的に接続されている。
また、アルミニウム膜１１０はスルーホール１０８内に
埋め込まれ、表面ゲート電極９０と電気的に接続されて
いる。

【００７８】図２３に示すように、アルミニウム膜１１
０上にレジスト１１８を形成する。レジスト１１８をマ
スクとして、アルミニウム膜１１０を選択的にエッチン
グ除去する。これにより、ソース／ドレイン領域１０２
と電気的に接続されるアルミ配線１１２、ソース／ドレ
イン領域１０４と電気的に接続されるアルミ配線１１
４、表面ゲート電極９０と電気的に接続されるアルミ配
線１１６が形成される。そして、レジスト１１８を除去
する。以上の工程により、図２４に示すように、電界効
果トランジスタが完成する。

【００７９】なお、第１〜第６の実施の形態では、ｐ型
のシリコン基板にｎ型の単結晶シリコン層について説明
したが、ｎ型のシリコン基板にｐ型の単結晶シリコン層
の場合であっても本発明を適用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の断面図である。

【図２】図１の電界効果トランジスタ中の電子の流れの
シュミレーションを示す図である。

【図３】ゲート電極（表面ゲート電極２４、埋め込みゲ
ート電極２０）はｐ型であり、単結晶シリコン層２２は
ｎ型である場合のＯＦＦ時におけるドレイン電流とドレ
イン電圧との関係を示すグラフである。

【図４】ゲート電極（表面ゲート電極２４、埋め込みゲ
ート電極２０）はｎ型であり、単結晶シリコン層２２は
ｎ型である場合のＯＦＦ時におけるドレイン電流とドレ
イン電圧との関係を示すグラフである。

【図５】本発明の第２の実施の形態の断面図である。

【図６】参考例１の断面図である。

【図７】参考例２の断面図である。

【図８】本発明の第５の実施の形態の断面図である。

【図９】本発明の第６の実施の形態の第１工程の断面図
である。

【図１０】本発明の第６の実施の形態の第２工程の断面
図である。

【図１１】本発明の第６の実施の形態の第３工程の断面
図である。

【図１２】本発明の第６の実施の形態の第４工程の断面
図である。

【図１３】本発明の第６の実施の形態の第５工程の断面
図である。

【図１４】本発明の第６の実施の形態の第６工程の断面
図である。

【図１５】本発明の第６の実施の形態の第７工程の断面
図である。

【図１６】本発明の第６の実施の形態の第８工程の断面
図である。

【図１７】本発明の第６の実施の形態の第９工程の断面
図である。

【図１８】本発明の第６の実施の形態の第１０工程の断
面図である。

【図１９】本発明の第６の実施の形態の第１１工程の断
面図である。

【図２０】本発明の第６の実施の形態の第１２工程の断
面図である。

【図２１】本発明の第６の実施の形態の第１３工程の断
面図である。

【図２２】本発明の第６の実施の形態の第１４工程の断
面図である。

【図２３】本発明の第６の実施の形態の第１５工程の断
面図である。

【図２４】本発明の第６の実施の形態の第１６工程の断
面図である。

【図２５】特開平８−２１３６１３号公報に開示された
双方向電流阻止機能を有する電界効果トランジスタの部
分断面図である。

【符号の説明】

１０ シリコン基板 １２ 単結晶シリコン層 １４ 単結晶シリコン層 １６ トレンチ １８ ゲート酸化膜 ２０ 埋め込みゲート電極 ２２ 単結晶シリコン層 ２４ 表面ゲート電極 ２６ ゲート酸化膜 ２８ トレンチ ３０ ソース／ドレイン領域 ３２ トレンチ ３４ ソース／ドレイン領域 ３６ 蓄積層 ３８ 蓄積層 ４０ 蓄積層 ４２ 蓄積層 ４４ 埋め込み酸化膜 ４６ シリコン酸化膜 ５０ シリコン基板 ５２ 埋め込み酸化膜 ５４ 単結晶シリコン層 ５６ フィールド酸化膜 ５８ フィールド酸化膜 ６０ フィールド酸化膜 ６２ フィールド酸化膜 ６４ シリコン酸化膜 ６８ トレンチ ７０ ゲート酸化膜 ７２ ポリシリコン膜 ７４ 埋め込みゲート電極 ７６ ゲート酸化膜 ７８ レジスト ８０ 開口部 ８２ 非晶質シリコン膜 ８４ シリコン単結晶膜 ８６ ゲート酸化膜 ８８ レジスト ９０ 表面ゲート電極 ９２ シリコン酸化膜 ９４ レジスト ９６ トレンチ ９８ トレンチ １００ ポリシリコン膜 １０２ ソース／ドレイン領域 １０４ ソース／ドレイン領域 １０６ レジスト １０８ スルーホール １１０ アルミニウム膜 １１２ アルミ配線 １１４ アルミ配線 １１６ アルミ配線 １１８ レジスト

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−235350（ＪＰ，Ａ) 特開 昭63−198374（ＪＰ，Ａ) 特開 昭59−231863（ＪＰ，Ａ) 実開 昭62−196358（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 蓄積層がキャリアの通る経路となる電界
   効果トランジスタであって、 第１導電型の第１及び第２ソース／ドレインと、 前記第１ソース／ドレインと前記第２ソース／ドレイン
   との間に位置する第１導電型の第１半導体層と、 前記第１半導体層の下に形成されたトレンチ構造を有す
   る第１ゲート電極と、 前記第１半導体層の上に形成された第２ゲート電極と、 前記第１ソース／ドレインと前記第１ゲート電極との間
   に位置する第１導電型の第２半導体層と、 前記第２ソース／ドレインと前記第１ゲート電極との間
   に位置する第１導電型の第３半導体層と、 を備えた、双方向電流阻止機能を有する電界効果トラン
   ジスタ。
2. 【請求項２】 請求項１において、 前記第１及び第２ソース／ドレインがトレンチ構造を有
   する、双方向電流阻止機能を有する電界効果トランジス
   タ。
3. 【請求項３】 請求項１又は２のいずれかにおいて、 前記第１及び第２ゲート電極は第２導電型である、双方
   向電流阻止機能を有する電界効果トランジスタ。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記第１ゲート電極に対して、前記第２半導体層の形状
   と前記第３半導体層の形状とが対称である、双方向電流
   阻止機能を有する電界効果トランジスタ。
5. 【請求項５】 蓄積層がキャリアの通る経路となる電界
   効果トランジスタの製造方法であって、 半導体基板上に第１導電型の単結晶半導体層を形成する
   工程と、 前記単結晶半導体層に第１トレンチを形成し、該第１ト
   レンチ内に第１ゲート電極を形成する工程と、 少なくとも前記第１ゲート電極を覆うように第１導電型
   の半導体単結晶膜を形成する工程と、 前記半導体単結晶膜の上に第２ゲート電極を形成する工
   程と、 少なくとも前記単結晶半導体層を貫通する一対の第２ト
   レンチを形成し、該第２トレンチ内に第１導電型の第１
   及び第２ソース／ドレインを形成する工程と、 を備えた、双方向電流阻止機能を有する電界効果トラン
   ジスタの製造方法。