JP2008042206A

JP2008042206A - メモリ素子及びその製造方法

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Publication number: JP2008042206A
Application number: JP2007202739A
Authority: JP
Inventors: Eun-Jung Yun; 恩貞尹; Seiei Ri; 成泳李; Kyokan Ro; 京奐呂; Min-Sang Kim; 旻相金; Sung-Min Kim; 成▲文▼ 金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-08-04
Filing date: 2007-08-03
Publication date: 2008-02-21

Abstract

【課題】積層構造を有するメモリ素子及びその製造方法を提供する。
【解決手段】メモリ素子１０１は、基板１００上に第１アクティブ領域１０５と、第１アクティブ領域１０５の第１及び第２側壁にそれぞれ隣接する基板上に位置する第１及び第２ソース／ドレイン領域１５０、１５２を含む。第１及び第２ソース／ドレイン領域１５０、１５２間の第１アクティブ領域１０５上には第１ゲート構造物１３２が配置される。第１及び第２ソース／ドレイン１５０、１５２間及び第１及び第２ソース／ドレイン１５０、１５２に隣接する部位には第１ゲート構造物１３２上に位置する第２アクティブ領域１０４ａが具備される。第１ゲート構造物１３２上に位置する第２アクティブ領域１０４ａ上には第２ゲート構造物１４８が具備される。
【選択図】図１

Description

本発明は、メモリ素子及びその製造方法に関する。

フローティングゲートを含むフィールド電界効果トランジスタは集積素子であって、広く使用されている。通常、フローティングゲートを含むフィールド電界効果トランジスタは、互いに離隔したソース／ドレイン領域と、前記ソース／ドレイン領域間のチャンネル領域と、トンネル酸化膜、フローティングゲート膜（又は、電荷トラップ膜）及び誘電膜とコントロールゲート膜を含むゲート構造物とからなる。

メモリ素子は、保存容量が増加されるように発展されてきて、このために素子を形成するための十分な空間が要求される。しかし、メモリセルのサイズは減少されなければならない。又、前記セルは狭い水平面積内に十分な有効面積を有するように設計されなければならず、このためにセルを積層させる等の方法を使用している。

従って、本発明の第１目的は、垂直方向に独立されたセルが積層される構造のメモリ素子を提供することにある。

本発明の第２目的は、前記したメモリ素子の製造方法を提供することにある。

本発明の請求項１に記載のメモリ素子は、基板上に第１アクティブ領域と、前記第１アクティブ領域の第１及び第２側壁にそれぞれ隣接する基板上に位置する第１及び第２ソース／ドレイン領域を含む。前記第１及び第２ソース／ドレイン領域間の第１アクティブ領域上に第１ゲート構造物が配置される。前記第１及び第２ソース／ドレイン間及び前記第１及び第２ソース／ドレインに隣接する部位には第１ゲート構造物上に位置する第２アクティブ領域が具備される。前記第１ゲート構造物上に位置する第２アクティブ領域上には第２ゲート構造物が具備される。前記第１ゲート構造物は、延長される形状を有する第１導電性ゲート電極と、前記延長される形状を有する導電性ゲート電極領域を取り囲む誘電膜、及び前記電荷トラップ膜、誘電膜、及び第１導電性ゲート電極を取り囲むトンネル酸化膜を含む。前記第２ゲート電極は、前記第２ゲート領域上に形成されたトンネル酸化膜パターンと、前記トンネル酸化膜パターン上に形成された電荷トラップパターンと、前記電荷トラップパターン上に形成された誘電膜パターンと、前記誘電膜パターン上に具備され、第１導電性ゲート電極と平行で、延長される形状を有する第２導電性ゲート電極と、を含む。

前記第１及び第２ソース／ドレイン領域は、第２ゲート構造物と隣接して配置され、第１不純物濃度を有する第１サブ領域と、前記第１ゲート構造物と隣接して配置され、第２不純物濃度を有する第２サブ領域と、を含むことができる。それぞれの第１及び第２ソース／ドレイン領域は、単結晶シリコン半導体領域を含むことができる。それぞれの第１及び第２ソース／ドレイン領域は、互いに離れている素子分離領域によって区分されることができる。

前記第１及び第２ゲート電極構造物は、互いに平行に延長される構造を有し、前記第１ゲート構造物の一部分は、前記第２ゲート構造物のエンド部分の上部まで延長されることができる。又、前記メモリ素子は、前記第２ゲート構造物を覆う層間絶縁膜と、前記層間絶縁膜上に配置され、前記第２ゲート構造物のエンド部分の上部まで延長される前記第１ゲート構造物の一部と接触するように、前記層間絶縁膜を貫通するコンタクトプラグを有する導電性ワイヤーパターンと、を更に含むことができる。

請求項１に記載のメモリ素子は、第１アクティブ領域下に第３ゲート構造物が更に含まれることができる。前記第３ゲート構造物は、前記第１アクティブ領域下に位置する電荷トラップ構造物と、前記電荷トラップ構造物下の基板内に形成されたドーピングされたコントロールゲート領域と、を含む。前記電荷トラップ構造物は、トンネル酸化膜によって囲まれている電荷トラップ膜を含む。前記電荷トラップ構造物は、前記第１及び第２ソース／ドレイン領域間の第１アクティブ領域下に置かれることができる。他の実施例として、前記電荷トラップ構造物は、前記第１及び第２ソース／ドレイン領域及び第１アクティブ領域下に延長されることができる。他の実施例として、それぞれの前記第１及び第２ソース／ドレイン領域は、第２ゲート構造物と隣接し、第１不純物濃度を有する第１サブ領域と、第１ゲート構造物と隣接し、第２不純物濃度を有する第２サブ領域と、第３ゲート構造物と隣接し、第３不純物濃度を有する第３サブ領域と、を含むことができる。

本発明の請求項１５に記載のメモリ素子は、基板内にドーピングされたコントロールゲート領域と、前記ドーピングされたコントロールゲート領域上に形成された電荷トラップ領域と、が具備される。又、前記素子は、前記電荷トラップ構造物上に第１アクティブ領域と、前記第１アクティブ領域の第１及び第２側壁とそれぞれ隣接する基板に具備される第１及び第２ソース／ドレイン領域と、前記第１及び第２ソース／ドレイン領域間の第１アクティブ領域上に具備される第１ゲート構造物と、を含む。又、前記素子は、前記第１及び第２ソース／ドレインと隣接する部位間の第１ゲート構造物が具備され、前記第１ゲート構造物上に置かれる第２アクティブ領域上には第２ゲート構造物が具備される。

本発明の請求項１８に記載のメモリ素子を製造する方法によると、基板上に、少なくとも２つの半導体膜及びその間に少なくとも１つの犠牲膜が積層される積層膜を形成する。前記積層膜を貫通して延長される互いに離隔したトレンチ素子分離領域を形成する。前記少なくとも２つの半導体パターンとその間に少なくとも１つの犠牲膜パターンが含まれる積層膜パターンを形成するように前記積層膜をパターニングする。前記積層膜パターンの一側には、互いに離隔した第１及び第２リセスが生成されており、前記積層膜パターンは、素子分離領域によって区分される。前記第１及び第２リセスの内部にはそれぞれ第１及び第２ソース／ドレイン領域を形成する。前記積層膜パターンの第１及び第２端部の犠牲膜パターンが露出されるように前記積層膜パターンの第３及び第４側壁上に素子分離領域の一部分を除去する。前記積層膜パターンに含まれた半導体パターン間に通路が生成されるように露出され前記犠牲膜パターンを除去する。前記通路内に第１ゲート構造物を形成する。そして、第１ゲート構造物上に位置し、前記半導体パターン中の上部に位置する半導体パターン上に第２ゲート構造物を形成する。

前記積層膜を形成する工程は、エピタキシャル成長工程によって第１及び第２タイプの単結晶シリコン膜を交互に形成する工程を含むことができる。前記エピタキシャル成長工程によって第１及び第２タイプの単結晶シリコン膜を交互に形成する工程は、前記シリコンゲルマニウム及びシリコン膜を交互に形成する工程を含むことができる。

前記積層膜をパターニングする工程において、前記積層膜上に前記素子分離領域を横切るゲートマスク領域を形成し、前記ゲートマスク領域をエッチングマスクとして使用して前記積層膜をエッチングする。また、マスクパターン領域は、ダミーゲート構造物を含むことができる。

前記第１及び第２ソース／ドレイン領域を形成する段階は、エピタキシャル成長工程を通じて前記第１及び第２リセス内にそれぞれ第１及び第２単結晶シリコン半導体領域を形成する段階を含むことができる。前記第２及び第１ゲート構造物のそれぞれと隣接している前記第１及び第２ソース／ドレイン領域のそれぞれに第１不純物濃度を有する第１サブソース／ドレイン領域と、第２不純物濃度を有する第２サブソース／ドレイン領域を形成することができる。第２及び第１ゲート構造物のそれぞれと隣接している第１及び第２ソース／ドレイン領域のそれぞれに第１不純物濃度を有する第１サブソース／ドレイン領域と、第２不純物濃度を有する第２サブソース／ドレイン領域を形成することができる。前記第１及び第２サブソース／ドレイン領域は、イオン注入工程及び／又はインシツドーピング工程を通じて形成されることができる。

前記積層膜パターンの第３及び第４側壁上の素子分離領域の一部を除去する段階は、前記ゲートマスク領域の側壁上に、第１及び第２ソース／ドレイン領域及び前記素子分離領域の一部分と隣接する部位を覆う第１及び第２マスク領域をそれぞれ形成する段階と、前記ゲートマスク領域を除去する段階と、前記積層膜パターンの第３及び第４側壁上のトレンチ素子分離膜の一部分が除去され、前記積層膜パターンの犠牲膜の第１及び第２エンド部分が露出されるように前記第１及び第２マスク領域を使用してエッチングする段階を含むことができる。

前記半導体パターンのうち、下部半導体パターンの下に置かれる第３ゲート構造物が形成されることができる。積層膜を形成する工程は、基板内にドーピングされたコントロールゲート領域を形成する段階及び前記少なくとも１つの半導体膜及び前記ドーピングされたコントロール領域と隣接して下部犠牲膜を有する少なくとも２つの犠牲膜を含む積層膜を形成する段階を含むことができる。前記積層膜パターンを形成するために、前記積層膜をパターニングする段階は、ドーピングされたコントロールゲート領域上に積層膜パターンが形成されるように前記積層膜一部をパターニングする段階を含む。前記積層膜は、少なくとも２つの半導体パターンと前記半導体パターン間に位置する少なくとも１つの犠牲膜パターンを含む。又、前記積層膜パターンの両側壁に互いに離隔している第１及び第２リセスが生成され、前記素子分離用トレンチと前記下部犠牲膜によって区分されるようにする。

本発明の請求項３６に記載のメモリセルを製造する方法によると、前記第１及び第２リセスにそれぞれ第１及び第２ソース／ドレイン領域を形成する工程は、互いに離隔しているそれぞれの前記第１及び第２リセスと前記下部犠牲膜上に第１及び第２ソース／ドレイン領域を形成することを含む。前記第１及び第２リセスのエンド部分の積層膜パターンの犠牲膜パターンが露出されるように前記積層膜パターンの第３及び第４側壁にそれぞれ素子分離領域の一部を除去する工程は、前記第１及び第２リセスのエンド部分の積層膜パターンの犠牲膜と前記下部犠牲膜が露出されるように前記積層膜パターンの第３及び第４側壁にそれぞれ素子分離領域の一部を除去することを含む。前記積層膜パターンの第１及び第２半導体パターン間の通路が形成されるように前記露出された犠牲膜パターンを除去する段階において、前記積層膜パターンで前記第１及び第２半導体パターン間に第１通路が生成され、前記第１及び第２半導体パターンの下部と前記ドーピングされたゲート領域間に第２通路が生成されるように前記露出された犠牲膜パターン及び下部犠牲膜の一部を除去することを含む。前記第１ゲート構造物を形成する工程は、前記第１通路内に第１ゲート構造物を形成することを含む。又、前記方法で、前記第２通路内に電荷トラップ構造物を形成することを更に含むことができる。

以下、本発明の実施例を図面に基づいて詳細に説明する。図面において、基板、層（膜）、パターン、又は電極の寸法は、本発明の明確性のために、実際より拡大して示した。又、実質的に同一の構成要素には同一符号を付した。以下で、「及び／又は」の用語の使用は、記述された要素の一つ又は二つ以上に対して一部又は全部を選択することを意味する。

本発明または実施例において、「連結された」と言及される場合、各要素が直接連結されること、または、連結される対象に媒介要素がある状態で各要素が連結されることを意味する。

本発明において、各層（膜）、パターン、又は電極が、基板、各層（膜）、パターン、又は電極の「上に」、「上部に」、又は「下に」、「下部」に形成されると言及される場合、各層（膜）、パターン、又は電極が直接、基板、各層（膜）、パターン、又は電極上に形成されるか、下に位置するか、他の層（膜）、他のパターン、他のパッド、又は他の電極が基板上に追加的に形成されることを意味する。又、層（膜）が、「第１」及び／又は「第２」と言及される場合、このような部材を限定するためのものでなく、ただ各層（膜）を区分するためのものである。従って、「第１」及び／又は「第２」は、各層（膜）に対してそれぞれ選択的に又は交換的に使用されることができる。

（第１実施例）
本発明の第１実施例によるメモリ素子を図１に示す。この第１実施例によるメモリ素子は、積層構造を有する非揮発性のメモリ素子である。

図１を参照すると、メモリ素子１０１は、基板１００上に具備される第１及び第２ゲート構造物１３２、１４８を含む。第１ゲート構造物１３２は垂直トランジスタの一部である。前記垂直トランジスタは、第１ゲート構造物１３２で互いに対向する両側面に具備されるソース／ドレインサブ領域１５０を含む。第２ゲート構造物１４８はプレーナトランジスタの一部で、前記プレーナトランジスタは、第２ゲート構造物１４８の両側に具備されるソース／ドレインサブ領域１５２を含む。第１実施例において、ソース／ドレインサブ領域１５０、１５２は、ソース／ドレイン領域１５４の一部であり得る。ソース／ドレイン領域１５４は、半導体領域内に連続的に形成されることができ、２つのソース／ドレインサブ領域１５０、１５２に分けられる。例えば、前記垂直トランジスタ及びプレーナトランジスタで要求する特性によって、ソース／ドレインサブ領域１５０、１５２は、それぞれ他の不純物濃度を有することができる。ソース／ドレインサブ領域１５０、１５２は、素子分離領域１０８によって限定されることができる。

チャンネル領域に提供される第１アクティブ領域１０５は、第１ゲート構造物１３２の下に置かれる。又、第２アクティブ領域１０４ａは、第１及び第２ゲート構造物１３２、１４８間に配置される。図示されたように、第１アクティブ領域１０５は、ソース／ドレイン領域１５４間の突出された基板１００部位を含む。第１アクティブ領域１０５及び第２アクティブ領域１０４ａの一部分は、第１ゲート構造物１３２及びソース／ドレインサブ領域１５０を含む垂直トランジスタのチャンネルが形成される部位であることが分かる。又、第２アクティブ領域１０４ａの一部分は、第２ゲート構造物１４８及びソース／ドレインサブ領域１５２を含むプレーナトランジスタのチャンネルが形成される部位であることがわかる。

第１実施例において、第１ゲート構造物１３２は、トンネル酸化膜パターン１２４、電荷トラップ膜パターン１２６及び誘電膜パターン１２８と、誘電膜パターン１２８に取り囲まれるゲート電極１３０とを含む複合膜構造を有する。第２ゲート構造物１４８はトンネル酸化膜パターン１４０、電荷トラップ膜パターン１４２、誘電膜パターン１４４、及びゲート電極１４６を含む。

図２は、図１に図示された構造において、第１、第２ゲート構造物１３２、１４８及び素子分離領域１０８が除去されたことを示す図である。図１及び図２を参照すると、第１ゲート構造物１３２は、第１アクティブ領域１０５と第２アクティブ領域１０４ａとの間に位置した通路１２０内に具備され、通路１２０は、素子分離領域１０８が形成されるための部位であるトレンチ１０６の内部まで延長されている。

図３から図１４は、図１のメモリ素子を形成されるための方法を説明するための断面図である。

図３及び図４を参照すると、基板１００上に、例えば、エピタキシャル工程のような工程を行って、犠牲膜１０２を形成する。犠牲膜１０２は、例えば、シリコンゲルマニウム膜を含むことができる。犠牲膜１０２上に、例えば、エピタキシャル工程を行って単結晶シリコン膜１０４のような半導体膜を形成する。犠牲膜１０２及び単結晶シリコン膜１０４を貫通するトレンチ１０６を形成し、トレンチ１０６内にシャロートレンチ素子分離領域１０８ａを形成する。

図５及び図６を参照すると、単結晶シリコン膜１０４及び素子分離領域１０８ａ上にダミーゲート構造物１１０を形成する。ダミーゲート構造物１１０は、例えば、化学気相蒸着工程、写真工程、及びエッチング工程を行って形成することができる。この後、ダミーゲート構造物１１０をエッチングマスクとして使用するエッチング工程を行って、単結晶シリコン膜１０４、犠牲膜１０２、及び基板の一部分をエッチングすることにより、第１アクティブ領域１０５、犠牲領域１０２ａ、及び第２アクティブ領域１０４ａを形成する。

図７及び図８を参照すると、第１アクティブ領域１０５、犠牲領域１０２ａ、及び第２アクティブ領域１０４ａの側壁に、例えば、エピタキシャル工程を行うことにより、半導体領域１１４を形成する。半導体領域１１４の各上部面には、素子分離領域１０８ａまで延長されるマスク領域１１６が形成される。マスク領域１１６は、例えば、化学気相蒸着工程及び化学機械的研磨工程を通じて形成されることができる。マスク領域１１６は、例えば、シリコン窒化物を含むことができる。半導体領域１１４には、前記メモリ素子のソース／ドレイン領域が形成され、イオン注入工程及び／又はインシツドーピング工程等が行われることにより、ソース／ドレインサブ領域を形成することができる。

図９及び図１０を参照すると、ウェットエッチング工程のようなエッチング工程を行って、ダミーゲート構造物１１０を除去する。素子分離領域１０８ａ内にトレンチ１１７を形成するために、マスク領域１１６間の素子分離領域１０８ａを除去する。この後、ウェットエッチング工程のようなエッチング工程を行って、犠牲領域１０２ａを除去する。その結果、第１及び第２アクティブ領域１０５、１０４ａ間には素子分離領域１０８ａ内のトレンチ１１７と連通する通路１２０が生成される。

図１１に示すように、熱酸化工程を通じて通路１２０の内壁にトンネル酸化膜１２４を形成する。前記熱酸化工程を行うと、マスク領域１１６上に酸化膜１２４ａが同時に形成される。トンネル酸化膜１２４は約５０Åの厚みに形成される。通路１２０内のトンネル酸化膜１２４上に電荷トラップ膜１２６を形成する。電荷トラップ膜１２６は、例えば、化学気相蒸着法によって形成されることができる。通路１２０内に電荷トラップ膜１２６を形成する工程において、電荷トラップ膜１２６ａは、マスク領域１１６上に形成されている酸化膜１２４ａと、第２アクティブ領域１０４ａと、前記素子分離領域のトレンチ１１７の内部にも同時に形成される。電荷トラップ膜１２６は、例えば、約２００Åの厚みを有するシリコン窒化物で形成されることができる。通路１２０内の電荷トラップ膜１２６上に誘電膜１２８を形成する。誘電膜１２８は、熱酸化工程を使用して約２００Åの厚みに形成することができる。前記熱酸化工程を行うと、電荷トラップ膜１２６ａ及び第２アクティブ領域１０４ａの上部と素子分離領域内にトレンチ１１７内部にも同時に誘電膜１２８が形成される。以下では、特に、通路１２０内に形成される誘電膜を第１誘電膜１２８と称して説明する。

図１２を参照すると、通路１２０内の第１誘電膜１２８上にゲート電極１３０を形成する。ゲート電極１３０を形成するための工程において、誘電膜１２８ａ及び第２アクティブ領域１０４ａの上部と前記素子分離領域内のトレンチ１１７内部に導電膜１３０ａが形成される。ゲート電極１３０及び導電膜１３０ａは、例えば、ポリシリコン又は金属を含むことができる。ゲート電極１３０及び導電膜１３０ａは、又、化学気相蒸着法によって形成されることができる。

図１３を参照すると、マスク領域１１６表面及び前記素子分離領域内のトレンチ１１７内に位置する導電膜１３０ａ、誘電膜１２８ａ、電荷トラップ膜１２６ａ、及び酸化膜１２４ａの部位は、化学機械的研磨工程及び／又はエッチバック工程等によって除去される。マスク領域１１６は、エッチング工程を使用して半導体領域１１４及び第２アクティブ領域１０４ａが露出されるように除去されることができる。前記素子分離領域内のトレンチ１１７内部には、化学気相蒸着工程及び化学機械的研磨工程を通じて絶縁物質が満たされ、これによって、トレンチ１１７内に第２素子分離領域１０８ｂが形成される。即ち、素子分離領域１０８は、第１及び第２素子分離領域１０８ａ、１０８ｂからなる。

図１４を参照すると、第２アクティブ領域１０４ａ上に第２ゲート構造物１４８を形成する。第２ゲート構造物１４８は、トンネル酸化膜、電荷トラップ膜、誘電膜、及び導電膜を順次に蒸着して、トンネル酸化膜パターン１４０、電荷トラップ膜パターン１４２、誘電膜パターン１４４、及びゲート電極パターン１４６が積層されるように前記薄膜をパターニングすることにより形成される。第２ゲート構造物１４８は、第１ゲート構造物１３２と類似な組成の物質を含むこともでき、第１ゲート構造物１３２と異なる物質を含むこともできる。例えば、図１４に図示された電荷トラップ膜パターン（又は、フローティングゲート電極）を形成しないことにより、前記第２ゲート構造物は、電荷トラップ膜パターンがない電界効果トランジスタのゲート構造を有することができる。これと類似に、他の実施例として、第１ゲート構造物が電荷トラップ膜パターンがない電界効果トランジスタのゲート構造を有することができる。又、図１４に図示された構造は、図１で前述したので、詳細な説明は省略する。

（第２実施例）
本発明の第２実施例によるメモリ素子の平面図及び斜視図を図１５及び図１６に示す。

図１５及び図１６を参照すると、第１アクティブ領域２０５及び第２アクティブ領域２０４ａ間の基板２００上に具備される通路２２０内に互いに平行に第１ゲート構造物２３２が配置される。それぞれの第１ゲート構造物２３２は、誘電膜２２８、電荷トラップ膜２２６、及びトンネル酸化膜２２４と前記膜によって囲まれている第１ゲート電極２３０を含む。前記界面の誘電膜２２８を通過しながら延長されるそれぞれのコンタクトプラグ２５６が具備され、前記コンタクトプラグ２５６は、前記パターンを連結させるためのワイヤーパターン２５８下に置かれ、第１ゲート電極２３０をそれぞれ連結させる。コンタクトプラグ２５６及びワイヤーパターン２５８は、例えば、金属物質で形成されることができる。

それぞれの第２ゲート構造物２４８は、それぞれの第２アクティブ領域２０４ａ上に配置される。第２ゲート構造物２４８のそれぞれは、トンネル酸化膜パターン２４０、電荷トラップ膜パターン２４２、及び誘電膜パターン２４４と、誘電膜パターン２４４上に配置される第２ゲート電極２４６を含む。図１５に図示されたように、第２ゲート構造物２４６は、第１ゲート構造物２３２と実質的に平行に延長され、上下に配置される。そして、第２ゲート構造物２４８のエンド部分が第１ゲート電極２３０と連結されるコンタクトプラグ２５６まで延長されない。第２ゲート構造物２４８と連結されるそれぞれのコンタクトプラグ２６２は、第２ゲート電極２４６とそれぞれ連結されるために、第１層間絶縁膜２５４及び第２層間絶縁膜２６０を貫通しながら延長される。

それぞれの半導体領域２１４は、隣接する第１ゲート構造物２３２間に配置され、素子分離領域２０８によって境界が形成され、第１及び第２ゲート構造物２３２、２４８と交差しながら延長される。素子分離領域２０８は、図１から図１４を参照として説明した素子分離領域と類似に形成され、第１及び第２部分２０８ａ、２０８ｂを含む。半導体領域２１４には、それぞれの第１ゲート構造物２３２及び第２ゲート構造物２４８によって垂直又はプレーナトランジスタをコントロールすることができるようにする第１及び第２ソース／ドレインサブ領域２５０、２５２が形成される。これも図１から図１４を参照として説明したことと類似な方法で形成されることができる。又、第１及び第２ソース／ドレインサブ領域２５０、２５２は、互いに他の不純物濃度を有することができ、インシツドーピング又はイオン注入工程を通じて形成されることができる。

本発明の第２実施例として図１５及び図１６に図示されたメモリ素子を形成する方法を、図１７から図２２により説明する。

図１７を参照すると、基板２００上に、例えば、エピタキシャル工程を行って犠牲膜２０２を形成する。犠牲膜２０２は、例えば、シリコンゲルマニウムを含むことができる。犠牲膜２０２上に、例えば、エピタキシャル工程を行って、単結晶シリコン膜２０４を形成する。基板２００、犠牲膜２０２、及び単結晶シリコン膜２０４を含む構造物内に互いに離隔したトレンチ２０６を形成する。トレンチ２０６の内には、それぞれ素子分離領域２０８ａが形成される。

図１８を参照すると、シリコン膜２０４及び素子分離領域２０８ａ上に、例えば、化学気相蒸着法、写真及びエッチング工程を行って、ダミーゲート構造物２１０を形成する。ダミーゲート構造物２１０をエッチングマスクとして使用して下部膜をエッチングすることにより、第１及び第２アクティブ領域２０５、２０４ａ、及びその間に挟んでいる犠牲膜領域２０２ａを形成する。

図１９を参照すると、エピタキシャル工程を行って第１アクティブ領域２０５、犠牲膜領域２０２ａ、及び第２アクティブ領域２０４ａに隣接した部位に半導体領域２１４を形成する。半導体領域２１４を形成する工程でインシツドーピングを行うか、又は、半導体領域２１４にイオン注入を行うことにより、ソース／ドレインサブ領域を形成することができる。前記半導体領域、素子分離領域上に、例えば、化学気相蒸着工程及び化学機械的研磨工程を行って、ハードマスクパターン２１６を形成する。ハードマスクパターン２１６は、例えば、シリコン窒化物を含むことができる。

図２０を参照すると、マスクパターン２１６間に露出された素子分離領域の一部分をエッチング工程によって除去してトレンチを形成する。そして、前記トレンチと通じる通路２２０を形成するために、犠牲膜領域２０２ａを除去する。前記工程は、図９及び図１０を参照として説明したことと類似な工程で行われることができる。

図２１を参照すると、図１０から図１３を参照として説明したことと同じ工程を行って、第１ゲート構造物２３２を形成する。具体的に、熱酸化工程を行って、通路２２０内にトンネル酸化膜２２４を形成する。又、前記熱酸化工程を行うとき、第２アクティブ領域２９４ａの表面上にも酸化膜が形成される。トンネル酸化膜２２４は約５０Åの厚みに形成される。トンネル酸化膜２２４上に、例えば、化学気相蒸着工程を行って電荷トラップ膜２２６を形成する。電荷トラップ膜２２６は、約２００Åの厚みを有するシリコン窒化物で形成されることができる。電荷トラップ膜２２６上には誘電膜２２８が形成され、前記誘電膜は熱酸化工程を通じて形成されることができる。誘電膜２２８は約２００Åの厚みを有することができる。誘電膜２２８上には第１ゲート電極２３０を形成する。

第２ゲート構造物２４８は、図１３を参照として説明したことと同じ方法によって形成されることができる。第１ゲート構造物２３２を形成する間、ハードマスクパターン２１６及び第２アクティブ領域２０４ａ上に形成された膜が除去され、前記素子分離領域のトレンチ内には素子分離領域２０８ｂが形成される。トンネル酸化膜２４０、電荷トラップ膜２４２、誘電膜パターン２４４、及び第２ゲート電極２４６が積層された第２ゲート構造物は第２アクティブ領域２０４ａ上に形成される。

図２２を参照すると、化学気相蒸着工程及び化学機械的研磨工程を行って第１層間絶縁膜２５４を形成する。第１層間絶縁膜２５４内には、第１ゲート電極２３０と電気的に接触されるように延長されているコンタクトプラグ２５６が形成される。第１層間絶縁膜２５４上にワイヤーパターン２５８を形成する。第１層間絶縁膜２５４上に、ワイヤーパターン２５８を覆うように第２層間絶縁膜２６０を形成する。図示していないが、第２ゲート電極２４６と連結される追加コンタクトプラグが第２層間絶縁膜２６０及び第１層間絶縁膜２５４を貫通して形成されることができる。

（第３実施例）
本発明の第３実施例によるメモリ素子を図２３に示す。
図２３のメモリ素子３０１は、追加的な通路３１８内にコントロールゲート構造物３３１によってコントロールされるプレーナトランジスタが形成されたことを除いては、図１に図示されたメモリ素子と類似である。

具体的に、図２３に示すように、メモリ素子は、基板３００に形成されたドーピングされたコントロールゲート電極領域３０２を含む。電荷トラップ構造物３３１は、前記ドーピングされたコントロールゲート領域３０２、及び第１アクティブ領域３０６ａ間の通路３１８内に配置される。誘電膜３３０は、電荷トラップ膜３２８及びトンネル酸化膜３２６によって囲まれている。第１ゲート構造物３３９は、誘電膜３３６、電荷トラップ膜３３４、及びトンネル酸化膜３３２と、前記膜によって囲まれているゲート電極３３８を含み、第１アクティブ領域３０６ａと第２アクティブ領域３１０ａとの間に配置される。第２アクティブ領域３１０ａ上には、誘電膜パターン３５４、電荷トラップ膜パターン３５２、及びトンネル酸化膜パターン３５０とこれらのパターン上に置かれたゲート電極３５６を含む第２ゲート構造物３５８が置かれる。このように、前記第１プレーナトランジスタは、ソース／ドレインサブ領域３２４ａと、ドーピングされたコントロールゲート領域３０２及び電荷トラップ構造物３３１が含まれたゲート構造物を含み、垂直トランジスタはソース／ドレインサブ領域３２４ｂと、第１ゲート構造物３３９を含み、第２プレーナトランジスタはソース／ドレインサブ領域３２４ｃと第２ゲート構造物３５８を含む。前記ソース／ドレイン領域は、素子分離領域３１２によって境界が形成される。

図２３に図示された本発明の第３実施例によるメモリ素子の製造方法を、図２４から図２７により説明する。

図２４を参照すると、基板３００に、例えば、イオン注入工程を行うことにより、ドーピングされたコントロールゲート領域３０２を形成する。基板３００上に、例えば、エピタキシャル工程を行うことにより、第１犠牲膜３０４を形成する。第１犠牲膜３０４はシリコンゲルマニウム膜を含むことができる。

第１犠牲膜３０４上に第１単結晶シリコン膜３０６を、例えば、エピタキシャル工程を行って形成する。第１単結晶シリコン膜３０６上に、エピタキシャル工程を行ってシリコンゲルマニウム膜のような第２犠牲膜３０８を形成する。第２犠牲膜３０８上に第２単結晶シリコン膜３１０を形成する。前記積層された膜を貫通するトレンチを形成する。トレンチ内には、素子分離領域３１２ａが形成される。化学気相蒸着工程、写真工程、エッチング工程のような工程を行って、第２シリコン膜３１０及び素子分離領域３１２ａ上にダミーゲート構造物３１５を形成する。

図２５を参照すると、エッチングマスクとしてダミーゲート構造物３１５を使用して、第１アクティブ領域３０６ａ、犠牲膜領域、第２アクティブ領域３１０ａを含む積層膜パターンを形成する。例えば、エピタキシャル工程を行うことにより、第１及び第２アクティブ領域３０６ａ、３１０ａと犠牲膜領域の露出された表面上に半導体領域３１６を形成する。半導体領域３１６には、ソース／ドレインサブ領域を定義するために、インシツドーピング工程が行われるか、及び／又はソース／ドレインサブ領域を定義するために、イオン注入工程が行われることができる。半導体領域３１６及び素子分離領域３１２ａ上には、化学気相蒸着工程及び化学機械的研磨工程を行うことにより、ハードマスクパターン３１４を形成する。マスクパターン３１４はシリコン窒化物を含む。

第１及び第２アクティブ領域３０６ａ、３１０ａの間の犠牲膜領域と、半導体領域３１６間の犠牲膜領域を除去することにより、第１及び第２通路３１８、３２０を形成する。マスクパターン３１４間の素子分離領域をエッチングして前記素子分離領域内にトレンチを形成する。その結果、前述したように、前記トレンチと第１及び第２通路３１８、３２０は、互いに通じることになる。

図２６を参照すると、通路３１８、３２０内に熱酸化工程によってトンネル酸化膜３２６、３３２を形成する。トンネル酸化膜３２６、３３２は、約５０Åの厚みを有する。前記熱酸化工程を行うと、マスクパターン３１４及び第２アクティブ領域３１０ａ上にも酸化膜３４０が形成される。通路３１８、３２０内のトンネル酸化膜３２６、３３２上に化学気相蒸着工程を通じて電荷トラップ膜３２８、３３４を形成する。電荷トラップ膜３２８、３３４は、約２００Åの厚みを有するシリコン窒化膜を含むことができる。電荷トラップ膜３２８、３３４上に、例えば、熱酸化工程を通じて誘電膜３３０、３３６を形成する。又、前記工程で電荷トラップ膜物質３４２上にも誘電膜３４４が形成される。誘電膜３３０、３３６は約２００Åの厚みを有することができる。

図２７を参照すると、第２通路３２０内の誘電膜３３６上にゲート電極３３８を形成する。ゲート電極３３８を形成するための蒸着工程を行うと、誘電膜３４４上にも導電膜が形成される。前記導電膜、導電膜下部に置かれた膜３４４、３４２、３４０、及びマスクパターン３１４を除去し、図１３に説明したことと同じ方法で前記トレンチ内部に素子分離領域３１２を形成する。第２アクティブ領域３１０ａ上に、前述したことと同じ方法で、トンネル酸化膜パターン３５０、電荷トラップ膜パターン３５２、誘電膜パターン３５４、及びゲート電極３５６を含む第２ゲート構造物３５８を形成する。

（第４実施例）
本発明の第４実施例によるメモリ素子を図２８に示す。図２８に図示されたメモリ素子４０３は、第１アクティブ領域４０４ａ及び前記第１アクティブ領域と隣接するソース／ドレイン領域４１４の下まで延長される電荷トラップ構造物４３６を含むことを除いては図２４と同じである。

図２８を参照すると、メモリ素子は、ドーピングされたコントロールゲート領域４０１が形成された基板４００を含む。基板４００上に、コントロールゲート領域４０１及びコントロールゲート領域４０１の側方に延長された形状の通路４２０内に、誘電膜４４０、電荷トラップ膜４４２、及びトンネル酸化膜を含む電荷トラップ構造物４３６が配置される。コントロールゲート領域４０１と対向する電荷トラップ構造物４３６上には、第１アクティブ領域４０４ａが配置される。第１アクティブ領域４０４ａ上の通路内には、誘電膜４４４、電荷トラップ膜４４２、及びトンネル酸化膜４４０と、これらの膜によって囲まれたゲート電極４４６を含む第１ゲート構造物４４８が配置される。第１ゲート構造物４４８上には第２アクティブ領域４０８ａが配置される。第２アクティブ領域４０８ａ上には、トンネル酸化膜パターン４５０、電荷トラップ膜パターン４５２、誘電膜パターン４５４、及び誘電膜パターン４５４上に位置するゲート電極４５６を含む第２ゲート構造物４５８が配置される。第１アクティブ領域４０４ａ、第１ゲート構造物４４８、及び第２アクティブ領域４０８ａを含む積層構造の各側壁にソース／ドレイン領域４１４が形成され、ソース／ドレイン領域４１４は、コントロールゲート領域４０１及び電荷トラップ構造物４３６を含む第１プレーナトランジスタと、第１ゲート構造物４４８を含む第１垂直トランジスタと、第２ゲート構造物を含む第２プレーナトランジスタにそれぞれ具備されるソース／ドレインサブ領域４１６ａ、４１６ｂ、４１６ｃを含む。前記サブ領域は、前述した方法によって形成されることができる。前記ソース／ドレイン領域は素子分離領域によって境界が形成される。

図２８に図示された本発明の第４実施例によるメモリ素子の製造方法を図２９及び図３０に示す。

図２９を参照すると、図２３から図２７を参照として説明した工程を行って、ドーピングされたコントロールゲート領域４０１、第１及び第２アクティブ領域４０４ａ、４０８ａ、犠牲膜領域４０２、４０６ａ、半導体領域４１４、素子分離領域４１０ａ、及びダミーゲート構造物４１２を形成する。

図３０を参照すると、犠牲膜領域４０２、４０６ａは、通路４２０、４２２を形成するために除去される。前述したような工程を行って、図２８に示すように、通路４２０、４２２内に電荷トラップ領域４３６及び第１ゲート構造物４４８を形成する。又、前記説明したような方法で、素子分離領域４１０及び第２ゲート構造物４５８を形成する。
（産業上の利用可能性）

以上、本発明の実施例によって詳細に説明したが、本発明は上述した実施例に限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の第１実施例によるメモリ素子を示す図である。本発明の第１実施例による構造において、第１、第２ゲート構造物及び素子分離膜が除去されたことを示す図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第１実施例によるメモリ素子を形成するための方法を説明するための断面図である。本発明の第２実施例によるメモリ素子の平面図である。本発明の第２実施例によるメモリ素子の斜視図である。本発明の第２実施例によるメモリ素子を形成するための方法を説明する断面図である。本発明の第２実施例によるメモリ素子を形成するための方法を説明する断面図である。本発明の第２実施例によるメモリ素子を形成するための方法を説明する断面図である。本発明の第２実施例によるメモリ素子を形成するための方法を説明する断面図である。本発明の第２実施例によるメモリ素子を形成するための方法を説明する断面図である。本発明の第２実施例によるメモリ素子を形成するための方法を説明する断面図である。本発明の第３実施例によるメモリ素子を示す図である。本発明の第３実施例によるメモリ素子の製造方法を説明するための断面図である。本発明の第３実施例によるメモリ素子の製造方法を説明するための断面図である。本発明の第３実施例によるメモリ素子の製造方法を説明するための断面図である。本発明の第３実施例によるメモリ素子の製造方法を説明するための断面図である。本発明の第４実施例によるメモリ素子を示す図である。本発明の第４実施例によるメモリ素子の製造方法を示す断面図である。本発明の第４実施例によるメモリ素子の製造方法を示す断面図である。

符号の説明

１００：基板、１０１：メモリ素子、１０４ａ：第２アクティブ領域、１０５：第１アクティブ領域、１２４：トンネル酸化膜パターン、１２６：電荷トラップ膜パターン、１２８：誘電膜パターン
１３０：ゲート電極、１３２：第１ゲート構造物、１４８：第２ゲート構造物

Claims

基板上に第１アクティブ領域と、
前記第１アクティブ領域の第１及び第２側壁に隣接する基板に位置する第１及び第２ソース／ドレイン領域と、
前記第１及び第２ソース／ドレイン領域間の第１アクティブ領域上に配置される第１ゲート構造物と、
前記第１及び第２ソース／ドレイン間及び前記第１及び第２ソース／ドレインに隣接する部位に具備される第１ゲート構造物上に位置する第２アクティブ領域と、
前記第１ゲート構造物上に置かれた第２アクティブ領域上に具備される第２ゲート構造物と、を含むことを特徴とするメモリ素子。
前記第１ゲート構造物は、
延長される形状を有する第１導電性ゲート電極と、
前記延長される形状を有する第１導電性ゲート電極を取り囲む誘電膜と、
前記第１導電性ゲート電極及び誘電膜を取り囲む電荷トラップ膜と、
前記電荷トラップ膜、誘電膜、及び第１導電性ゲート電極を取り囲むトンネル酸化膜と、を含むことを特徴とする請求項１記載のメモリ素子。
前記第２ゲート構造物は、
前記第２アクティブ領域上に形成されたトンネル酸化膜パターンと、
前記トンネル酸化膜パターン上に形成された電荷トラップ膜パターンと、
前記電荷トラップ膜パターン上に形成された誘電膜パターンと、
前記誘電膜パターン上に具備され、第１導電性ゲート電極と平行する第２導電性ゲート電極と、を含むことを特徴とする請求項２記載のメモリ素子。
それぞれの第１及び第２ソース／ドレイン領域は、
前記第２ゲート構造物と隣接して配置され、第１不純物濃度を有する第１サブ領域と、
前記第１ゲート構造物と隣接して配置され、第２不純物濃度を有する第２サブ領域と、を含むことを特徴とする請求項１記載のメモリ素子。
それぞれの第１及び第２ソース／ドレイン領域は、単結晶シリコン半導体領域を含むことを特徴とする請求項１記載のメモリ素子。
それぞれの第１及び第２ソース／ドレイン領域は、互いに離れている素子分離領域によって区分されることを特徴とする請求項１記載のメモリ素子。
前記第１及び第２ゲート構造物は、互いに平行に延長されるゲート電極を有し、第１ゲート構造物の一部分は、前記第２ゲート構造物のエンド部分より長く延長され、
前記第２ゲート構造物を覆う層間絶縁膜と、
前記層間絶縁膜上に配置され、前記第２ゲート構造物のエンド部分より長く延長される前記第１ゲート構造物の一部と接触するように、前記層間絶縁膜を貫通するコンタクトプラグを有する導電性ワイヤーパターンと、を更に含むことを特徴とする請求項１記載のメモリ素子。
前記第１アクティブ領域は、前記第１及び第２ソース／ドレイン間の突出された基板部位を含むことを特徴とする請求項１記載のメモリ素子。
前記第１アクティブ領域下に第３ゲート構造物を更に含むことを特徴とする請求項１記載のメモリ素子。
前記第３ゲート構造物は、
前記第１アクティブ領域下に位置する電荷トラップ構造物と、
前記電荷トラップ構造物下の基板内に形成されたドーピングされたコントロールゲート領域と、を含むことを特徴とする請求項９記載のメモリ素子。
前記電荷トラップ構造物は、トンネル酸化膜によって囲まれている電荷トラップ膜を含むことを特徴とする請求項１０記載のメモリ素子。
前記電荷トラップ構造物は、前記第１及び第２ソース／ドレイン領域間の第１アクティブ領域下に置かれることを特徴とする請求項１０記載のメモリ素子。
前記電荷トラップ構造物は、前記第１及び第２ソースドレイン領域及び第１アクティブ領域下に延長されることを特徴とする請求項１０記載のメモリ素子。
それぞれの前記第１及び第２ソース／ドレイン領域は、
前記第２ゲート構造物と隣接し、第１不純物濃度を有する第１サブ領域と、
前記第１ゲート構造物と隣接し、第２不純物濃度を有する第２サブ領域と、
前記第３ゲート構造物と隣接し、第３不純物濃度を有する第３サブ領域と、を含むことを特徴とする請求項１０記載のメモリ素子。
基板に具備されるドーピングされたコントロールゲート領域と、
前記ドーピングされたコントロールゲート領域上に具備される電荷トラップ構造物と、
前記電荷トラップ構造物上に配置される第１アクティブ領域と、
前記第１アクティブ領域の第１及び第２側壁と隣接する基板上に具備される第１及び第２ソース／ドレイン領域と、
前記第１及び第２ソース／ドレイン領域間の第１アクティブ領域上に具備される第１ゲート構造物と、
前記第１及び第２ドレイン領域間と前記第１及び第２ドレイン領域と隣接する部位に具備された第１ゲート構造物上に配置される第２アクティブ領域と、
前記第１ゲート構造物上に置かれる第２アクティブ領域上に配置される第２ゲート構造物と、を含むことを特徴とするメモリ素子。
前記電荷トラップ構造物は、前記第１及び第２ソース／ドレイン領域間まで延長されることを特徴とする請求項１５記載のメモリ素子。
前記電荷トラップ構造物は、第１及び第２ソース／ドレイン及び第１アクティブ領域下まで延長されることを特徴とする請求項１５記載のメモリ素子。
基板上に、少なくとも２つの半導体膜及び少なくとも１つの犠牲膜が交互に形成された積層膜を形成する段階と、
前記積層膜を貫通しながら延長され、互いに離隔したトレンチ素子分離領域を形成する段階と、
前記素子分離領域によって区分され、両側壁に互いに離隔した第１及び第２リセスを生成させ、少なくとも２つの半導体パターンと少なくとも１つの犠牲膜パターンを含む積層膜パターンを形成する段階と、
前記第１及び第２リセスのそれぞれの内部に第１及び第２ソース／ドレイン領域を形成する段階と、
前記積層膜パターンの犠牲膜パターンが露出されるように前記積層膜パターンの第３及び第４側壁上の素子分離領域を一部除去する段階と、
前記積層膜パターンに含まれた半導体パターン間に通路が形成されるように前記犠牲膜パターンを除去する段階と、
前記通路内に第１ゲート構造物を形成する段階と、
前記第１ゲート構造物上に置かれる前記半導体パターン上に第２ゲート構造物を形成する段階と、を含むことを特徴とするメモリ素子の製造方法。
前記積層膜を形成する段階は、エピタキシャル成長工程によって第１及び第２タイプの単結晶シリコン半導体膜を交互に形成する段階を含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
エピタキシャル成長工程によって第１及び第２タイプの単結晶シリコン半導体膜を交互に形成する段階は、単結晶シリコンゲルマニウム膜及び単結晶シリコン酸化膜を交互に形成することを特徴とする請求項１９記載のメモリ素子の製造方法。
前記積層膜をパターニングする段階は、
前記積層膜上に前記素子分離領域を横切るゲートマスク領域を形成する段階と、
前記ゲートマスク領域をエッチングマスクとして使用して前記積層膜をエッチングする段階と、を含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
前記ゲートマスク領域は、ダミーゲート構造物を含むことを特徴とする請求項２１記載のメモリ素子の製造方法。
前記第１及び第２ソース／ドレイン領域を形成する段階は、
エピタキシャル成長工程を通じて前記第１及び第２リセス内にそれぞれ第１及び第２単結晶シリコン領域を形成する段階を含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
前記第１及び第２ソース／ドレイン領域を形成する段階は、
前記第２及び第１ゲート構造物のそれぞれと隣接している第１及び第２ソース／ドレイン領域内に第１不純物濃度を有する第１サブソース／ドレイン領域と、第２不純物濃度を有する第２サブソース／ドレイン領域をそれぞれ形成する段階を含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
前記第１及び第２サブソース／ドレイン領域は、イオン注入工程及び／又はインシツドーピング工程を通じて形成されることを特徴とする請求項２４記載のメモリ素子の製造方法。
前記積層膜パターンの第３及び第４側壁上の素子分離領域の一部を除去する段階は、
前記ゲートマスク領域の側壁上に、第１及び第２ソース／ドレイン領域及び前記素子分離領域の上部を覆う第１及び第２マスク領域をそれぞれ形成する段階と、
前記ゲートマスク領域を除去する段階と、
前記積層膜パターンの犠牲膜の第１及び第２エンド部分が露出されるように、前記第１及び第２マスク領域を使用して前記積層膜パターンの第３及び第４側壁上の素子分離領域を部分的に除去する段階と、を含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
前記積層膜パターンに含まれた前記半導体パターン間に通路が形成されるように、前記犠牲膜パターンを除去する段階は、ウェットエッチング工程によって形成されることを特徴とする請求項１８記載のメモリ素子の製造方法。
前記通路内に第１ゲート構造物を形成する段階は、
前記通路内壁上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上に電荷トラップ膜を形成する段階と、
前記電荷トラップ膜上に誘電膜を形成する段階と、
前記誘電膜上に前記通路が十分に満たされる厚みでゲート電極膜を形成する段階と、を含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
前記第１ゲート構造物上に置かれる半導体パターンに第２ゲート構造物を形成する段階は、
前記素子分離領域内の互いに離隔するリセスを通じて前記第１及び第２マスク領域、最上部半導体パターン及び第１ゲート構造物が露出されるように、前記ゲート電極膜、誘電膜、電荷トラップ膜、及びトンネル酸化膜の一部を除去する段階と、
前記素子分離領域内のリセスの内部に絶縁物質を満たして絶縁領域を形成する段階と、
前記最上部半導体パターン及び前記絶縁領域の上部に第２ゲート構造物を形成する段階と、を含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
前記最上部半導体パターン及び前記絶縁領域の上部に第２ゲート構造物を形成する段階は、
前記最上部半導体パターン及び前記絶縁領域の上部に、トンネル酸化膜、電荷トラップ膜、誘電膜、及びゲート電極膜を順次に形成する段階と、
前記第２ゲート構造物を形成するために、前記誘電膜、電荷トラップ膜、及びトンネル酸化膜をパターニングする段階と、を含むことを特徴とする請求項２９記載のメモリ素子の製造方法。
前記第１ゲート構造物上に置かれる前記半導体パターン上に第２ゲート構造物を形成する段階において、前記第１ゲート構造物の一部領域が前記第２ゲート構造のエンド部分より長く延長されるように第２ゲート電極を形成する段階を含み、
前記第２ゲート構造物を覆う層間絶縁膜を形成する段階と、
前記層間絶縁膜上に位置し、前記第２ゲート構造物のエンド部分より長く延長される第１ゲート構造物の一部領域と接触するコンタクトプラグを有する導電性ワイヤー構造物を形成する段階と、を更に含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
最下部の半導体パターン下に第３ゲート構造物を形成する段階を更に含むことを特徴とする請求項１８記載のメモリ素子の製造方法。
積層膜を形成する工程において、基板内にドーピングされたゲート領域を形成することを含み、
前記積層膜を形成する工程において、少なくとも２つの半導体膜及び少なくとも２つの膜で形成され、前記ドーピングされたゲート領域と隣接した下部膜が含まれる犠牲膜を形成する段階を含み、
前記積層膜パターンを形成するために、前記積層膜をパターニングする工程において、前記積層膜は少なくとも２つの半導体パターンと少なくとも１つの犠牲膜パターンを含み、前記積層膜パターンの両側壁に互いに離隔されている第１及び第２リセスを形成し、前記素子分離用トレンチと前記下部犠牲膜によって区分されるようにし、ドーピングされたコントロールゲート領域上に積層膜パターンが形成されるように前記積層膜一部をパターニングすることを含み、
前記第１及び第２リセスにそれぞれ第１及び第２ソース／ドレイン領域を形成する段階において、互いに離隔しているそれぞれの前記第１及び第２リセスと前記下部犠牲膜上に第１及び第２ソース／ドレイン領域を形成することを含み、
前記第１及び第２リセスのエンド部分の積層膜パターンの犠牲膜パターンが露出されるように前記積層膜パターンの第３及び第４側壁にそれぞれ素子分離領域の一部を除去する段階において、前記第１及び第２リセスのエンド部分の積層膜パターンの犠牲膜と前記下部犠牲膜が露出されるように前記積層膜パターンの第３及び第４側壁にそれぞれ素子分離領域の一部を除去することを含み、
前記積層膜パターンの第１及び第２半導体パターン間の通路が形成されるように前記露出された犠牲膜パターンを除去する段階において、前記積層膜パターンで前記第１及び第２半導体パターン間に第１通路が生成され、前記第１及び第２半導体パターンの下部と前記ドーピングされたゲート領域間に第２通路が生成されるように前記露出された犠牲膜パターン及び下部犠牲膜の一部を除去することを含み、
前記第１ゲート構造物を形成する段階において、前記第１通路内に第１ゲート構造物を形成することを含み、
前記方法において、前記第２通路内に電荷トラップ構造物を形成することを更に含むことを特徴とする請求項３２記載のメモリ素子の製造方法。
前記第１通路内に第１ゲート構造物を形成し、前記第２通路内に電荷トラップ構造物を形成する段階は、
前記第１及び第２通路内にトンネル酸化膜を形成する段階と、
前記第１及び第２通路内のトンネル酸化膜上に電荷トラップ膜を形成する段階と、
前記第２通路内部を十分に満たす厚みで前記電荷トラップ膜上に誘電膜を形成する段階と、
前記第１通路を十分に満たすように前記第１通路内の誘電膜上に導電膜を形成する段階と、を含むことを特徴とする請求項３３記載のメモリ素子の製造方法。
前記第１及び第２ソース／ドレイン領域を形成する段階は、
前記第２ゲート構造物、第１ゲート構造物及びドーピングされたコントロールゲート領域とそれぞれと隣接する第１及び第２ソース／ドレイン領域に、第１不純物濃度を有する第１ソース／ドレインサブ領域と、第２不純物濃度を有する第２ソース／ドレインサブ領域と、第３不純物濃度を有する第３ソース／ドレインサブ領域をそれぞれ形成する段階を含むことを特徴とする請求項３３記載のメモリ素子の製造方法。
基板上にドーピングされたコントロールゲート領域を形成する段階と、
基板上に、少なくとも２つの半導体膜及び少なくとも１つの犠牲膜が交互に形成され、下部犠牲膜が前記ドーピングされたコントロールゲート領域と隣接するように配置される積層膜を形成する段階と、
前記積層膜を貫通して延長され、互いに離隔したトレンチ素子分離領域を形成する段階と、
前記素子分離領域によって区分され、両側壁に互いに離隔した第１及び第２リセスを生成させ、少なくとも２つの半導体パターンと少なくとも１つの犠牲膜パターンを含み、前記ドーピングされたコントロールゲート上に位置する下部犠牲膜パターンの上部面に置かれるように積層膜パターンを形成する段階と、
前記第１、第２リセス、及び下部犠牲膜パターンのそれぞれに第１及び第２ソース／ドレイン領域を形成する段階と、
前記第１及び第２リセスのエンド部分で前記積層膜パターンの犠牲膜パターン及び下部犠牲膜が露出されるように前記積層膜パターンの第３及び第４側壁上の素子分離領域の一部を除去する段階と、
前記積層膜パターンの第１及び第２半導体パターン間に第１通路が形成され、前記第１及び第２半導体パターンの下部と前記ドーピングされたコントロールゲート領域間に第２通路が形成されるように前記露出された犠牲膜パターン及び下部犠牲膜の少なくとも一部分を除去する段階と、
前記第１通路内に第１ゲート構造物を形成する段階と、
前記第２通路内に電荷トラップ構造物を形成する段階と、
前記第１ゲート構造物上に位置する半導体パターンに第２ゲート構造物を形成する段階と、を含むことを特徴とするメモリ素子の製造方法。