JP2006012898A - 半導体装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 42
- 239000010703 silicon Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 9
- 238000009826 distribution Methods 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 150000003658 tungsten compounds Chemical class 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
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- Engineering & Computer Science (AREA)
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Abstract
【課題】 ゲート電極の幅方向における実効ゲート長Ｌｅｆｆは一定となって、デバイスの性能の向上した半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、支持基板１１と、前記支持基板上に設けられた絶縁膜１２と、前記絶縁膜上に設けられ、第１の方向において互いに対向する第１の側面と、前記第１の方向と直交する第２の方向において互いに対向する第２の側面とを有する直方体状のシリコン島２４と、前記シリコン島の上面に設けられた絶縁層１４と、互いに対向する前記第１の側面に設けられたゲート絶縁膜１７と、前記絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第１の方向に延在するように設けられたゲート電極２１と、前記第１の方向に延在する前記ゲート電極の両側壁に設けられた側壁スペーサ２３と、前記第２の側面にそれぞれ設けられたソース・ドレイン領域２５、２６と、前記第２の側面にそれぞれ設けられ、前記ソース・ドレイン領域とそれぞれ接続されるソース及びドレイン電極とから構成される。
【選択図】 図８
【解決手段】 半導体装置は、支持基板１１と、前記支持基板上に設けられた絶縁膜１２と、前記絶縁膜上に設けられ、第１の方向において互いに対向する第１の側面と、前記第１の方向と直交する第２の方向において互いに対向する第２の側面とを有する直方体状のシリコン島２４と、前記シリコン島の上面に設けられた絶縁層１４と、互いに対向する前記第１の側面に設けられたゲート絶縁膜１７と、前記絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第１の方向に延在するように設けられたゲート電極２１と、前記第１の方向に延在する前記ゲート電極の両側壁に設けられた側壁スペーサ２３と、前記第２の側面にそれぞれ設けられたソース・ドレイン領域２５、２６と、前記第２の側面にそれぞれ設けられ、前記ソース・ドレイン領域とそれぞれ接続されるソース及びドレイン電極とから構成される。
【選択図】 図８
Description
本発明は半導体装置及びその製造方法に関し、特に、支持基板面に対して垂直な面にチャネルが対で存在するＦＩＮ型のＭＯＳＦＥＴ素子及びその製造方法に関するものである。
近時、半導体装置の微細化が進み、これまでに行ってきたＭＯＳＦＥＴ構造の単純シュリンクでは素子性能の向上がもはや望めない領域に達しつつある。
この状況を打開するための一つの方策として、支持基板上にＳｉＯ２膜を介して設けられた厚さｔＳＯＩのＳＯＩ（Silicon On Insulator）膜が形成され、このＳＯＩ膜には、ソース・ドレイン領域と、ソース・ドレイン領域間にゲート絶縁膜を介してゲート長がＬｇのゲート電極が形成されたプレーナ完全空乏型ＳＯＩ−ＭＯＳＦＥＴが提案されている。 しかしながら、このようなＭＯＳＦＥＴにおいて、ゲート長（Ｌｇ）が２０ｎｍ以下の素子を形成するためには、ＳＯＩ膜の膜厚ｔＳＯＩを基板全体で高い均一性で非常に薄く（１０ｎｍ以下）形成する必要があり、極めて技術的な難易度が高い。また、このように非常に薄いＳＯＩ膜上にシリサイド膜等でコンタクトを形成することも非常に困難であり、この点でも技術的な難易度が高い。
このようなプレーナ完全空乏型ＳＯＩ−ＭＯＳＦＥＴの問題点を解消するための技術として、基板面に対して垂直な面にチャネルを形成するフィン型ＭＯＳＦＥＴ（以下、ＦＩＮＦＥＴという）が提案されている。
ＦＩＮＦＥＴとは、支持基板上にＳｉＯ２膜を介して設けられたＳＯＩ膜はフィン型（凸型）に加工され、このＳＯＩ膜には、ソース・ドレイン領域と、ソース・ドレイン領域間にＳＯＩ膜の両側面に形成されたゲート絶縁膜を介してゲート長がＬｇのゲート電極が形成されている。前記ゲート電極は、ＳＯＩ膜上に絶縁膜キャップ層を介して形成されている。
このＦＩＮＦＥＴ構造によれば、前記したプレーナ型ＳＯＩ−ＭＯＳＦＥＴのＳＯＩ膜厚に対応する厚みは、フィン型に加工したＳＯＩ層の幅ｔＦＩＮとなる。また、フィン型のシリコン層（ＳＯＩ層）の両側にゲートが形成されるため、必要とされる厚さは、プレーナ型の場合の２倍程度となる。例えば、ゲート長（Ｌｇ）が２０ｎｍの素子においては、必要とされるフィンの幅ｔＦＩＮは４０ｎｍ程度となり、加工によって充分に実現可能な値となる。
しかしながら、前記したようなＦＩＮＦＥＴにおいては、前記プレーナ型ＳＯＩ−ＭＯＳＦＥＴとは異なり、ソース及びドレイン領域間の距離、即ち、実効ゲート長Ｌｅｆｆが基板上面側Ｌｅｆｆ１に比べ基板下面側Ｌｅｆｆ２が長くなってしまう。このような問題が生じると、ゲート長を小さくすることによって素子の動作速度を上げようとしても、素子の上下方向でオンする電界が異なってしまうため、スイッチング速度が上げられなくなってしまう。
また、ＦＩＮＭＯＳＦＥＴにおいて、ソース及びドレイン領域に選択エピタキシャル成長によりコンタクト領域を拡大形成してコンタクト抵抗を低減することは特許文献１に記載されており、さらに、斜めイオン注入によりソース及びドレイン領域を形成し、それらのコンタクトをフィンの側壁に沿って形成することも特許文献２に開示されている。
しかしながら、いずれにしても、従来のＦＩＮＦＥＴにおいては、ソース及びドレイン領域間の距離、即ち、実効ゲート長Ｌｅｆｆが基板上面側Ｌｅｆｆ１に比べ基板下面側Ｌｅｆｆ２が長くなる。それ故、素子の上下方向でオンする電界が異なるので、スイッチング速度が上げることができない。また、その製造方法も複雑となり信頼性の高い素子を再現性よく製造することも困難である。
特開２００３−２９８０５１
特開２００３−１６３３５６
それ故、本発明の目的は、前記した従来の欠点を解消して、高速動作するＦＩＮタイプのＭＯＳＦＥＴ素子及びその製造方法を提供することにある。
本発明の第１の態様によると、半導体装置は、支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜上に設けられ、第１の方向において互いに対向する第１の側面と、前記第１の方向と直交する第２の方向において互いに対向する第２の側面とを有する直方体状のシリコン島と、前記シリコン島の上面に設けられた絶縁層と、互いに対向する前記第１の側面に設けられたゲート絶縁膜と、前記絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第１の方向に延在するように設けられたゲート電極と、前記第１の方向に延在する前記ゲート電極の両側壁に設けられた側壁スペーサと、前記第２の側面にそれぞれ設けられたソース・ドレイン領域と、前記第２の側面にそれぞれ設けられ、前記ソース・ドレイン領域とそれぞれ接続されるソース及びドレイン電極とから構成される。
本発明の第２の態様によると、半導体装置の製造方法は、支持基板と、前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン膜とからなるＳＯＩ基板において、前記シリコン膜上に絶縁層を形成する工程と、前記絶縁層及びシリコン膜を順次除去して上面に前記絶縁層を有する凸型シリコン領域を形成する工程と、前記シリコン部の両側面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極上を絶縁膜で覆い、前記ゲート電極の両側面に側壁スペーサを形成する工程と、前記基板表面に露出している前記シリコン部を選択的に除去して直方体状のシリコン島を形成する工程と、露出した前記シリコン島の両側面に対して不純物を導入してソース領域及びドレイン領域を形成する工程と、基板表面に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ソース領域用のコンタクトホール、前記ドレイン領域用のコンタクトホールをそれぞれ形成し、導電性材料を埋め込むことによって、ソース及びドレイン電極を形成する工程とを具備している。
基板面の垂直方向においてソース領域及びドレイン領域の不純物分布が一様となり、前記ソース領域及びドレイン領域と接続するコンタクトプラグは基板面に対して垂直となっていることと相俟って、ゲート電極の幅方向における実効ゲート長Ｌｅｆｆは一定となって、デバイスの性能を向上させる。さらに、製造工程も簡略化されて信頼性の高いデバイスが得られる。
［実施例］
以下、図１−図９を参照して実施例によるＦＩＮＭＯＳＦＥＴの構造をその製造方法と共に説明する。図１に示すように、例えば、シリコンからなる支持基板１１と、前記支持基板１１上に形成された埋め込み酸化膜１２と、前記酸化膜１２上に形成されたシリコン（Ｓｉ）膜１３とからなるＳＯＩ基板を用意する。
以下、図１−図９を参照して実施例によるＦＩＮＭＯＳＦＥＴの構造をその製造方法と共に説明する。図１に示すように、例えば、シリコンからなる支持基板１１と、前記支持基板１１上に形成された埋め込み酸化膜１２と、前記酸化膜１２上に形成されたシリコン（Ｓｉ）膜１３とからなるＳＯＩ基板を用意する。
前記Ｓｉ膜１３上にシリコン窒化膜（ＳｉＮ）からなるキャップ層１４を形成する。リソグラフィ技術を用いて、レジスト膜をパターニングして前記キャップ層１４上にレジストマスク１５を形成する。
図２における平面図（Ａ）及びそのIIＢ−IIＢ断面図（Ｂ）に示すように、前記レジストマスク１５を用いて、通常のように、前記キャップ層１４及びＳｉ膜１３を順次除去して上面に前記キャップ層１４を有する凸型シリコン領域１６を形成する。しかる後、前記凸型シリコン領域１６の両側面にゲート絶縁膜１７を形成する。
図３の平面図（Ａ）、そのIIIＢ−IIIＢ断面図（Ｂ）及びそのIIIＣ−IIIＣ断面図（Ｃ）に示すように、前記凸型シリコン領域１６を埋め込むように、前記酸化膜１２上に多結晶シリコン膜１９をＣＶＤ技術等を用いて堆積し、ＣＭＰ技術等を用いて平坦化する。その後、前記多結晶シリコン膜１９にリン（Ｐ）等の不純物をイオン注入等により導入し熱処理を行い、前記多結晶シリコン膜１９をｎ型の導電型にする。しかる後、前記多結晶シリコン膜１９上に、例えば、タングステンシリサイド（ＷＳｉｘ）のような導電膜２０を形成し、その上をＳｉＮのような絶縁膜２２で覆い、リソグラフィ技術とＲＩＥ技術を用いて絶縁膜２２およびｎ型の多結晶シリコン膜１９をパターニングし、前記凸型シリコン領域１６と直交するように、３層構造のゲート電極２１を形成する。
図４の平面図（Ａ）、そのIVＢ−IVＢ断面図（Ｂ）及びそのIVＣ−IVＣ断面図（Ｃ）に示すように、前記凸型シリコン領域１６及び前記ゲート電極２１の両側面に、通常のように、シリコン窒化膜による側壁スペーサ２３を形成する。このときにゲート電極２１及びシリコン窒化膜側壁スペーサ２３の外側に存在する、凸型シリコン領域１６上部のシリコン窒化膜キャップ層１４も、このスペーサ加工により同時に除去される。
図５の平面図（Ａ）、そのＶＢ−ＶＢ断面図（Ｂ）、そのＶＣ−ＶＣ断面図（Ｃ）及びその斜視図である図６に示すように、前記ゲート電極２１及び前記シリコン窒化膜側壁スペーサ２３の外側に存在し、基板表面に露出している前記凸型シリコン領域１６を選択的に除去する。これにより前記酸化膜１２上には直方体状のシリコン島２４が形成される。
なお、この工程で露出した前記シリコン島の互いに対向する第１の側面及び第２の側面とは、前記した説明から明らかなように、図２において前記ゲート絶縁膜１７が形成される前記凸型シリコン領域１６の両側面と、これらの面と直交する２つの面に相当し、後述するように、図５（Ｂ）におけるソース・ドレイン領域２５、２６が形成される面である。この場合、前記第１の側面と第２の側面は支持基板面に対して実質的に垂直、好ましくは８０−９５度の角度を有している。
しかる後、図５（Ｂ）に示すように、露出した前記シリコン島の両側面に対して斜め上方（５−４５度の角度）からヒ素（Ａｓ）等のｎ型の不純物をイオン注入してｎ＋型ソース領域２５及びドレイン領域２６を形成する。
即ち、前記ｎ＋型ソース／ドレイン領域２５、２６を形成するに際して、基板に対して垂直な方向からわずかに傾けて斜めイオン注入を行っている。それ故、基板面の垂直方向で不純物濃度分布が一様（ゲート長方向に均一で）、極めて浅い拡散領域を形成することができ、活性領域となる凸型シリコン領域１６の垂直方向における実効ゲート長Ｌｅｆｆはシリコン島の上面及び底面において実質的に同一となる。
図７の平面図（Ａ）、そのVIIＢ−VIIＢ断面図（Ｂ）、VIIＣ−VIIＣ断面図（Ｃ）及びVIIＤ−VIIＤ断面図（Ｄ）に示すように、基板表面にシリコン酸化膜のような絶縁膜２７を堆積しＣＭＰ技術等により平坦化した後に再度絶縁膜２８を形成する。しかる後、図示しないレジストパターンを用いて、前記ソース領域２５及び前記ドレイン領域２６のほぼ垂直な側面を露出させるコンタクトホール２９、３０及び前記ゲート電極２１のタングステンシリサイド（ＷＳｉｘ）層表面に達するコンタクトホール３１をそれぞれ形成する。
図８の平面図（Ａ）、そのＶIIIＢ−ＶIIIＢ断面図（Ｂ）、ＶIIIＣ−ＶIIIＣ断面図（Ｃ）及びＶIIIＤ−ＶIIIＤ断面図（Ｄ）に示すように、前記した各コンタクトホールにバリアメタルのＴｉ−ＴｉＮ膜３２を介してタングステン（Ｗ）を埋め込み各コンタクトプラグ３３を形成し、それぞれに上部配線層３４を形成する。
図７−８において、コンタクトホール２９−３１は四角形で示しているが、形状がサブミクロンオーダーになると、図９に示すように、実際にはほぼ円形のコンタクトホール４１、４２となる。良好なコンタクトを得るためには、前記コンタクトホール４１のように、前記側壁スペーサ２３の幅ｄの少なくとも１／２をオーバーラップするように形成される。
また、前記コンタクトホール４２のように、前記側壁スペーサ２３の幅ｄの少なくとも１／２をオーバーラップするように形成されないと、例えば、前記コンタクトプラグ３２は前記ソース領域２４と良好に接触せず、コンタクト抵抗が大きくなってしまう。
次に、実施の態様を示すと、下記のようになる。
（１）前記第１の側面と第２の側面は支持基板面に対して実質的に垂直である。好ましくは８０−９５度の角度を有している。
（１）前記第１の側面と第２の側面は支持基板面に対して実質的に垂直である。好ましくは８０−９５度の角度を有している。
（２）前記ソース・ドレイン領域の不純物濃度分布が、支持基板面と垂直方向に対して濃度勾配がなく、前記支持基板面及びゲート絶縁膜を有する面の双方に対して垂直方向（チャネル電流の流れる方向）に濃度勾配を有している。
（３）ゲート長が５−３０ｎｍであり、ゲート絶縁膜に挟まれたシリコン島の厚さ（両側面に形成されたゲート絶縁膜間の距離）が５−３０ｎｍである。
（４）コンタクトホールを埋め込むに際して、バリアメタルとしてＴｉ膜とＴｉＮ膜とからなる積層膜が、埋め込み材料としてタングステン（Ｗ）またはタングステン化合物が使用される。
（５）斜めイオン注入の角度は５−４５度である。
（６）イオンビームと支持基板面の垂線のなす角度は一定で、複数の方向から注入される。
（７）前記ソース・ドレイン領域用のコンタクトホールは前記ゲート構造及び前記ゲート配線構造における両側面の前記側壁スペーサの幅ｄの少なくとも１／２をオーバーラップするように形成される。
１１…支持基板、１２…酸化膜、１３…Ｓｉ膜、１４…キャップ層、１５…レジストマスク、１６…凸型シリコン領域、１７…ゲート絶縁膜、１９…多結晶シリコン膜、２０…導電膜、２１…ゲート電極、２２…絶縁膜、２３…側壁スペーサ、２４…シリコン島、２５…ソース領域、２６…ドレイン領域、２７…絶縁膜、２８…絶縁膜、２９、３０、３１…コンタクトホール、３２…バリアメタル、３３…コンタクトプラグ埋め込み材料、３４…上部配線層、４１、４２…コンタクトホール
Claims (5)
- 支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、第１の方向において互いに対向する第１の側面と、前記第１の方向と直交する第２の方向において互いに対向する第２の側面とを有する直方体状のシリコン島と、
前記シリコン島の上面に設けられた絶縁層と、
互いに対向する前記第１の側面に設けられたゲート絶縁膜と、
前記絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第１の方向に延在するように設けられたゲート電極と、
前記第１の方向に延在する前記ゲート電極の両側壁に設けられた側壁スペーサと、
前記第２の側面にそれぞれ設けられたソース・ドレイン領域と、
前記第２の側面にそれぞれ設けられ、前記ソース・ドレイン領域とそれぞれ接続されるソース及びドレイン電極とからなることを特徴とする半導体装置。 - 前記ソース・ドレイン領域は基板面の垂直方向に対して不純物濃度分布が一様であることを特徴とする請求項１記載の半導体装置。
- 前記ソース及びドレイン電極の各々は前記基板面に対して実質的に垂直な面で前記ソース及びドレイン領域と接続されていることを特徴とする請求項１記載の半導体装置。
- 支持基板と、前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン膜とからなるＳＯＩ基板において、前記シリコン膜上に絶縁層を形成する工程と、
前記絶縁層及びシリコン膜を順次除去して上面に前記絶縁層を有する凸型シリコン領域を形成する工程と、
前記シリコン部の両側面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上を絶縁膜で覆い、前記ゲート電極の両側面に側壁スペーサを形成する工程と、
前記基板表面に露出している前記シリコン部を選択的に除去して直方体状のシリコン島を形成する工程と、
露出した前記シリコン島の両側面に対して不純物を導入してソース領域及びドレイン領域を形成する工程と、
基板表面に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記ソース領域用のコンタクトホール、前記ドレイン領域用のコンタクトホールをそれぞれ形成し、導電性材料を埋め込むことによって、ソース及びドレイン電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記ソース領域及びドレイン領域を形成する工程は、前記シリコン島の両側面に対して、斜め上方から不純物をイオン注入することを特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004183767A JP2006012898A (ja) | 2004-06-22 | 2004-06-22 | 半導体装置及びその製造方法 |
| US11/154,646 US20060006466A1 (en) | 2004-06-22 | 2005-06-17 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004183767A JP2006012898A (ja) | 2004-06-22 | 2004-06-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006012898A true JP2006012898A (ja) | 2006-01-12 |
Family
ID=35540407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004183767A Pending JP2006012898A (ja) | 2004-06-22 | 2004-06-22 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060006466A1 (ja) |
| JP (1) | JP2006012898A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7531423B2 (en) * | 2005-12-22 | 2009-05-12 | International Business Machines Corporation | Reduced-resistance finFETs by sidewall silicidation and methods of manufacturing the same |
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| US10784358B2 (en) | 2015-09-25 | 2020-09-22 | Intel Corporation | Backside contact structures and fabrication for metal on both sides of devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2004-06-22 JP JP2004183767A patent/JP2006012898A/ja active Pending
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2005
- 2005-06-17 US US11/154,646 patent/US20060006466A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| US20060006466A1 (en) | 2006-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A02 | Decision of refusal |
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