JP2006012898A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 ゲート電極の幅方向における実効ゲート長Leffは一定となって、デバイスの性能の向上した半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、支持基板11と、前記支持基板上に設けられた絶縁膜12と、前記絶縁膜上に設けられ、第1の方向において互いに対向する第1の側面と、前記第1の方向と直交する第2の方向において互いに対向する第2の側面とを有する直方体状のシリコン島24と、前記シリコン島の上面に設けられた絶縁層14と、互いに対向する前記第1の側面に設けられたゲート絶縁膜17と、前記絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第1の方向に延在するように設けられたゲート電極21と、前記第1の方向に延在する前記ゲート電極の両側壁に設けられた側壁スペーサ23と、前記第2の側面にそれぞれ設けられたソース・ドレイン領域25、26と、前記第2の側面にそれぞれ設けられ、前記ソース・ドレイン領域とそれぞれ接続されるソース及びドレイン電極とから構成される。
【選択図】 図8

Description

本発明は半導体装置及びその製造方法に関し、特に、支持基板面に対して垂直な面にチャネルが対で存在するFIN型のMOSFET素子及びその製造方法に関するものである。
近時、半導体装置の微細化が進み、これまでに行ってきたMOSFET構造の単純シュリンクでは素子性能の向上がもはや望めない領域に達しつつある。
この状況を打開するための一つの方策として、支持基板上にSiO膜を介して設けられた厚さtSOIのSOI(Silicon On Insulator)膜が形成され、このSOI膜には、ソース・ドレイン領域と、ソース・ドレイン領域間にゲート絶縁膜を介してゲート長がLgのゲート電極が形成されたプレーナ完全空乏型SOI−MOSFETが提案されている。 しかしながら、このようなMOSFETにおいて、ゲート長(Lg)が20nm以下の素子を形成するためには、SOI膜の膜厚tSOIを基板全体で高い均一性で非常に薄く(10nm以下)形成する必要があり、極めて技術的な難易度が高い。また、このように非常に薄いSOI膜上にシリサイド膜等でコンタクトを形成することも非常に困難であり、この点でも技術的な難易度が高い。
このようなプレーナ完全空乏型SOI−MOSFETの問題点を解消するための技術として、基板面に対して垂直な面にチャネルを形成するフィン型MOSFET(以下、FINFETという)が提案されている。
FINFETとは、支持基板上にSiO膜を介して設けられたSOI膜はフィン型(凸型)に加工され、このSOI膜には、ソース・ドレイン領域と、ソース・ドレイン領域間にSOI膜の両側面に形成されたゲート絶縁膜を介してゲート長がLgのゲート電極が形成されている。前記ゲート電極は、SOI膜上に絶縁膜キャップ層を介して形成されている。
このFINFET構造によれば、前記したプレーナ型SOI−MOSFETのSOI膜厚に対応する厚みは、フィン型に加工したSOI層の幅tFINとなる。また、フィン型のシリコン層(SOI層)の両側にゲートが形成されるため、必要とされる厚さは、プレーナ型の場合の2倍程度となる。例えば、ゲート長(Lg)が20nmの素子においては、必要とされるフィンの幅tFINは40nm程度となり、加工によって充分に実現可能な値となる。
しかしながら、前記したようなFINFETにおいては、前記プレーナ型SOI−MOSFETとは異なり、ソース及びドレイン領域間の距離、即ち、実効ゲート長Leffが基板上面側Leff1に比べ基板下面側Leff2が長くなってしまう。このような問題が生じると、ゲート長を小さくすることによって素子の動作速度を上げようとしても、素子の上下方向でオンする電界が異なってしまうため、スイッチング速度が上げられなくなってしまう。
また、FINMOSFETにおいて、ソース及びドレイン領域に選択エピタキシャル成長によりコンタクト領域を拡大形成してコンタクト抵抗を低減することは特許文献1に記載されており、さらに、斜めイオン注入によりソース及びドレイン領域を形成し、それらのコンタクトをフィンの側壁に沿って形成することも特許文献2に開示されている。
しかしながら、いずれにしても、従来のFINFETにおいては、ソース及びドレイン領域間の距離、即ち、実効ゲート長Leffが基板上面側Leff1に比べ基板下面側Leff2が長くなる。それ故、素子の上下方向でオンする電界が異なるので、スイッチング速度が上げることができない。また、その製造方法も複雑となり信頼性の高い素子を再現性よく製造することも困難である。
特開2003−298051 特開2003−163356
それ故、本発明の目的は、前記した従来の欠点を解消して、高速動作するFINタイプのMOSFET素子及びその製造方法を提供することにある。
本発明の第1の態様によると、半導体装置は、支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜上に設けられ、第1の方向において互いに対向する第1の側面と、前記第1の方向と直交する第2の方向において互いに対向する第2の側面とを有する直方体状のシリコン島と、前記シリコン島の上面に設けられた絶縁層と、互いに対向する前記第1の側面に設けられたゲート絶縁膜と、前記絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第1の方向に延在するように設けられたゲート電極と、前記第1の方向に延在する前記ゲート電極の両側壁に設けられた側壁スペーサと、前記第2の側面にそれぞれ設けられたソース・ドレイン領域と、前記第2の側面にそれぞれ設けられ、前記ソース・ドレイン領域とそれぞれ接続されるソース及びドレイン電極とから構成される。
本発明の第2の態様によると、半導体装置の製造方法は、支持基板と、前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン膜とからなるSOI基板において、前記シリコン膜上に絶縁層を形成する工程と、前記絶縁層及びシリコン膜を順次除去して上面に前記絶縁層を有する凸型シリコン領域を形成する工程と、前記シリコン部の両側面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極上を絶縁膜で覆い、前記ゲート電極の両側面に側壁スペーサを形成する工程と、前記基板表面に露出している前記シリコン部を選択的に除去して直方体状のシリコン島を形成する工程と、露出した前記シリコン島の両側面に対して不純物を導入してソース領域及びドレイン領域を形成する工程と、基板表面に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ソース領域用のコンタクトホール、前記ドレイン領域用のコンタクトホールをそれぞれ形成し、導電性材料を埋め込むことによって、ソース及びドレイン電極を形成する工程とを具備している。
基板面の垂直方向においてソース領域及びドレイン領域の不純物分布が一様となり、前記ソース領域及びドレイン領域と接続するコンタクトプラグは基板面に対して垂直となっていることと相俟って、ゲート電極の幅方向における実効ゲート長Leffは一定となって、デバイスの性能を向上させる。さらに、製造工程も簡略化されて信頼性の高いデバイスが得られる。
[実施例]
以下、図1−図9を参照して実施例によるFINMOSFETの構造をその製造方法と共に説明する。図1に示すように、例えば、シリコンからなる支持基板11と、前記支持基板11上に形成された埋め込み酸化膜12と、前記酸化膜12上に形成されたシリコン(Si)膜13とからなるSOI基板を用意する。
前記Si膜13上にシリコン窒化膜(SiN)からなるキャップ層14を形成する。リソグラフィ技術を用いて、レジスト膜をパターニングして前記キャップ層14上にレジストマスク15を形成する。
図2における平面図(A)及びそのIIB−IIB断面図(B)に示すように、前記レジストマスク15を用いて、通常のように、前記キャップ層14及びSi膜13を順次除去して上面に前記キャップ層14を有する凸型シリコン領域16を形成する。しかる後、前記凸型シリコン領域16の両側面にゲート絶縁膜17を形成する。
図3の平面図(A)、そのIIIB−IIIB断面図(B)及びそのIIIC−IIIC断面図(C)に示すように、前記凸型シリコン領域16を埋め込むように、前記酸化膜12上に多結晶シリコン膜19をCVD技術等を用いて堆積し、CMP技術等を用いて平坦化する。その後、前記多結晶シリコン膜19にリン(P)等の不純物をイオン注入等により導入し熱処理を行い、前記多結晶シリコン膜19をn型の導電型にする。しかる後、前記多結晶シリコン膜19上に、例えば、タングステンシリサイド(WSix)のような導電膜20を形成し、その上をSiNのような絶縁膜22で覆い、リソグラフィ技術とRIE技術を用いて絶縁膜22およびn型の多結晶シリコン膜19をパターニングし、前記凸型シリコン領域16と直交するように、3層構造のゲート電極21を形成する。
図4の平面図(A)、そのIVB−IVB断面図(B)及びそのIVC−IVC断面図(C)に示すように、前記凸型シリコン領域16及び前記ゲート電極21の両側面に、通常のように、シリコン窒化膜による側壁スペーサ23を形成する。このときにゲート電極21及びシリコン窒化膜側壁スペーサ23の外側に存在する、凸型シリコン領域16上部のシリコン窒化膜キャップ層14も、このスペーサ加工により同時に除去される。
図5の平面図(A)、そのVB−VB断面図(B)、そのVC−VC断面図(C)及びその斜視図である図6に示すように、前記ゲート電極21及び前記シリコン窒化膜側壁スペーサ23の外側に存在し、基板表面に露出している前記凸型シリコン領域16を選択的に除去する。これにより前記酸化膜12上には直方体状のシリコン島24が形成される。
なお、この工程で露出した前記シリコン島の互いに対向する第1の側面及び第2の側面とは、前記した説明から明らかなように、図2において前記ゲート絶縁膜17が形成される前記凸型シリコン領域16の両側面と、これらの面と直交する2つの面に相当し、後述するように、図5(B)におけるソース・ドレイン領域25、26が形成される面である。この場合、前記第1の側面と第2の側面は支持基板面に対して実質的に垂直、好ましくは80−95度の角度を有している。
しかる後、図5(B)に示すように、露出した前記シリコン島の両側面に対して斜め上方(5−45度の角度)からヒ素(As)等のn型の不純物をイオン注入してn+型ソース領域25及びドレイン領域26を形成する。
即ち、前記n+型ソース/ドレイン領域25、26を形成するに際して、基板に対して垂直な方向からわずかに傾けて斜めイオン注入を行っている。それ故、基板面の垂直方向で不純物濃度分布が一様(ゲート長方向に均一で)、極めて浅い拡散領域を形成することができ、活性領域となる凸型シリコン領域16の垂直方向における実効ゲート長Leffはシリコン島の上面及び底面において実質的に同一となる。
図7の平面図(A)、そのVIIB−VIIB断面図(B)、VIIC−VIIC断面図(C)及びVIID−VIID断面図(D)に示すように、基板表面にシリコン酸化膜のような絶縁膜27を堆積しCMP技術等により平坦化した後に再度絶縁膜28を形成する。しかる後、図示しないレジストパターンを用いて、前記ソース領域25及び前記ドレイン領域26のほぼ垂直な側面を露出させるコンタクトホール29、30及び前記ゲート電極21のタングステンシリサイド(WSix)層表面に達するコンタクトホール31をそれぞれ形成する。
図8の平面図(A)、そのVIIIB−VIIIB断面図(B)、VIIIC−VIIIC断面図(C)及びVIIID−VIIID断面図(D)に示すように、前記した各コンタクトホールにバリアメタルのTi−TiN膜32を介してタングステン(W)を埋め込み各コンタクトプラグ33を形成し、それぞれに上部配線層34を形成する。
図7−8において、コンタクトホール29−31は四角形で示しているが、形状がサブミクロンオーダーになると、図9に示すように、実際にはほぼ円形のコンタクトホール41、42となる。良好なコンタクトを得るためには、前記コンタクトホール41のように、前記側壁スペーサ23の幅dの少なくとも1/2をオーバーラップするように形成される。
また、前記コンタクトホール42のように、前記側壁スペーサ23の幅dの少なくとも1/2をオーバーラップするように形成されないと、例えば、前記コンタクトプラグ32は前記ソース領域24と良好に接触せず、コンタクト抵抗が大きくなってしまう。
次に、実施の態様を示すと、下記のようになる。
(1)前記第1の側面と第2の側面は支持基板面に対して実質的に垂直である。好ましくは80−95度の角度を有している。
(2)前記ソース・ドレイン領域の不純物濃度分布が、支持基板面と垂直方向に対して濃度勾配がなく、前記支持基板面及びゲート絶縁膜を有する面の双方に対して垂直方向(チャネル電流の流れる方向)に濃度勾配を有している。
(3)ゲート長が5−30nmであり、ゲート絶縁膜に挟まれたシリコン島の厚さ(両側面に形成されたゲート絶縁膜間の距離)が5−30nmである。
(4)コンタクトホールを埋め込むに際して、バリアメタルとしてTi膜とTiN膜とからなる積層膜が、埋め込み材料としてタングステン(W)またはタングステン化合物が使用される。
(5)斜めイオン注入の角度は5−45度である。
(6)イオンビームと支持基板面の垂線のなす角度は一定で、複数の方向から注入される。
(7)前記ソース・ドレイン領域用のコンタクトホールは前記ゲート構造及び前記ゲート配線構造における両側面の前記側壁スペーサの幅dの少なくとも1/2をオーバーラップするように形成される。
本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す断面図である。 本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す平面図(A)及び断面図(B)である。 本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す平面図(A)及び断面図(B)、(C)である。 本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す平面図(A)及び断面図(B)、(C)である。 本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す平面図(A)及び断面図(B)、(C)である。 本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す斜視図である。 本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す平面図(A)及び断面図(B)−(D)である。 本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す平面図(A)及び断面図(B)−(D)である。 本発明の実施例によるフィン型MOSFETの製造工程の一部を模式的に示す平面図である。
符号の説明
11…支持基板、12…酸化膜、13…Si膜、14…キャップ層、15…レジストマスク、16…凸型シリコン領域、17…ゲート絶縁膜、19…多結晶シリコン膜、20…導電膜、21…ゲート電極、22…絶縁膜、23…側壁スペーサ、24…シリコン島、25…ソース領域、26…ドレイン領域、27…絶縁膜、28…絶縁膜、29、30、31…コンタクトホール、32…バリアメタル、33…コンタクトプラグ埋め込み材料、34…上部配線層、41、42…コンタクトホール

Claims (5)

  1. 支持基板と、
    前記支持基板上に設けられた絶縁膜と、
    前記絶縁膜上に設けられ、第1の方向において互いに対向する第1の側面と、前記第1の方向と直交する第2の方向において互いに対向する第2の側面とを有する直方体状のシリコン島と、
    前記シリコン島の上面に設けられた絶縁層と、
    互いに対向する前記第1の側面に設けられたゲート絶縁膜と、
    前記絶縁膜上に設けられ、前記ゲート絶縁膜を介して前記第1の方向に延在するように設けられたゲート電極と、
    前記第1の方向に延在する前記ゲート電極の両側壁に設けられた側壁スペーサと、
    前記第2の側面にそれぞれ設けられたソース・ドレイン領域と、
    前記第2の側面にそれぞれ設けられ、前記ソース・ドレイン領域とそれぞれ接続されるソース及びドレイン電極とからなることを特徴とする半導体装置。
  2. 前記ソース・ドレイン領域は基板面の垂直方向に対して不純物濃度分布が一様であることを特徴とする請求項1記載の半導体装置。
  3. 前記ソース及びドレイン電極の各々は前記基板面に対して実質的に垂直な面で前記ソース及びドレイン領域と接続されていることを特徴とする請求項1記載の半導体装置。
  4. 支持基板と、前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン膜とからなるSOI基板において、前記シリコン膜上に絶縁層を形成する工程と、
    前記絶縁層及びシリコン膜を順次除去して上面に前記絶縁層を有する凸型シリコン領域を形成する工程と、
    前記シリコン部の両側面にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極上を絶縁膜で覆い、前記ゲート電極の両側面に側壁スペーサを形成する工程と、
    前記基板表面に露出している前記シリコン部を選択的に除去して直方体状のシリコン島を形成する工程と、
    露出した前記シリコン島の両側面に対して不純物を導入してソース領域及びドレイン領域を形成する工程と、
    基板表面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に前記ソース領域用のコンタクトホール、前記ドレイン領域用のコンタクトホールをそれぞれ形成し、導電性材料を埋め込むことによって、ソース及びドレイン電極を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  5. 前記ソース領域及びドレイン領域を形成する工程は、前記シリコン島の両側面に対して、斜め上方から不純物をイオン注入することを特徴とする請求項4記載の半導体装置の製造方法。
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