JP4722405B2 - トランジスタ製造方法 - Google Patents

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Description

本発明は半導体素子及びその製造方法に関するものであって、さらに具体的には、半導体基板上に形成されたトランジスタ及びその製造方法に関するものである。
一般的に、トランジスタはバルクシリコン基板上に多数のパターンを形成し、前記シリコン基板内に不純物を注入することによって形成される。トランジスタの大きさが縮小してチャンネルの長さが短くなることによって、長チャンネルを有するトランジスタと異なる効果、すなわち、短チャンネル効果が発生する。
図１は従来のバルクシリコン基板に形成されるトランジスタを示す断面図である。
図１を参照すると、従来のトランジスタは半導体基板１０上にゲート絶縁膜１４が形成され、前記ゲート絶縁膜１４上にゲート電極１６が形成されている。前記ゲート電極１６の両側に隣接した半導体基板１０内に不純物が注入されたソース／ドレイン領域１２が形成されている。前記ソース／ドレイン領域１２の間の領域はトランジスタのチャンネル領域に該当する。
図示したようなトランジスタ構造で、チャンネルの長さが短くなることによって、チャンネル領域に対するソース／ドレイン領域の電気的な影響が増加して、しきい値電圧の変化、漏洩電流の増加及びソースとドレイン間のパンチスルーなど様々な短チャンネル効果が発生する。この短チャンネル効果はトランジスタの微細化を制限して、高集積素子製造を妨害する要因になる。
前記短チャンネル效果を抑制するため最近導入したことがＳＯＩ基板（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔｏｒ ｓｕｂｓｔｒａｔｅ）上に製造されたＳＯＩ型トランジスタである。
図２は従来のＳＯＩI型トランジスタを示す断面図である。
図２を参照すると、ＳＯＩ型トランジスタはシリコン基板１０、埋没絶縁膜２２及びＳＯＩ層２５を含むＳＯＩ基板上にゲート絶縁膜２６が形成され、前記ゲート絶縁膜２６上にゲート電極２８が形成されている。前記ゲート電極２８の両側に隣接したＳＯＩ層内に不純物が注入されたソース／ドレイン領域２４が形成されている。前記ソース／ドレイン領域２４の間の領域はトランジスタのチャンネル領域に該当する。
図示したように、ＳＯＩ型トランジスタのソース／ドレインジャンクションは前記埋没絶縁膜２２と接している。したがって、ソース／ドレインジャンクションの空乏層形成が抑制されて、短チャンネル效果及び漏洩電流を減少させることができる。
しかし、チャンネル下部のＳＯＩ層が前記埋没絶縁膜２２及び素子分離膜によって孤立しているので、フローティングボディー效果を防止し難く、素子動作時に発生する熱の分散が難しい短所を有するだけではなく、製造単価も高い短所を有する。
特開平１０−１２８８７号公報
本発明の課題は、バルクシリコン基板に形成されたトランジスタの問題点を克服することができるトランジスタ及びその製造方法を提供することにある。
本発明の他の課題は、ＳＯＩ型トランジスタの問題点を克服することができるトランジスタ及びその製造方法を提供することにある。
本発明のまた他の課題は、バルクシリコン基板及びＳＯＩ型トランジスタの問題点を克服することができるトランジスタ及びその製造方法を提供することにある。
上述の課題を解決するために本発明は、フィン型ソース／ドレイン領域及びリセスされた（凹むように形成された）チャンネル領域を有するトランジスタを提供する。このトランジスタは、半導体基板に定義（画定）された活性領域と、前記活性領域内に互いに離隔されて形成された一対のソース／ドレイン領域を含む。前記ソース領域及びドレイン領域の間に定義され、前記ソース／ドレイン領域のジャンクションの深さより低くリセスされた領域を有するチャンネル領域が形成されている。前記チャンネル領域上にゲート絶縁膜が形成されており、前記ゲート絶縁膜上にゲートパターンが形成されている。前記ゲートパターンは前記ソース／ドレイン領域に隣接する側壁を有する。このトランジスタは、前記ソース／ドレイン領域の下部と直接接触し、ソース／ドレイン領域各々の下部で前記ゲートパターンの側壁に垂直に整列された側壁を有する酸化膜パターンを有する。
本発明によると、前記活性領域は前記半導体基板上に突き出された側壁を有する垂直部と、前記垂直部の上部で互いに反対方向に延長した一対の水平フィン(ｆｉｎ)を含むことができる。前記垂直部の上部面は前記水平フィンの底面より低いリセス領域を有することができ、前記リセス領域にトランジスタのチャンネル領域が形成されることができる。前記酸化膜パターンは前記フィンと前記半導体基板との間に介在されることができ、前記ソース／ドレイン領域は前記フィン内に形成されることができる。
このトランジスタは前記活性領域を限定する素子分離膜をさらに含むことができる。前記酸化膜パターンは前記素子分離膜と連結され、前記素子分離膜は前記ゲートパターン及び前記ソース／ドレイン領域の全面に覆われることもできる。また、前記素子分離膜は半導体基板がエッチングされたトレンチ上に形成されることによって、前記酸化膜パターンの底面より低い底面を有することもできる。
上述の課題を解決するため本発明は、フィン型ソース／ドレイン領域及びリセスされたチャンネル領域を有するトランジスタの製造方法を提供する。この方法は、半導体基板上に第１エピタキシャル層、第２エピタキシャル層及びマスク層を順次に形成し、前記マスク層、前記第２エピタキシャル層及び前記第１エピタキシャル層を順次にパターニングして、前記半導体基板を露出させるゲートオープニングを形成することを含む。前記露出した半導体基板上に前記第２エピタキシャル層の底面より低いリセス領域を有する第３エピタキシャル層を成長させ、前記第３エピタキシャル層上にゲート絶縁膜を形成する。前記ゲートオープニングに満たされたゲートパターンを形成する。前記第１エピタキシャル層を除去して前記第２エピタキシャル層の底面及び前記第３エピタキシャル層の側面を露出させる。前記第２エピタキシャル層及び前記半導体基板の間のギャップ領域に絶縁膜を満たす。
具体的に、この方法は、半導体基板上に活性領域を限定するオープニングを有する犠牲膜パターンを形成し、前記オープニングに露出した半導体基板上に第１エピタキシャル層及び第２エピタキシャル層を成長させることを含む。前記半導体基板の全面にマスク層を形成し、前記第１、第２エピタキシャル層及び前記マスク層を順次にパターニングして、前記活性領域の上部を横切るゲートオープニングを形成することができる。続いて、前記ゲートオープニングによって露出した半導体基板上に前記第２エピタキシャル層の底面より低いリセス領域を有する第３エピタキシャル層を成長させ、前記第３エピタキシャル層上にゲート絶縁膜を形成する。前記ゲートオープニング内に満たされたゲートパターンを形成し、前記マスク層及び前記犠牲膜パターンを除去する。前記第１エピタキシャル層を除去して前記第２エピタキシャル層の底面及び前記第３エピタキシャル層の側壁を露出させた後、前記第２エピタキシャル層と前記半導体基板との間のギャップ領域に酸化膜を満たす。
これと異なる方法で、本発明は半導体基板上に第１、第２エピタキシャル層及びマスク層を形成し、前記半導体基板、前記第１、第２エピタキシャル層及び前記マスク層をパターニングして活性領域を限定するトレンチを形成することを含むこともできる。前記トレンチを満たす素子分離膜を形成し、前記活性領域上の前記第１、第２エピタキシャル層及び前記マスク層をパターニングして、前記半導体基板を露出させるゲートオープニングを形成する。前記露出した半導体基板上に第３エピタキシャル層及びゲート絶縁膜を順に形成し、前記ゲートオープニング内に満たされたゲートパターンを形成する。前記素子分離膜を垂直にリセスさせて前記第１エピタキシャル層の側壁を露出させる。前記第１エピタキシャル層を除去して前記第２エピタキシャル層の底面及び前記第３エピタキシャル層の側面を露出させ、前記第２エピタキシャル層及び前記活性領域の間のギャップ領域を満たし、前記半導体基板の全面を覆う絶縁膜を形成する。前記マスク層を除去して前記ゲートパターンの両側の前記第２エピタキシャル層を露出させる。前記ゲートオープニングを形成した後、前記マスク層をイオン注入マスクとして使用して、前記露出した半導体基板内にチャンネル形成のために不純物を注入することもできる。また、前記マスク層が除去されて露出した前記第２エピタキシャル層内にソース／ドレイン領域の形成のために不純物を注入することもできる。
また他の方法で、本発明は半導体基板上に第１、第２エピタキシャル層及びマスク層を形成し、前記第１、第２エピタキシャル層及び前記マスク層をパターニングして、半導体基板の一部分を露出させるゲートオープニングを形成することもできる。前記露出した半導体基板上に第３エピタキシャル層及びゲート絶縁膜を順次に形成する。前記マスク層上に前記ゲートオープニングを満たす導電膜を形成する。前記第１、第２エピタキシャル層、前記マスク層及び前記導電膜をパターニングして活性領域を限定する。前記活性領域上には前記第３エピタキシャル層及び前記第３エピタキシャル層の両側の第１及び第２エピタキシャル層を含むパターンが積層される。この時に、前記第１エピタキシャル層をパターニングした後、続いて前記半導体基板の一部分をエッチングして前記活性領域を限定するトレンチを形成することもできる。
前記第１エピタキシャル層を除去して前記第２エピタキシャル層の底面及び前記第３エピタキシャル層の側面を露出させる。前記第２エピタキシャル層及び前記活性領域の間のギャップ領域を満たし、前記半導体基板の全面を覆う絶縁膜を形成する。続いて、化学機械的研磨工程を適用して前記絶縁膜及び前記導電膜を順次に研磨して前記マスク層を露出させる。その結果、前記ゲートオープニング内に満たされたゲートパターンが形成され、前記下部ゲートパターン及び前記マスク層を囲む素子分離膜が形成される。前記マスク層を除去して前記ゲートパターンの両側の前記第２エピタキシャル層を露出させる。
本発明によると、ＳＯＩ型トランジスタのように、トランジスタのソース／ドレイン領域の下部が絶縁膜パターンに接触し、バルクシリコン基板に形成されたトランジスタと同様一にチャンネルはシリコン基板と連結される。したがって、短チャンネル效果を最小化させることができると同時に、フローティングボディー效果を克服することができ、トランジスタの動作時に発生する熱も効果的に分散させることができる。
さらに、ソース／ドレイン領域が形成される水平フィンの側壁に整列されるようにゲートパターンを形成することによって、ゲートパターンの誤整列により発生することができるソース／ドレイン領域の非対称を防止することができる。これによって、セルアレイ内のトランジスタの特性散布を減らすことができる。また、チャンネル領域がソース／ドレイン領域の底面より低いリセス領域を有することによって、最小線幅のゲートパターンを形成しても、チャンネルの長さをゲート線幅に比べて相対的に長く形成することができるので、ソース／ドレイン領域の間のパンチスルー及び短チャンネル效果の発生を抑制することができる。
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は開示した内容が徹底し、完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層、または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできる。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
図３は本発明の望ましい実施の形態によるトランジスタを示す斜視図である。
図３を参照すると、本発明によるトランジスタは、半導体基板上に突き出された垂直部３３及び前記垂直部の上部で互いに反対方向に延長した水平フィン３５を含む。前記水平フィン３５内に各々ソース／ドレイン領域７４、１１０、１４８が形成される。前記垂直部の上部面は前記水平フィンの底面より低いリセス領域を含む。前記ソース／ドレイン領域７４、１１０、１４８の間の領域はトランジスタのチャンネル領域に該当する。したがって、本発明によるトランジスタのチャンネル領域はソース／ドレイン領域より低いリセス領域に形成される。前記チャンネル領域上にゲート絶縁膜６６、１０６、１３２が形成され、前記ゲート絶縁膜６６、１０６、１３２上にゲートパターン６８、１０８、１３４ａが形成されている。前記水平フィン３５は前記半導体基板から所定の間隔離隔されており、前記水平フィン３５、すなわち前記ソース／ドレイン領域と前記半導体基板との間に絶縁膜パターン７０、１１２が介在される。前記ゲートパターン６８、１０８、１３４ａは前記垂直部３３の側壁に垂直に整列された側壁を有する。言い換えれば、前記ソース／ドレイン領域７４、１１０、１４８及び前記絶縁膜パターン７０、１１２は各々前記ゲート電極を基準に対称的に配置される。
図示したように、本発明によるトランジスタはチャンネル領域の底面より高くなったソース／ドレイン領域を有する。したがって、ゲートパターンが最小の線幅を有しても、トランジスタのチャンネル長さはゲート線幅より相対的に長く形成され、ソース／ドレイン領域の底面が酸化膜パターンと接するので、短チャンネル效果を防止することができる。また、前記チャンネル領域は半導体基板と連結されるので、フローティングボディー效果を效果的に制御することができるだけではなく、熱を效果的に分散させることができる。
前記ゲートパターンの上部及び前記ソース／ドレイン領域の表面にシリサイド層が形成されることもできる。この時に、前記ゲートパターンの側壁にスペーサを形成して前記ソース／ドレイン領域上のシリサイド層が前記ゲートパターンと直接的に接触することを防止することができる。
図４Ａ乃至図９Ａは本発明の第１実施の形態によるトランジスタの製造方法を説明するための平面図である。
図４Ｂ乃至図９Ｂは各々図４Ａ乃至図９ＡのＡ−Ａ’に沿って切断した断面図である。
図４Ａ及び図４Ｂを参照すると、半導体基板５０上にオープニング５４を有する犠牲膜パターン５２を形成する。前記オープニング５４が活性領域を限定する。前記オープニング５４内に露出した半導体基板上に第１エピタキシャル層５６及び第２エピタキシャル層５８を順次に成長させる。前記第１エピタキシャル層５６及び前記第２エピタキシャル層５８は前記半導体基板５０と同程度の格子常数（格子定数）を有し、互いにエッチング選択性を有する物質として、例えば、前記第１エピタキシャル層５６はシリコンゲルマニウムエピタキシャル層であり得る。前記第２エピタキシャル層５８はシリコンエピタキシャル層であり得る。
図５Ａ及び図５Ｂを参照すると、前記半導体基板の全面にマスク層６０を形成する。前記マスク層６０をパターニングして前記活性領域の上部を横切るゲートオープニング６２を形成する。前記ゲートオープニング６２は前記犠牲膜５２の上部を横切る。続いて、前記ゲートオープニング６２内の前記第２エピタキシャル層５８及び前記第１エピタキシャル層５６をエッチングして前記半導体基板５０を露出させる。その結果、前記半導体基板は前記ゲートオープニング６２の両側の前記活性領域上に積層された第１及び第２エピタキシャル層５６、５８を有するようになる。
図６Ａ図６Ｂを参照すると、前記ゲートオープニング６２内に露出した前記半導体基板５０上に第３エピタキシャル層６４を成長させる。前記第３エピタキシャル層６４は前記第１エピタキシャル層５６とエッチング選択性を有する物質として、シリコンエピタキシャル層であることが望ましい。前記第３エピタキシャル層６４は前記半導体基板の表面及び前記第１及び第２エピタキシャル層５６、５８の側壁から成長する。したがって、その成長時間を調節すると、前記第３エピタキシャル層６４は前記第２エピタキシャル層５８の底面より低いリセス領域を有するように成長させることができる。
図７Ａ及び図７Ｂを参照すると、前記第３エピタキシャル層６４に局部的にチャンネルドーピングした後、ゲート絶縁膜６６を形成する。前記ゲート絶縁膜６６が形成された半導体基板５０の全面に導電膜を形成し、化学機械的研磨工程を適用して前記導電膜を研磨して前記ゲートオープニング６２内に満たされたゲートパターン６８を形成する。前記導電膜はポリシリコン膜、金属膜、金属シリサイド膜及びポリシリサイド膜のうちで選択された一つ、またはそれらの積層膜で形成することができる。前記ゲートパターン６８は前記ゲート絶縁膜６６の上部だけではなく、前記犠牲膜パターン５２の上部を横切る。これと異なる構造として、図８Ａ及び図８Ｂに示したように、前記ゲートオープニング６２の側壁に内側スペーサ６７を形成した後、ゲートオープニング６２内に導電膜を形成することもできる。この場合に、内側スペーサ６７を有する導電膜パターン６８がゲートパターンに該当する。この構造は、ソース／ドレイン領域の不純物が拡散してゲートパターン６８とオーバーラップされることによるＧＩＢＬ（ｇａｔｅ ｉｎｄｕｃｅｄ ｂｒｅａｋｄｏｗｎ ｌｅａｋａｇｅ）電流を減少させることができ、フォトリソグラフィ工程で定義することができない短いチャンネルの長さを有するトランジスタを形成する。
図９Ａ及び図９Ｂを参照すると、前記マスク層６０及び前記犠牲膜パターン５２を除去する。その結果、前記活性領域上の前記第１エピタキシャル層５６の側壁が露出し、前記第２エピタキシャル層５８及び前記ゲートパターン６８の表面が露出する。
続いて、等方性エッチング法を適用して前記第１エピタキシャル層５６を除去する。前記第１エピタキシャル層５６は前記第２エピタキシャル層５８とエッチング選択性を有するので、前記第１エピタキシャル層５６が除去されることによって、前記第２エピタキシャル層５８の底面が露出する。前記第２エピタキシャル層５８は前記第３エピタキシャル層６４の上部で互いに反対方向に延長した水平フィン形態を有する。
続いて、図９Ａ及び図９Ｂを参照すると、前記第２エピタキシャル層５８及び前記半導体基板５０の間のギャップ領域を満たす酸化膜７０を前記半導体基板の全面に形成する。前記酸化膜７０は前記半導体基板に熱酸化工程を適用することによって、前記ギャップ領域に満たされることができる。
図１０Ａ及び図１０Ｂを参照すると、前記ゲートパターン６８をイオン注入マスクとして使用して、前記半導体基板内に不純物を注入して前記第２エピタキシャル層５８内にソース／ドレイン領域７４を形成する。前記ソース／ドレイン領域７４は前記ゲートパターン６８の側壁にスペーサ７２を形成することによって、ＬＤＤ構造、またはＤＤＤ構造で形成することもできる。また、前記ソース／ドレイン領域７４の表面にシリサイド層をさらに形成することもできる。
図示しないが、イオン注入工程が適用される間に、前記第２エピタキシャル層６８に隣接する半導体基板内にも不純物拡散層が形成されることができる。前記不純物拡散層は前記活性領域を囲み、隣接したトランジスタの間のパンチスルーを防止することができる。
続いて、図１０Ａ及び図１０Ｂを参照すると、前記半導体基板５０の全面に絶縁膜７６を形成する。前記絶縁膜は前記活性領域周辺の半導体基板上で素子分離膜の機能を実行するだけでなく、前記ソース／ドレイン領域７４及び前記ゲートパターン６８が形成された半導体基板の全面を覆うことによって、層間絶縁膜の機能を実行する。
図１１Ａ及び図１２Ａは本発明の第２実施の形態を説明するための平面図である。
図１１Ｂ及び図１２Ｂは各々図１１Ａ及び図１２ＡのＢ−Ｂ’に沿って切断した断面図である。
図１１Ａ及び図１１Ｂを参照すると、第１実施の形態のように、前記半導体基板上に活性領域を限定する犠牲膜パターン５２を形成した後、前記オープニング５４内に露出した半導体基板上に第１エピタキシャル層８６を成長させる。この時に、前記第１エピタキシャル層８６は所定の厚さ以上で形成する場合、そのエッジに傾いたファセット（ｆａｃｅｔ）が形成されることができる。前記ファセット上に第２エピタキシャル層(図４Ｂの５８)が成長する場合、前記第１エピタキシャル層８６を除去する後続工程で前記第１エピタキシャル層８６が前記第２エピタキシャル層により保護されて除去されない可能性もある。これを防止するために、前記オープニング５４の側壁に側壁スペーサ７８を形成する。前記側壁スペーサ７８は前記第１エピタキシャル層８６の一部分、すなわち、前記第１エピタキシャル層８６のファセットを覆う。
図１２Ａ図１２Ｂを参照すると、前記側壁スペーサ７８が形成された半導体基板に選択的エピタキシャル成長工程を適用して、前記第１エピタキシャル層８６上に第２エピタキシャル層８８を成長させる。
以後の工程は、前記第１実施の形態で説明したように実施することができる。前記側壁スペーサ７８は前記犠牲膜パターン５２または前記マスク層(図５Ｂの６０)と同一のエッチング選択性を有する物質で形成することができる。したがって、前記マスク層(図５Ｂの６０)または前記犠牲膜パターン５２を除去する間除去することができる。
図１３Ａ乃至図１６Ａは本発明の第３実施の形態によるトランジスタの製造方法を説明するための平面図である。
図１３Ｂ乃至図１６Ｂは各々図１２Ａ乃至図１５ＡのＣ−Ｃ’に沿って切断した断面図である。
図１３Ａ乃至図１３Ｂを参照すると、半導体基板上に第１エピタキシャル層９２、第２ エピタキシャル層９４及びマスク層９６を順次に形成する。前記第１エピタキシャル層９２及び前記第２エピタキシャル層９４は前記半導体基板９０の格子常数と同一の物質として、例えば、前記第１エピタキシャル層９２はシリコンゲルマニウムエピタキシャル層であり得る。前記第２エピタキシャル層９４はシリコンエピタキシャル層であり得る。前記マスク層９６はシリコン窒化膜で形成することが望ましい。
図１４Ａ及び図１４Ｂを参照すると、前記第１エピタキシャル層９２、前記第２エピタキシャル層９４及び前記マスク層９６をパターニングして前記第１及び第２エピタキシャル層９２、９４及び前記マスク層９６が積層された活性領域９８を限定するトレンチを形成する。図示したように、前記第１エピタキシャル層９２をパターニングした後、続いて前記半導体基板の一部分をさらにエッチングすることもできる。前記トレンチ内に絶縁膜を満たして素子分離膜１００を形成する。図示したように、前記第１及び第２エピタキシャル層９２、９４及び前記マスク層９６は前記素子分離膜１００によって囲まれる。
図１５Ａ及び図１５Ｂを参照すると、前記活性領域上の前記第１及び第２エピタキシャル層９２、９４及び前記マスク層９６の一部分をパターニングして、前記半導体基板の一部分が露出したゲートオープニング１０２を形成する。図示しないが、前記素子分離膜１００の上部を一部パターニングすることによって、前記ゲートオープニング１０２は前記素子分離膜１００の上部を横切るように形成することもできる。前記ゲートオープニング１００内に露出した前記半導体基板上に第３エピタキシャル層１０４を成長させる。前記第１実施の形態のように、前記第３エピタキシャル層１０４の成長時間を適切に調節して前記第３エピタキシャル層１０４が前記第２エピタキシャル層９４の底面より低いリセス領域を有するように成長させる。
前記第３エピタキシャル層１０４上にゲート絶縁膜１０６を形成し、前記ゲートオープニング１０２を満たすゲートパターン１０８を形成する。図示しないが、前記ゲートパターン１０８と直接的に接触し、前記素子分離膜１００の上部を横切るワードラインをさらに形成することもできる。しかし、前記ゲートオープニング１０２が前記素子分離膜１００の上部を横切るように形成した場合に、前記ゲートパターン１０８は前記素子分離膜の上部を横切る。前記ゲートパターン１０８はポリシリコン膜、金属膜、金属シリサイド膜及びポリサイド膜からなるグループのうちで選択された一つ、またはこれらの積層膜で形成することもできる。
図１６Ａ及び図１６Ｂを参照すると、前記マスク層９６を除去する。前記素子分離膜１００の一部分をリセスさせて前記第１エピタキシャル層９２の側壁を露出させる。前記第１エピタキシャル層９２を除去する。前記第１エピタキシャル層９２の側壁が露出しているので、前記第１エピタキシャル層９２は等方性エッチング法を適用して除去することができる。その結果、前記第２エピタキシャル層９４の底面及び前記第３エピタキシャル層１０４の側壁の一部が露出する。続いて、前記半導体基板９０の全面に前記第２エピタキシャル層９４及び前記半導体基板９０の間のギャップ領域を満たす絶縁膜１１２を形成する。
以下、前記第１実施の形態と同一の方法で前記第２エピタキシャル層９４内にソース／ドレイン領域を形成し、前記半導体基板の全面を覆う層間絶縁膜を形成する。
図１７Ａ乃至図２１Ａは本発明の第４実施の形態を説明するための平面図である。
図１７Ｂ乃至図２１Ｂは各々図１６Ａ乃至図２０ＡのＤ−Ｄ’に沿って切断した断面図である。
図１７Ａ乃至図１７Ｂを参照すると、半導体基板１２０上に第１エピタキシャル層１２２、第２エピタキシャル層１２４及びマスク層１２６を形成する。前記第１及び第２エピタキシャル層１２２、１２４は第１実施の形態と同一の物質である。
図１８Ａ及び図１８Ｂを参照すると、前記第１及び第２エピタキシャル層１２２、１２４及び前記マスク層１２６をパターニングして前記半導体基板１２０の一部分を露出させるゲートオープニング１２８を形成する。前記露出した半導体基板１２０上に第３エピタキシャル層１３０を形成する。前記第３エピタキシャル層１３０は成長速度を適切に調節して、前記第２エピタキシャル層１２４の底面より低いリセス領域を有するように形成することができる。前記第３エピタキシャル層１３０上にゲート絶縁膜１３２を形成し、前記半導体基板１２０の全面に前記ゲートオープニング１２８を満たす導電膜１３４を形成する。
図１９Ａ及び図１９Ｂを参照すると、前記導電膜１３４は、前記第１、第２エピタキシャル層１２２、１２４、前記マスク層１２６及び前記半導体基板１２０の一部分をパターニングして活性領域１４０を限定するトレンチ１４２を形成する。前記活性領域１４０上には前記第１エピタキシャル層１２２、前記第２エピタキシャル層１２４及び前記第３エピタキシャル層１３０を含む積層されたパターンが形成される。前記活性領域１４０は一方向には前記第３エピタキシャル層１３０の側壁に整列され、他の方向には前記第３エピタキシャル層１３０の両側の前記半導体基板の一部分を含む。
続いて、前記第１エピタキシャル層１２２を除去して前記第２エピタキシャル層１２４の底面及び前記第３エピタキシャル層１３０の側壁の一部を露出させる。
図２０Ａ及び図２０Ｂを参照すると、前記半導体基板１２０の全面に前記第２エピタキシャル層１２４及び前記半導体基板１２０の間のギャップ領域１４４を満たす絶縁膜を形成する。前記絶縁膜は熱酸化工程及び化学的気相蒸着を順次に適用することによって、前記ギャップ領域を満たし、前記半導体基板の全面を覆うように形成することができる。前記絶縁膜及び前記導電膜１３４をエッチングして前記マスク層１２６を露出させる。その結果、図示したように、前記ゲートオープニング１２８に満たされたゲートパターン１３４ａが形成され、前記活性領域１４０の周辺を囲む素子分離膜１４６が形成される。
図２１Ａ乃至図２１Ｂを参照すると、前記ゲートパターン１３４ａと直接的に接触し、前記素子分離膜１４６の上部を横切るゲートライン１５０を形成する。前記ゲートライン１５０はポリシリコン膜、金属膜、金属シリサイド膜、ポリサイド膜で構成されたグループのうちで選択された一つで形成することができる。続いて、前記マスク層１２６を除去して前記第２エピタキシャル層１２４を露出させる。前記露出した第２エピタキシャル層１２４内に不純物を注入してソース／ドレイン領域１４８を形成する。前記ソース／ドレイン領域１４８はＤＤＤ構造、またはＬＤＤ構造で形成することができ、前記ゲートパターン１３４ａの側壁にはスペーサが形成されることもできる。また、前記ゲートライン１５０及び前記ソース／ドレイン領域１４８上にシリサイド層がさらに形成されることもできる。
通常のＭＯＳトランジスタを示す断面図である。 通常のＳＯＩ ＭＯＳトランジスタを示す断面図である。 本発明の望ましい実施の形態によるＭＯＳトランジスタを説明するための斜視図である。 本発明の第１実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図４Ａ乃至図９ＡのＡ−Ａ’に沿って切断した断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図４Ａ乃至図９ＡのＡ−Ａ’に沿って切断した断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図４Ａ乃至図９ＡのＡ−Ａ’に沿って切断した断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図４Ａ乃至図９ＡのＡ−Ａ’に沿って切断した断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図４Ａ乃至図９ＡのＡ−Ａ’に沿って切断した断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図４Ａ乃至図９ＡのＡ−Ａ’に沿って切断した断面図である。 本発明の第１実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図４Ａ乃至図９ＡのＡ−Ａ’に沿って切断した断面図である。 本発明の第２実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１１Ａ乃至図１２ＡのＢ−Ｂ’に沿って切断した断面図である。 本発明の第２実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１１Ａ乃至図１２ＡのＢ−Ｂ’に沿って切断した断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１２Ａ乃至図１５ＡのＣ−Ｃ’に沿って切断した断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１２Ａ乃至図１５ＡのＣ−Ｃ’に沿って切断した断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１２Ａ乃至図１５ＡのＣ−Ｃ’に沿って切断した断面図である。 本発明の第３実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１２Ａ乃至図１５ＡのＣ−Ｃ’に沿って切断した断面図である。 本発明の第４実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１７Ａ乃至図２１ＢのＤ−Ｄ’に沿って切断した断面図である。 本発明の第４実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１７Ａ乃至図２１ＢのＤ−Ｄ’に沿って切断した断面図である。 本発明の第４実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１７Ａ乃至図２１ＢのＤ−Ｄ’に沿って切断した断面図である。 本発明の第４実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１７Ａ乃至図２１ＢのＤ−Ｄ’に沿って切断した断面図である。 本発明の第４実施の形態によるＭＯＳトランジスタの製造方法を説明するための平面図である。 図１７Ａ乃至図２１ＢのＤ−Ｄ’に沿って切断した断面図である。
符号の説明
１０ 半導体基板
３３ 垂直部
３５ 水平フィン
６６，１０６，１３２ ゲート絶縁膜
６８，１０８，１３４ａ ゲートパターン
７０，１１２ 絶縁膜パターン
７４，１１０，１４８ ソース／ドレイン領域

Claims (12)

  1. 半導体基板上に第１エピタキシャル層、第２エピタキシャル層及びマスク層を順次に形成する段階と、
    前記マスク層、前記第２エピタキシャル層及び前記第１エピタキシャル層を順次にパターニングして、前記半導体基板を露出させるゲートオープニングを形成する段階と、
    前記露出した半導体基板上に前記第２エピタキシャル層の底面より低いリセス領域を有する第３エピタキシャル層を成長させる段階と、
    前記第３エピタキシャル層上にゲート絶縁膜を形成する段階と、
    前記ゲートオープニングに満たされたゲートパターンを形成する段階と、
    前記第１エピタキシャル層を除去して、前記第２エピタキシャル層の底面及び前記第３エピタキシャル層の側面を露出させる段階と、
    前記第２エピタキシャル層及び前記半導体基板の間のギャップ領域に絶縁膜を満たす段階とを順次遂行し、
    前記第１エピタキシャル層は、前記第２エピタキシャル層と前記第３エピタキシャル層とに対してエッチング選択性を有する層である
    ことを特徴とするトランジスタ製造方法。
  2. 前記第３エピタキシャル層を成長した後前記ゲート絶縁膜を形成する前に、前記マスク層をイオン注入マスクとして使用して前記ゲートオープニングによって露出した前記半導体基板内に不純物を注入する段階をさらに遂行する
    ことを特徴とする請求項１に記載のトランジスタ製造方法。
  3. 前記ゲートパターンを形成した後前記第１エピタキシャル層を除去する前に、前記マスク層を除去する段階と、
    前記半導体基板の間のギャップ領域に絶縁膜を満たした後前記ゲートパターンをイオン注入マスクとして使用して前記第２エピタキシャル層内にソース／ドレイン領域を形成するために不純物を注入する段階とをさらに遂行する
    ことを特徴とする請求項１に記載のトランジスタ製造方法。
  4. 前記ゲート絶縁膜を形成した後前記ゲートパターンを形成する前に、
    前記ゲートオープニングの側壁に内側スペーサを形成する段階をさらに遂行する
    ことを特徴とする請求項１に記載のトランジスタ製造方法。
  5. 半導体基板上に活性領域を限定するオープニングを有する犠牲膜パターンを形成する段階と、
    前記オープニングに露出した半導体基板上に第１エピタキシャル層及び第２エピタキシャル層を成長させる段階と、
    前記半導体基板の全面にマスク層を形成する段階と、
    前記第１、第２エピタキシャル層及び前記マスク層を順次にパターニングして前記活性領域の上部を横切るゲートオープニングを形成する段階と、
    前記ゲートオープニングにより露出した半導体基板上に前記第２エピタキシャル層の底面より低いリセス領域を有する第３エピタキシャル層を成長させる段階と、
    前記第３エピタキシャル層上にゲート絶縁膜を形成する段階と、
    前記ゲートオープニング内に満たされたゲートパターンを形成する段階と、
    前記マスク層及び前記犠牲膜パターンを除去する段階と、
    前記第１エピタキシャル層を除去して前記第２エピタキシャル層の底面及び前記第３エピタキシャル層の側壁を露出させる段階と、
    前記第２エピタキシャル層と前記半導体基板との間のギャップ領域に酸化膜を満たす段階とを順次遂行し、
    前記第１エピタキシャル層は、前記第２エピタキシャル層と前記第３エピタキシャル層とに対してエッチング選択性を有する層である
    ことを特徴とするトランジスタ製造方法。
  6. 前記第３エピタキシャル層を成長した後前記ゲート絶縁膜を形成する前に、前記マスク層をイオン注入マスクとして使用して前記ゲートオープニングによって露出した前記半導体基板内にチャンネル領域形成のための不純物イオンを注入する段階と、
    前記ギャップ領域に酸化膜を満たした後前記ゲートパターンをイオン注入マスクとして使用して前記露出した第２エピタキシャル層内にソース／ドレイン領域を形成するために不純物を注入する段階とをさらに遂行する
    ことを特徴とする請求項５に記載のトランジスタ製造方法。
  7. 半導体基板上に第１、第２エピタキシャル層及びマスク層を形成する段階と、
    前記半導体基板、前記第１、第２エピタキシャル層及び前記マスク層をパターニングして活性領域を限定するトレンチを形成する段階と、
    前記トレンチを満たす素子分離膜を形成する段階と、
    前記活性領域上の前記第１、第２エピタキシャル層及び前記マスク層をパターニングして、前記半導体基板を露出させるゲートオープニングを形成する段階と、
    前記露出した半導体基板上に第３エピタキシャル層及びゲート絶縁膜を順次に形成する段階と、
    前記ゲートオープニング内に満たされたゲートパターンを形成する段階と、
    前記マスク層を除去して、前記ゲートパターンの両側の前記第２エピタキシャル層を露出させる段階と
    前記素子分離膜を垂直にリセスさせて、前記第１エピタキシャル層の側壁を露出させる段階と、
    前記第１エピタキシャル層を除去して、前記第２エピタキシャル層の底面及び前記第３エピタキシャル層の側面を露出させる段階と、
    前記第２エピタキシャル層及び前記活性領域の間のギャップ領域を満たし、前記半導体基板の全面を覆う絶縁膜を形成する段階と、を順次遂行し、
    前記第１エピタキシャル層は、前記第２エピタキシャル層と前記第３エピタキシャル層とに対してエッチング選択性を有する層である
    ことを特徴とするトランジスタ製造方法。
  8. 前記第３エピタキシャル層を成長した後前記ゲート絶縁膜を形成する前に、前記マスク層をイオン注入マスクとして使用して、前記ゲートオープニング内に露出した前記半導体基板内にチャンネル形成のために不純物を注入する段階と、
    前記絶縁膜を形成した後、前記ゲートパターンをイオン注入マスクとして使用して、前記ゲートパターンの両側に露出した前記第２エピタキシャル層内にソース／ドレイン領域を形成するために不純物を注入する段階とをさらに遂行する
    ことを特徴とする請求項７に記載のトランジスタ製造方法。
  9. 半導体基板上に、第１、第２エピタキシャル層及びマスク層を形成する段階と、
    前記第１、第２エピタキシャル層及び前記マスク層をパターニングして前記半導体基板の一部分を露出させるゲートオープニングを形成する段階と、
    前記露出した半導体基板上に第３エピタキシャル層及びゲート絶縁膜を順次に形成する段階と、
    前記マスク層上に前記ゲートオープニングを満たす導電膜を形成する段階と、
    前記第１、第２エピタキシャル層、前記マスク層及び前記導電膜をパターニングして、前記第３エピタキシャル層及び前記第３エピタキシャル層の両側の第１及び第２エピタキシャル層を含むパターンが積層された活性領域を限定する段階と、
    前記第１エピタキシャル層を除去して前記第２エピタキシャル層の底面及び前記第３エピタキシャル層の側面を露出させる段階と、
    前記第２エピタキシャル層及び前記活性領域の間のギャップ領域を満たし、前記半導体基板の全面を覆う絶縁膜を形成する段階と、
    化学機械的研磨工程を適用して、前記絶縁膜及び前記導電膜を順次に研磨して前記マスク層を露出させると同時に、前記ゲートオープニング内に満たされたゲートパターンを形成し、前記ゲートパターン及び前記マスク層を囲む素子分離膜を形成する段階と、
    前記マスク層を除去して前記ゲートパターンの両側の前記第２エピタキシャル層を露出させる段階とを順次遂行し、
    前記第１エピタキシャル層は、前記第２エピタキシャル層と前記第３エピタキシャル層とに対してエッチング選択性を有する層である
    ことを特徴とするトランジスタ製造方法。
  10. 前記第３エピタキシャル層を成長した後前記ゲート絶縁膜を形成する前に、前記マスク層をイオン注入マスクとして使用して、前記ゲートオープニング内に露出した前記半導体基板内にチャンネル形成のために不純物を注入する段階と、
    前記マスク層を除去した後、前記ゲートパターンをイオン注入マスクとして使用して、前記ゲートパターンの両側に露出した前記第２エピタキシャル層内にソース／ドレイン領域を形成するために不純物を注入する段階とをさらに遂行する
    ことを特徴とする請求項９に記載のトランジスタ製造方法。
  11. 前記活性領域を限定する段階で、
    前記第１エピタキシャル層をパターニングした後、続いて前記半導体基板の一部分をパターニングして前記活性領域を限定するトレンチを形成する段階をさらに遂行する
    ことを特徴とする請求項９に記載のトランジスタ製造方法。
  12. 前記化学機械的研磨工程を適用して、前記絶縁膜及び前記導電膜を順次に研磨して前記マスク層を露出させると同時に、前記ゲートオープニング内に満たされたゲートパターンを形成し、前記ゲートパターン及び前記マスク層を囲む素子分離膜を形成する段階の後、前記マスク層を除去して前記ゲートパターンの両側の前記第２エピタキシャル層を露出させる段階の前に、前記ゲートパターンと直接接触し、前記素子分離膜の上部を横切るゲートラインを形成する段階をさらに遂行する
    ことを特徴とする請求項９に記載のトランジスタ製造方法。
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