KR100854502B1 - 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법 - Google Patents

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Abstract

리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 반도체기판에 제공된 상부 소자분리 영역을 포함한다. 상기 상부 소자분리 영역의 측벽은 양의 경사진 부분을 갖는다. 상기 상부 소자분리 영역 하부에 중첩된 하부 소자분리 영역이 제공된다. 상기 하부 소자분리 영역은 상기 상부 소자분리 영역보다 작은 폭을 갖고 상기 상부 소자분리 영역과 더불어 상기 반도체기판의 활성영역을 한정한다. 상기 활성영역에 트랜지스터가 제공된다. 상기 트랜지스터는 리세스 채널 영역을 갖는다.

Description

리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조방법{Semiconductor device employing a field effect transistor haivng a recess channel region and methods of fabrication the same}
도 1a는 종래의 반도체소자를 나타낸 평면도이다.
도 1b는 종래의 반도체소자를 나타낸 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이다.
도 3a 내지 도 3d, 및 도 4a 내지 도 4f는 본 발명의 실시예들에 따른 트렌치 소자분리 영역들을 나타낸 단면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 7a 내지 도 7d는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로, 얕은 트렌치 소자분리 영역에 의해 한정된 기판의 소자 형성 영역, 즉 활성영역에 게이트 전극 및 소스/드레인 영역들을 형성함으로써 평면형 트랜지스터(planar-type transistor)를 형성할 수 있다. 통상의 평면형 트랜지스터는 소스/드레인 영역들 사이에 평면 채널을 갖는다. 반도체소자의 고집적화를 위해 평면형 트랜지스터의 크기를 축소함에 따라, 소스 영역과 드레인 영역 사이의 간격이 짧아짐에 따른 단채널 효과(short channel effect) 의한 소자의 성능저하가 발생할 수 있다. 활성영역 표면에 평행하게 채널이 형성되는 평면형 트랜지스터는 평탄형 채널 소자이기 때문에 구조적으로 소자크기의 축소화에서 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기 어렵다. 단 채널 효과의 발생을 억제하기 위하여 활성영역에 게이트 전극의 평면 크기에 비하여 상대적으로 긴 유효 채널 길이를 갖는 리세스 채널 트랜지스터(recess channel transistor)가 제안된 바 있다.
리세스 채널 영역을 갖는 트랜지스터를 형성하는 방법에 대하여 미국공개특허 2007/0004127 A1 호에 "둥근 코너 리세스 채널 구조를 갖는 트랜지스터의 제조방법(Method of fabricating a transistor having the round corner recess channel structure)" 이라는 제목으로 리(Lee)에 의해 개시된 바 있다. 리(Lee) 에 의하면, 음의 경사진(negative slope) 측벽을 갖는 트렌치 소자분리 영역에 의하여 한정된 활성영역에 리세스 채널 영역을 갖는 트랜지스터를 형성한다. 이와 같이, 음의 경사진 측벽을 갖는 트렌치 소자분리 영역에 의하여 한정된 활성영역에 리세스 채널 영역을 갖는 트랜지스터를 형성한다면, 이 트랜지스터는 게이트 유도 드레인 누설전류(gate induced drain leakage; GIDL)에 의해 문제가 발생할 수 있다.
도 1a는 종래의 반도체소자를 나타낸 평면도이고, 도 1b는 종래의 반도체소자를 나타낸 단면도이다. 도 1b에서, 참조부호 "A" 는 도 1a의 I-I′선을 따라 취해진 영역을 나타내고, 참조부호 "B"는 도 1a의 II-II′선을 따라 취해진 영역을 나타낸다.
도 1a 및 도 1b를 참조하면, 반도체기판(1)에 활성영역(5a)을 한정하며 음의 경사진(negative slope) 측벽을 갖는 트렌치 소자분리 영역(5s)이 제공된다. 따라서, 상기 활성영역(5a)은 양의 경사진(positive slope) 측벽을 갖는다. 상기 활성영역(5a)을 가로지르는 게이트 트렌치(10)가 제공된다. 상기 게이트 트렌치(10)의 내벽에 게이트 유전막(15)이 제공된다. 상기 게이트 유전막(15) 상에 상기 게이트 트렌치(10)를 채우며 상기 활성영역(5a)으로부터 돌출된 게이트 전극(20)이 제공된다. 상기 게이트 전극(20) 상에 캐핑 마스크(25)가 제공될 수 있다. 상기 캐핑 마스크(25)의 측벽 및 상기 활성영역(5a)으로부터 돌출된 상기 게이트 전극(20)의 측벽 상에 게이트 스페이서(30)가 제공될 수 있다. 상기 게이트 전극(20) 양 옆의 상기 활성영역(5a)에 불순물 영역(35)이 제공된다. 상기 불순물 영역(35)은 소스 영역 및 드레인 영역일 수 있다. 상기 불순물 영역(35)과 상기 게이트 전극(20)이 서로 마주보는 영역은 도 1b의 참조부호 "B"에 나타난 상기 불순물 영역(35)의 단면 적과 실질적으로 같다. 따라서, 리세스 채널영역을 갖는 트랜지스터는 평면형 트랜지스터보다 상기 불순물 영역(35)과 상기 게이트 전극(20)이 서로 마주보는 영역이 크다. 다시 말하면, 소스 영역 및 드레인 영역 사이에 평면 채널을 갖는 평면형 트랜지스터에서 드레인 영역과 게이트 전극이 서로 마주보는 영역보다 리세스 채널 영역을 갖는 트랜지스터에서 드레인 영역과 게이트 전극이 서로 마주보는 영역이 크다.
따라서, 리세스 채널영역을 갖는 트랜지스터는 평면형 트랜지스터에 비하여 상기 불순물 영역(35)과 상기 게이트 전극(20)이 서로 마주보는 영역이 크기 때문에, 게이트 유도 드레인 누설전류가 증가한다. 특히, 반도체소자의 고집적화 경향에 따라 트랜지스터의 크기가 축소화되면서 게이트 유도 드레인 누설전류에 의하여 트랜지스터의 성능이 크게 저하될 수 있다. 또한, 상기 게이트 유도 드레인 누설전류에 의하여 디램(DRAM)과 같은 반도체소자의 리프레쉬 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 유도 드레인 누설전류에 의한 리세스 채널 트랜지스터의 성능 열화를 억제할 수 있는 반도체소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 유도 드레인 누설전류에 의한 리세스 채널 트랜지스터의 성능 열화를 억제할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자를 제공하는데 있다. 이 반도체소자는 반도체기판에 제공된 상부 소자분리 영역을 포함한다. 상기 상부 소자분리 영역의 측벽은 양의 경사진 부분을 갖는다. 상기 상부 소자분리 영역 하부에 중첩된 하부 소자분리 영역이 제공된다. 상기 하부 소자분리 영역은 상기 상부 소자분리 영역보다 작은 폭을 갖고 상기 상부 소자분리 영역과 더불어 상기 반도체기판의 활성영역을 한정한다. 상기 활성영역에 트랜지스터가 제공된다. 상기 트랜지스터는 리세스 채널 영역을 갖는다.
본 발명의 몇몇 실시예에서, 상기 상부 소자분리 영역은 상부표면으로부터 아래방향으로 갈수록 넓어지는 부분을 포함할 수 있다.
다른 실시예에서, 상기 상부 소자분리 영역은 측벽의 중간부분 또는 측벽의 아래부분이 볼록할 수 있다.
또 다른 실시예에서, 상기 하부 소자분리 영역은 수직한 측벽 또는 양의 경사진(positive slope) 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 활성영역은 상부표면으로부터 아래방향으로 갈수록 좁아지다가 다시 넓어지는 부분을 포함할 수 있다.
또 다른 실시예에서, 상기 트랜지스터는 상기 활성영역을 가로지르는 게이트 트렌치 구조체에 제공된 게이트 전극, 상기 게이트 트렌치 구조체와 상기 게이트 전극 사이에 제공된 게이트 유전막 및 상기 게이트 전극 양 옆의 상기 활성영역에 제공된 불순물 영역을 포함할 수 있다.
상기 게이트 트렌치 구조체는 상기 상부 소자분리 영역보다 낮은 레벨에 위 치하며 상기 하부 소자분리 영역의 바닥영역보다 높은 레벨에 위치하는 바닥 영역을 가질 수 있다.
상기 게이트 트렌치 구조체는 수직한 측벽 또는 음의 경사진(negative slope) 측벽을 가질 수 있다.
상기 게이트 트렌치 구조체는 상기 활성영역을 가로지르는 상부 게이트 트렌치 및 상기 상부 게이트 트렌치 하부에 제공되며 상기 상부 게이트 트렌치보다 큰 폭을 갖는 하부 게이트 트렌치를 포함할 수 있다. 상기 하부 게이트 트렌치는 둥글어진(rounding) 측벽을 가질 수 있다. 상기 하부 게이트 트렌치는 둥글어진 바닥영역을 가질 수 있다.
상기 게이트 전극은 상기 게이트 트렌치 구조체를 채우며 상기 활성영역의 표면으로부터 돌출된 부분을 가질 수 있다.
상기 게이트 전극은 상기 게이트 트렌치 구조체 내에 매립될 수 있다.
상기 게이트 트렌치 구조체는 상기 활성영역을 가로지르며 상기 상부 및 하부 소자분리 영역들으로 연장될 수 있다. 여기서, 상기 게이트 트렌치 구조체의 바닥영역은 상기 활성영역을 가로지르는 부분에서보다 상기 상부 및 하부 소자분리 영역들로 연장된 부분에서 낮은 레벨에 위치할 수 있다.
본 발명의 다른 양태에 따르면, 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자의 제조방법을 제공하는데 있다. 이 방법은 반도체기판에 상부 소자분리 트렌치를 형성하는 것을 포함한다. 상기 상부 소자분리 트렌치의 측벽은 음 의 경사진(negative slope) 부분을 갖는다. 상기 상부 소자분리 트렌치 하부에 상기 상부 소자분리 트렌치보다 작은 폭을 갖는 하부 소자분리 트렌치를 형성한다. 상기 하부 소자분리 트렌치는 상기 상부 소자분리 트렌치와 더불어 상기 반도체기판의 활성영역을 한정한다. 상기 상부 및 하부 소자분리 트렌치들을 채우는 트렌치 소자분리 영역을 형성한다. 상기 활성영역에 리세스 채널 영역을 갖는 트랜지스터를 형성한다.
본 발명의 몇몇 실시예에서, 상기 활성영역은 상부표면으로부터 아래방향으로 갈수록 좁아지다가 다시 넓어지는 부분을 포함하도록 한정될 수 있다.
다른 실시예에서, 상기 상부 소자분리 트렌치를 형성하는 것은 상기 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 개구부를 갖는 소자분리 마스크 패턴을 형성하고, 상기 소자분리 마스크 패턴에 의해 노출된 상기 반도체기판의 소정영역을 식각하는 것을 포함할 수 있다.
상기 마스크 패턴에 의해 노출된 상기 반도체기판의 소정영역을 식각하는 것은 상기 소자분리 마스크 패턴을 식각마스크로 이용하여 상기 반도체기판을 이방성 식각하여 예비 트렌치를 형성하고, 상기 예비 트렌치의 측벽 상에 예비 트렌치 스페이서를 형성하고, 상기 소자분리 마스크 패턴 및 상기 예비 트렌치 스페이서를 식각마스크로 이용하여 상기 예비 트렌치에 의해 노출된 상기 반도체기판을 등방성 식각하고, 상기 예비 트렌치 스페이서를 제거하는 것을 포함할 수 있다.
상기 하부 소자분리 트렌치를 형성하는 것은 상기 상부 소자분리 트렌치의 측벽 및 상기 소자분리 마스크 패턴의 측벽 상에 소자분리 트렌치 스페이서를 형성 하고, 상기 소자분리 트렌치 스페이서 및 상기 소자분리 마스크 패턴을 식각마스크로 이용하여 상기 상부 소자분리 트렌치의 바닥 영역을 식각하고, 상기 소자분리 트렌치 스페이서 및 상기 소자분리 마스크 패턴을 제거하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 하부 소자분리 트렌치는 수직한 측벽 또는 음의 경사진 측벽을 갖도록 형성할 수 있다.
또 다른 실시예에서, 상기 트랜지스터를 형성하는 것은 상기 활성영역을 가로지르는 게이트 트렌치 구조체를 형성하고, 상기 게이트 트렌치 구조체를 갖는 반도체기판 상에 게이트 유전막을 형성하고, 상기 게이트 유전막 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 게이트 트렌치 구조체는 상기 상부 소자분리 트렌치보다 낮은 레벨에 위치하며 상기 하부 소자분리 트렌치의 바닥 영역보다 높은 레벨에 위치하는 바닥 영역을 갖도록 형성할 수 있다.
상기 게이트 트렌치 구조체는 수직한 측벽 또는 음의 경사진(negative slope) 측벽을 갖도록 형성할 수 있다.
상기 게이트 트렌치 구조체를 형성하는 것은 상기 활성영역을 가로지르며 상기 트렌치 소자분리 영역으로 연장된 개구부를 갖는 게이트 마스크 패턴을 형성하고, 상기 게이트 마스크 패턴에 의해 노출된 상기 활성영역을 식각하고, 상기 게이트 마스크 패턴을 제거하는 것을 포함할 수 있다.
상기 게이트 마스크 패턴을 제거하기 전에, 상기 게이트 마스크 패턴을 식각마스크로 이용하여 상기 트렌치 소자분리 영역을 식각하는 것을 더 포함할 수 있 다. 여기서, 상기 게이트 마스크 패턴을 식각마스크로 이용하여 상기 트렌치 소자분리 영역을 식각하는 것은 상기 게이트 트렌치 구조체가 상기 활성영역을 가로지르는 부분에서의 바닥 영역보다 상기 트렌치 소자분리 영역으로 연장된 부분에서의 바닥영역이 낮은 레벨을 갖도록 상기 트렌치 소자분리 영역을 식각하여 상기 활성영역의 측벽을 노출시키는 것을 포함할 수 있다.
상기 게이트 마스크 패턴에 의해 노출된 상기 활성영역을 식각하는 것은 상기 게이트 마스크 패턴에 의해 노출된 상기 활성영역을 이방성 식각하여 상부 게이트 트렌치를 형성하고, 상기 상부 게이트 트렌치의 측벽 및 상기 게이트 마스크 패턴의 측벽 상에 게이트 트렌치 스페이서를 형성하고, 상기 게이트 마스크 패턴 및 상기 게이트 트렌치 스페이서를 식각마스크로 이용하여 상기 상부 게이트 트렌치의 바닥영역을 등방성 식각하여 상기 상부 게이트 트렌치보다 큰 폭을 갖는 하부 게이트 트렌치를 형성하고, 상기 게이트 트렌치 스페이서를 제거하는 것을 포함할 수 있다.
상기 게이트 전극은 상기 게이트 트렌치 구조체를 채우면서 상기 활성영역보다 높은 레벨에 위치하는 돌출부를 갖도록 형성할 수 있다.
상기 게이트 전극은 상기 게이트 트렌치 구조체 내에 매립되도록 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이고, 도 3a 내지 도 3d, 및 도 4a 내지 도 4f는 본 발명의 실시예들에 따른 트렌치 소자분리 영역들을 나타낸 단면도들이고, 도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 7a 내지 도 7d는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다. 도 3a 내지 도 3d, 도 4a 내지 도 4f, 도 5a 내지 도 5c, 도 6a, 도 6b, 도 7a 내지 도 7d, 도 8a 및 도 8b에 있어서, 참조부호 "D"는 도 2의 III-III′선을 따라 취해진 영역을 나타내고, 참조부호 "E"는 도 2의 IV-IV′선을 따라 취해진 영역을 나타내고, 참조부호 "F"는 도 2의 V-V′선을 따라 취해진 영역을 나타낸다.
우선, 도 2 및 도 3d를 참조하여 본 발명의 실시예들에 따른 트렌치 소자분리 영역을 채택하는 반도체소자에 대해 설명하기로 한다.
도 2 및 도 3d를 참조하면, 반도체 기판(100)에 상부 소자분리 영역(137a)이 제공된다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 상부 소자분리 영역(137a)의 측벽은 양의 경사진(positive slope) 부분을 가질 수 있다. 예를 들 어, 상기 상부 소자분리 영역(137a)은 상부에서 하부로 갈수록 점점 넓어지는 부분을 포함할 수 있다. 또한, 상기 상부 소자분리 영역(137a)은 측벽의 아래부분이 볼록한 형상일 수 있다.
상기 상부 소자분리 영역(137a) 하부에 상기 상부 소자분리 영역(137a) 보다 작은 폭을 갖는 하부 소자분리 영역(137b)이 제공될 수 있다. 상기 상부 소자분리 영역(137a) 및 상기 하부 소자분리 영역(137b)은 중첩될 수 있다. 상기 하부 소자분리 영역(137b)은 수직한 측벽 또는 양의 경사진 측벽을 가질 수 있다. 상기 하부 소자분리 영역(137b)은 상기 상부 소자분리 영역(137a)과 더불어 상기 반도체기판(100)의 활성영역(125)을 한정할 수 있다. 따라서, 상기 상부 소자분리 영역(137a) 및 상기 하부 소자분리 영역(137b)을 포함하는 트렌치 소자분리 영역(140)이 제공될 수 있다.
상기 상부 소자분리 영역(137a)의 측벽은 양의 경사진 부분을 가지므로, 상기 상부 소자분리 영역(137a)에 의해 한정되는 상기 활성영역(125)의 측벽은 음의 경사진 부분을 가질 수 있다.
상기 상부 소자분리 영역(137a)과 동일한 레벨에 위치하는 상기 활성영역(125)은 상부표면으로부터 아래방향으로 갈수록 좁아지다가 다시 넓어지는 부분을 포함할 수 있다. 도 2 및 도 3d에서, 도면부호 "A1"은 상기 활성영역(125)의 상부표면을 나타내고, 도면부호 "A2"는 상기 활성영역(125)의 상부표면 아래부분을 나타낼 수 있다.
다음으로, 도 2 및 도 4f를 참조하여 본 발명의 실시예들에 따른 다른 트렌치 소자분리 영역에 대해 설명하기로 한다.
도 2 및 도 4f를 참조하면, 도 3d를 참조하여 설명한 것과 같은 반도체기판(100)에 상부 소자분리 영역(237a)이 제공될 수 있다. 상기 상부 소자분리 영역(237a)의 측벽은 양의 경사진 부분을 가질 수 있다. 예를 들어, 상기 상부 소자분리 영역(237a)은 상부표면으로부터 아래 방향으로 갈수록 넓어지다가 다시 좁아지는 부분을 포함할 수 있다. 상기 상부 소자분리 영역(237a)은 측벽의 중간부분이 볼록한 형상일 수 있다. 상기 상부 소자분리 영역(237a)은 둥글어진(rounding) 측벽을 가질 수 있다.
상기 상부 소자분리 영역(237a) 하부에 상기 상부 소자분리 영역(237a) 보다 작은 폭을 갖는 하부 소자분리 영역(237b)이 제공될 수 있다. 상기 하부 소자분리 영역(237b)은 상기 상부 소자분리 영역(237a) 하부에 중첩될 수 있다.
상기 하부 소자분리 영역(237b)은 수직한 측벽 또는 양의 경사진 측벽을 가질 수 있다. 상기 하부 소자분리 영역(237b)은 상기 상부 소자분리 영역(237a)과 더불어 상기 반도체기판(100)의 활성영역(225)을 한정할 수 있다. 따라서, 상기 상부 소자분리 영역(237a) 및 상기 하부 소자분리 영역(237b)을 포함하는 트렌치 소자분리 영역(240)이 제공될 수 있다. 상기 상부 소자분리 영역(237a)과 동일한 레벨에 위치하는 부분에서의 상기 활성영역(225)은 상부표면으로부터 아래방향으로 갈수록 좁아지다가 다시 넓어지는 부분을 포함할 수 있다.
상술한 상기 트렌치 소자분리 영역(140, 240)에 의하여 한정된 상기 활성영역(125, 225)에 리세스 채널영역을 갖는 트랜지스터를 제공할 수 있다. 이하에서, 상기 활성영역(125, 225)에 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자에 대해 설명하기로 한다.
우선, 도 2 및 도 5c를 참조하여, 본 발명의 일 실시예에 따른 반도체소자의 구조에 대해 설명하기로 한다.
도 2 및 도 5c를 참조하면, 상기 트렌치 소자분리 영역(140)에 의해 한정된 상기 활성영역(125)을 가로지르는 게이트 트렌치 구조체(550)가 제공될 수 있다. 상기 게이트 트렌치 구조체(550)는 상기 상부 소자분리 영역(137a) 보다 낮은 레벨에 위치하며 상기 하부 소자분리 영역(137b)의 바닥 영역보다 높은 레벨에 위치하는 바닥 영역을 가질 수 있다. 상기 게이트 트렌치 구조체(550)는 음의 경사진 측벽을 가질 수 있다. 상기 게이트 트렌치 구조체(550)를 채우며 상기 활성영역(125)의 표면으로부터 돌출된 부분을 갖는 게이트 전극(G, 575)이 제공될 수 있다. 따라서, 상기 게이트 트렌치 구조체(550)를 채우는 부분에서의 상기 게이트 전극(G, 575)은 양의 경사진 측벽을 가질 수 있다.
상기 게이트 트렌치 구조체(550)의 내벽과 상기 게이트 전극(575) 사이에 게이트 유전막(570)이 제공될 수 있다. 상기 게이트 유전막(570)은 실리콘 산화막 또는 실리콘 산화막보다 유전 상수가 큰 고유전막(high-k dielectric layer)일 수 있다. 상기 게이트 전극(575) 상에 캐핑 마스크(585)가 제공될 수 있다.
상기 게이트 전극(575) 양 옆의 상기 활성영역(125)에 불순물 영역(543)이 제공될 수 있다. 상기 불순물 영역(543)은 소스/드레인 영역들일 수 있다. 따라서, 리세스 채널 영역을 갖는 트랜지스터가 제공될 수 있다.
상기 불순물 영역(543)과 상기 게이트 전극(575)이 서로 마주보는 부분은 도 5c의 참조부호 "E"에 나타낸 상기 불순물 영역(543)의 단면적으로 볼 수 있다. 도 5c의 참조부호 "E"에 나타낸 상기 불순물 영역(543)은 상부표면으로부터 아래방향으로 갈수록 좁아지는 부분을 포함한다. 따라서, 상기 불순물 영역(543)의 상부표면적을 감소시키지 않으면서 상기 불순물 영역(543)과 상기 게이트 전극(575)이 서로 마주보는 영역을 최소화할 수 있다. 그 결과, 소스/드레인 콘택 저항 특성을 저하시키지 않으면서, 게이트 유도 드레인 누설 전류를 최소화할 수 있다.
도 3d를 참조하여 설명한 바와 같이, 상기 하부 소자분리 영역(137b)은 수직한 측벽 또는 양의 경사진 측벽을 가질 있다. 따라서, 상기 하부 소자분리 영역(137b)과 동일한 레벨에 위치하는 상기 활성영역(125)은 수직한 측벽 또는 음의 경사진 측벽을 가질 수 있다. 상기 하부 소자분리 영역(137b)과 동일한 레벨에 위치하는 상기 활성영역(125)에 상기 게이트 전극(575)의 바닥영역이 위치한다.
상기 하부 소자분리 영역(137b)과 동일한 레벨에 위치하는 상기 활성영역(125)은 수직한 측벽 또는 음의 경사진 측벽을 가질 수 있다. 따라서, 상기 게이트 전극(575) 하부의 상기 활성영역(125)이 종래의 양의 경사진 측벽을 갖는 활성영역에 비하여 좁아진 형상이므로, 상기 게이트 전극(575) 하부의 상기 활성영역(125)에 형성되는 공핍 영역(depletion region)을 감소시킬 수 있다. 그 결과, 향상된 스윙(swing) 특성을 갖는 트랜지스터를 제공할 수 있다.
다음으로, 도 2 및 도 6b를 참조하여 본 발명의 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 2 및 도 6b를 참조하면, 상기 트렌치 소자분리 영역(140)에 의해 한정된 상기 활성영역(125)을 가로지르며 상기 트렌치 소자분리 영역(140)으로 연장된 게이트 트렌치 구조체(650)가 제공될 수 있다. 상기 게이트 트렌치 구조체(650)는 상기 상부 소자분리 영역(137a) 보다 낮은 레벨에 위치하며 상기 하부 소자분리 영역(137b)의 바닥 영역보다 높은 레벨에 위치하는 바닥 영역을 가질 수 있다. 상기 게이트 트렌치 구조체(650)는 실질적으로 수직한 측벽을 가질 수 있다. 상기 게이트 트렌치 구조체(650) 내에 매립된 게이트 전극(G, 675)이 제공될 수 있다. 상기 게이트 전극(675) 상에 절연 패턴(677)이 제공될 수 있다. 상기 절연 패턴(677)은 상기 게이트 전극(675)과 더불어 상기 게이트 트렌치 구조체(650)를 매립할 수도 있다.
상기 게이트 트렌치 구조체(650)의 내벽과 상기 게이트 전극(675) 사이에 게이트 유전막(670)이 제공될 수 있다. 상기 게이트 유전막(670)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)일 수 있다. 상기 게이트 전극(675) 양 옆의 상기 활성영역(125)에 불순물 영역(643)이 제공될 수 있다. 상기 불순물 영역(643)은 소스/드레인 영역들일 수 있다. 상기 불순물 영역(643)은 상기 활성영역(125)과 다른 도전형을 가지며, 상기 상부 소자분리 영역(137a)보다 낮은 레벨에서 상기 활 성영역(125)과 접합(junction)을 형성할 수 있다.
상기 상부 소자분리 영역(137a)과 동일한 레벨에 위치하는 부분에서의 상기 활성영역(125)은 상부표면으로부터 아래방향으로 갈수록 좁아지는 부분을 포함하기 때문에, 상기 불순물 영역(643)의 상부 표면적을 감소시키지 않으면서 상기 불순물 영역(643)과 상기 게이트 전극(675) 사이의 마주보는 영역을 최소화할 수 있다. 따라서, 소스/드레인 콘택 저항 특성을 저하시키지 않으면서도 누설전류를 최소화할 수 있기 때문에, 트랜지스터의 성능을 향상시킬 수 있다.
한편, 상기 게이트 트렌치 구조체(650)는 상기 활성영역(125)을 가로지르는 부분에서의 바닥 영역보다 상기 트렌치 소자분리 영역(140)으로 연장된 부분에서의 바닥 영역이 낮은 레벨에 위치할 수 있다. 따라서, 상기 게이트 트렌치 구조체(650)에 매립된 상기 게이트 전극(675)은 상기 활성영역(125)의 측벽을 덮을 수 있다. 그 결과, 바디 효과(body effect)에 의한 트랜지스터의 성능저하를 방지할 수 있다.
한편, 상기 게이트 트렌치 구조체(650)가 상기 활성영역(125)을 가로지르는 부분에서의 바닥 영역보다 상기 트렌치 소자분리 영역(140)으로 연장된 부분에서의 바닥 영역이 낮은 레벨에 위치하는 경우에, 도 5c에 도시된 바와 같이 상기 게이트 트렌치 구조체(650)를 채우며 상기 활성영역(125)으로부터 돌출된 부분을 갖는 게이트 전극이 제공될 수도 있다.
다음으로, 도 2 및 도 7d를 참조하여 본 발명의 또 다른 실시예에 따른 반도 체소자를 설명하기로 한다.
도 2 및 도 7d를 참조하면, 상기 트렌치 소자분리 영역(140)에 의해 한정된 상기 활성영역(125)을 가로지르는 게이트 트렌치 구조체(765)가 제공될 수 있다. 상기 게이트 트렌치 구조체(765)는 상부 게이트 트렌치(750) 및 상기 상부 게이트 트렌치(750) 하부에 제공되며 상기 상부 게이트 트렌치(750) 보다 큰 폭을 갖는 하부 게이트 트렌치(760)를 포함할 수 있다. 상기 하부 게이트 트렌치(760)는 둥글어진(rounding) 측벽을 가질 수 있다. 또한, 상기 하부 게이트 트렌치(760)는 둥글어진 바닥 영역을 가질 수 있다. 상기 게이트 트렌치 구조체(765)는 상기 상부 소자분리 영역(137a) 보다 낮은 레벨에 위치하며 상기 하부 소자분리 영역(137b)의 바닥 영역보다 높은 레벨에 위치하는 바닥 영역을 가질 수 있다. 상기 게이트 트렌치 구조체(765)를 채우며 상기 활성영역(125)의 표면으로부터 돌출된 게이트 전극(G, 775)이 제공될 수 있다. 상기 게이트 전극(775) 상에 캐핑 마스크(785)가 제공될 수 있다. 상기 게이트 전극(775) 및 상기 게이트 트렌치 구조체(765) 사이에 게이트 유전막(760)이 제공될 수 있다.
상기 게이트 전극(775) 양 옆의 상기 활성영역(125)에 불순물 영역(743)이 제공될 수 있다. 상기 불순물 영역(743)은 소스/드레인 영역들일 수 있다. 상기 불순물 영역(743)은 상기 활성영역(125)과 다른 도전형을 가지며, 상기 상부 소자분리 영역(137a)보다 낮은 레벨에서 상기 활성영역(125)과 접합(junction)을 형성할 수 있다. 상기 하부 게이트 트렌치(760)는 상기 상부 게이트 트렌치(750)보다 큰 폭을 가지므로, 증가된 유효 채널 길이를 갖는 트랜지스터를 제공할 수 있다.
상기 불순물 영역(743)의 상부 표면적을 감소시키지 않으면서 상기 불순물 영역(743)과 상기 게이트 전극(775) 사이의 마주보는 영역을 최소화할 수 있다. 따라서, 소스/드레인 콘택 저항 특성을 저하시키지 않으면서도 누설전류를 최소화할 수 있기 때문에, 트랜지스터의 성능을 향상시킬 수 있다.
다음으로, 도 2 및 도 8b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 2 및 도 8b를 참조하면, 상기 트렌치 소자분리 영역(140)에 의해 한정된 상기 활성영역(125)을 가로지르며 상기 트렌치 소자분리 영역(140)으로 연장된 게이트 트렌치 구조체(865)가 제공될 수 있다. 상기 활성영역(125)을 가로지르는 부분에서의 상기 게이트 트렌치 구조체(865)는 상부 게이트 트렌치(850) 및 상기 상부 게이트 트렌치(850) 하부에 위치하며 상기 상부 게이트 트렌치(850)보다 큰 폭을 갖는 하부 게이트 트렌치(860)를 포함할 수 있다. 이때, 상기 하부 게이트 트렌치(860)는 둥글어진 측벽을 가질 수 있다. 또한, 상기 하부 게이트 트렌치(860)는 둥글어진 바닥 영역을 가질 수 있다. 상기 게이트 트렌치 구조체(865)는 상기 상부 소자분리 영역(137a) 보다 낮은 레벨에 위치하며 상기 하부 소자분리 영역(137b)의 바닥 영역보다 높은 레벨에 위치하는 바닥 영역을 가질 수 있다. 상기 게이트 트렌치 구조체(865) 내에 매립된 게이트 전극(875)이 제공될 수 있다. 상기 게이트 전극(875) 상에 절연 패턴(877)이 제공될 수 있다. 상기 절연 패턴(877)은 상기 게이트 전극(875)과 더불어 상기 게이트 트렌치 구조체(865)를 매립할 수도 있다.
상기 게이트 트렌치 구조체(865)의 내벽과 상기 게이트 전극(875) 사이에 게이트 유전막(870)이 제공될 수 있다. 상기 게이트 유전막(870)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)일 수 있다. 상기 게이트 전극(875) 양 옆의 상기 활성영역(125)에 불순물 영역(843)이 제공될 수 있다. 상기 불순물 영역(843)은 소스/드레인 영역들일 수 있다. 상기 불순물 영역(843)의 상부 표면적을 감소시키지 않으면서 상기 불순물 영역(843)과 상기 게이트 전극(875) 사이의 마주보는 영역을 최소화할 수 있다. 따라서, 소스/드레인 콘택 저항 특성을 저하시키지 않으면서도 누설전류를 최소화할 수 있기 때문에, 트랜지스터의 성능을 향상시킬 수 있다. 이와 같은 트랜지스터를 디램과 같은 반도체소자의 셀 트랜지스터로 채택하는 경우에, 디램과 같은 반도체소자의 리프레쉬 특성을 향상시킬 수 있다.
한편, 상기 게이트 트렌치 구조체(865)는 상기 활성영역(125)을 가로지르는 부분에서의 바닥 영역보다 상기 트렌치 소자분리 영역(140)으로 연장된 부분에서의 바닥 영역이 낮은 레벨에 위치할 수 있다. 따라서, 상기 게이트 트렌치 구조체(865)에 매립된 상기 게이트 전극(875)은 상기 활성영역(125)의 측벽을 덮을 수 있다. 그 결과, 바디 효과(body effect)에 의한 트랜지스터의 성능저하를 방지할 수 있다.
한편, 상기 게이트 트렌치 구조체(865)가 상기 활성영역(125)을 가로지르는 부분에서의 바닥 영역보다 상기 트렌치 소자분리 영역(140)으로 연장된 부분에서의 바닥 영역이 낮은 레벨에 위치하는 경우에, 도 7d에 도시된 바와 같이 상기 게이트 트렌치 구조체(865)를 채우며 상기 활성영역(125)으로부터 돌출된 부분을 갖는 게 이트 전극이 제공될 수도 있다.
한편, 도 3d에 도시된 상기 트렌치 소자분리 영역(140)에 의해 한정된 상기 활성영역(125)에 제공되는 리세스 채널 영역을 갖는 트랜지스터와 마찬가지로, 도 4f에 도시된 상기 트렌치 소자분리 영역(240)에 의해 한정된 상기 활성영역(225)에 리세스 채널 영역을 갖는 트랜지스터가 제공될 수 있다. 여기서는, 도 3d에 도시된 상기 트렌치 소자분리 영역(140)에 의해 한정되는 상기 활성영역(125)과 도 4f에 도시된 상기 트렌치 소자분리 영역(240)에 의해 한정되는 상기 활성영역(225)은 서로 유사한 형상을 가지므로, 도 4f에 도시된 상기 활성영역(225)에 제공되는 리세스 채널 영역을 갖는 트랜지스터에 대한 자세한 설명은 생략하기로 한다.
이하에서, 상술한 본 발명의 실시예들에 따른 반도체소자에 대한 제조방법들을 설명하기로 한다.
우선, 도 2, 도 3a 내지 도 3d를 참조하여 본 발명의 실시예에 따른 활성영역을 한정하는 트렌치 소자분리 영역의 제조방법을 설명하기로 한다.
도 2 및 도 3a를 참조하면, 반도체기판(100)을 준비한다. 상기 반도체기판(100)은 실리콘 기판일 수 있다. 상기 반도체기판(100) 상에 상기 반도체기판(100)의 소정영역을 노출시키는 개구부를 갖는 소자분리 마스크 패턴(105)을 형성할 수 있다. 상기 소자분리 마스크 패턴(105)은 실리콘 질화막 또는 차례로 적층된 열산화막 및 실리콘 질화막을 포함할 수 있다.
상기 소자분리 마스크 패턴(105)을 식각마스크로 이용하여 상기 반도체기 판(100)을 식각하여 상부 소자분리 트렌치(115)를 형성한다. 여기서, 상기 상부 소자분리 트렌치(115)의 측벽은 음의 경사진(negative slope) 부분을 포함할 수 있다. 상기 상부 소자분리 트렌치(115)는 아래방향으로 갈수록 넓어지는 부분을 포함하도록 형성할 수 있다. 상기 소자분리 마스크 패턴(105)을 식각마스크로 이용하는 이방성 식각공정 기술 및/또는 등방성 식각공정 기술을 이용하여 상기 반도체기판(100)을 식각하여 상기 상부 소자분리 트렌치(115)를 형성할 수 있다. 예를 들어, 상기 소자분리 마스크 패턴(105)을 식각마스크로 이용하여 이방성 식각 경향의 공정조건으로 식각공정으로 진행하고, 이어서 등방성 식각 경향의 공정조건으로 식각공정을 진행함으로써, 측벽이 음의 경사진 부분을 포함하는 상부 소자분리 트렌치(115)를 형성할 수 있다.
도 2 및 도 3b를 참조하면, 상기 상부 소자분리 트렌치(115)의 측벽 상에 소자분리 트렌치 스페이서(117)를 형성할 수 있다. 상기 소자분리 트렌치 스페이서(117)는 상기 소자분리 마스크 패턴(105)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 소자분리 마스크 패턴(105)을 실리콘 질화막으로 형성하는 경우에, 상기 소자분리 트렌치 스페이서(117)는 실리콘 산화막으로 형성할 수 있다.
상기 소자분리 마스크 패턴(105) 및 상기 소자분리 트렌치 스페이서(117)를 식각마스크로 이용하여 상기 상부 소자분리 트렌치(115)의 바닥영역을 식각하여 하부 소자분리 트렌치(120)를 형성할 수 있다. 따라서, 상기 상부 소자분리 트렌치(115) 및 상기 하부 소자분리 트렌치(120)를 포함하는 소자분리 트렌치 구조 체(123)를 형성할 수 있다. 상기 하부 소자분리 트렌치(120)는 수직한 측벽 또는 음의 경사진 측벽을 갖도록 형성할 수 있다. 상기 하부 소자분리 트렌치(120)는 상기 상부 소자분리 트렌치(115)보다 작은 폭을 가질 수 있다. 상기 소자분리 트렌치 구조체(123)에 의하여 상기 반도체기판(100)의 활성영역(125)이 한정될 수 있다.
도 2 및 도 3c를 참조하면, 상기 소자분리 트렌치 스페이서(도 3b의 117)를 제거할 수 있다. 이어서, 상기 소자분리 트렌치 구조체(123)의 내벽에 버퍼 절연막(130)을 형성할 수 있다. 상기 버퍼 절연막(130)은 상기 소자분리 트렌치 구조체(123)를 형성하는 동안에 상기 반도체기판(100)에 가해진 식각 손상을 치유(curing)하기 위하여 열산화막을 포함하도록 형성할 수 있다.
상기 버퍼 절연막(130)을 갖는 반도체기판 상에 소자분리 절연막(135)을 형성할 수 있다. 상기 소자분리 절연막(135)은 상기 소자분리 트렌치 구조체(123)를 채우도록 형성할 수 있다. 예를 들어, 상기 소자분리 절연막(135)은 스핀 온 글래스(spin on glass; SOG) 계열의 산화막으로 형성할 수 있다.
한편, 상기 소자분리 절연막(135)은 화학기상증착법(CVD)과 같은 반도체 공정 기술을 이용하여 실리콘 산화막으로 형성할 수 있다. 상기 소자분리 절연막(135)은 상기 소자분리 트렌치 구조체(123)를 완전히 채우지 않고, 그 내부에 보이드(void)를 갖도록 형성할 수도 있다.
도 2 및 도 3d를 참조하면, 상기 소자분리 마스크 패턴(105)이 노출될때까지 상기 소자분리 절연막(도 3c의 135)을 평탄화할 수 있다. 이어서, 상기 소자분리 마스크 패턴(105)을 제거할 수 있다. 따라서, 상기 소자분리 트렌치 구조체(123)에 잔존하는 트렌치 소자분리 영역(140)이 제공될 수 있다. 상기 트렌치 소자분리 영역(140)은 상기 상부 소자분리 트렌치(115)를 채우는 상부 소자분리 영역(137a) 및 상기 하부 소자분리 트렌치(120)를 채우는 하부 소자분리 영역(137b)을 포함할 수 있다.
따라서, 상기 상부 소자분리 트렌치(115)의 측벽이 음의 경사진 부분을 가질 수 있으므로, 상기 상부 소자분리 트렌치(115)를 채우는 상기 상부 소자분리 영역(137a)은 측벽이 양의 경사진 부분을 가질 수 있다. 또한, 상기 하부 소자분리 트렌치(120)가 수직한 측벽 또는 음의 경사진 측벽을 가질 수 있으므로, 상기 하부 소자분리 트렌치(120)를 채우는 상기 하부 소자분리 영역(137b)은 수직한 측벽 또는 양의 경사진 측벽을 가질 수 있다. 상기 상부 소자분리 영역(137a)의 측벽은 양의 경사진 부분을 가질 수 있으므로, 상기 상부 소자분리 영역(137a)과 동일한 레벨에 위치하는 부분에서의 상기 활성영역(125)은 측벽이 음의 경사진 부분을 가질 수 있다. 따라서, 상기 활성영역(125)은 상부표면으로부터 아래방향으로 갈수록 좁아지다가 넓어지는 부분을 포함할 수 있다.
다음으로, 도 2, 도 4a 내지 도 4f를 참조하여 본 발명의 실시예들에 따른 활성영역을 한정하는 트렌치 소자분리 영역의 다른 제조방법을 설명하기로 한다.
도 2 및 도 4a를 참조하면, 도 3a를 참조하여 설명한 것과 같이 반도체기판(100) 상에 소자분리 마스크 패턴(105)을 형성할 수 있다. 이어서, 상기 소자분리 마스크 패턴(105)을 식각마스크로 이용하여 상기 반도체기판(100)을 이방성 식 각하여 예비 트렌치(207)를 형성할 수 있다.
도 2 및 도 4b를 참조하면, 상기 예비 트렌치(207)의 측벽 및 상기 소자분리 마스크 패턴(105)의 측벽 상에 예비 트렌치 스페이서(210)를 형성할 수 있다. 상기 예비 트렌치 스페이서(210)는 상기 소자분리 마스크 패턴(105)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 소자분리 마스크 패턴(105)을 실리콘 질화막으로 형성하는 경우에, 상기 예비 트렌치 스페이서(210)는 실리콘 산화막으로 형성할 수 있다.
도 2 및 도 4c를 참조하면, 상기 예비 트렌치 스페이서(210) 및 상기 소자분리 마스크 패턴(105)을 식각마스크로 이용하여 상기 반도체기판(100)을 등방성 식각하여 상부 소자분리 트렌치(215)를 형성할 수 있다. 상기 상부 소자분리 트렌치(215)의 측벽은 둥글어진(rounding) 부분을 가질 수 있다. 따라서, 상기 상부 소자분리 트렌치(215)의 측벽은 음의 경사진 부분을 가질 수 있다.
도 2 및 도 4d를 참조하면, 상기 예비 트렌치 스페이서(도 4c의 210)를 제거할 수 있다. 이어서, 상기 상부 소자분리 트렌치(215)의 측벽 및 상기 소자분리 마스크 패턴(105)의 측벽 상에 소자분리 트렌치 스페이서(217)를 형성할 수 있다. 좀더 구체적으로, 상기 소자분리 트렌치 스페이서(217)를 형성하는 것은 상기 상부 소자분리 트렌치(215)를 갖는 반도체기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하는 것을 포함할 수 있다. 상기 소자분리 트렌치 스페이서(217)는 실리콘 산화막으로 형성할 수 있다.
도 2 및 도 4e를 참조하면, 상기 소자분리 트렌치 스페이서(217) 및 상기 소 자분리 마스크 패턴(105)을 식각마스크로 하여 상기 상부 소자분리 트렌치(215)의 바닥 영역을 식각하여 상기 상부 소자분리 트렌치(215)보다 작은 폭을 갖는 하부 소자분리 트렌치(220)를 형성할 수 있다. 상기 하부 소자분리 트렌치(220)는 수직한 측벽 또는 음의 경사진 측벽을 가질 수 있다. 따라서, 상기 하부 소자분리 트렌치(220)는 상기 상부 소자분리 트렌치(215)와 더불어 상기 반도체기판(100)의 활성영역(225)을 한정하는 소자분리 트렌치 구조체(223)를 형성할 수 있다.
도 2 및 도 4f를 참조하면, 상기 소자분리 트렌치 스페이서(도 4e의 217)를 제거할 수 있다. 이어서, 상기 소자분리 트렌치 구조체(223)의 내벽 상에 버퍼 절연막(230)을 형성할 수 있다. 상기 버퍼 절연막(230)은 상기 소자분리 트렌치 구조체(223)를 형성하는 동안에 상기 반도체기판(100)에 가해진 식각 손상을 치유(curing)하기 위하여 열산화막을 포함하도록 형성할 수 있다. 이어서, 도 3c 및 도 3d에서 설명한 것과 같이 상기 버퍼 절연막(230)을 갖는 반도체기판 상에 소자분리 절연막을 형성하고, 상기 소자분리 마스크 패턴(105)의 상부면이 노출될 때까지 상기 소자분리 절연막을 평탄화할 수 있다. 이어서, 상기 소자분리 마스크 패턴(105)을 제거할 수 있다. 따라서, 상기 버퍼 절연막(230) 상에 상기 소자분리 트렌치 구조체(233)를 채우는 트렌치 소자분리 영역(240)이 형성될 수 있다. 상기 트렌치 소자분리 영역(240)은 상기 상부 소자분리 트렌치(215)를 채우는 상부 소자분리 영역(237a) 및 상기 하부 소자분리 트렌치(220)를 채우는 하부 소자분리 영역(237b)을 포함할 수 있다.
상기 트렌치 소자분리 영역(240)은 상기 소자분리 트렌치 구조체(233)를 채 우므로 상기 소자분리 트렌치 구조체(233)의 측벽에 대응하는 형상의 측벽을 갖도록 형성될 수 있다. 즉, 상기 상부 소자분리 트렌치(215)의 측벽이 음의 경사진 부분을 갖도록 형성되므로, 상기 상부 소자분리 영역(237a)의 측벽은 양의 경사진 부분을 갖도록 형성된다. 따라서, 상기 상부 소자분리 트렌치(215)를 둥글어진 측벽을 갖도록 형성하는 경우에, 상기 상부 소자분리 영역(237a)은 볼록하게 둥글어진 측벽을 갖도록 형성될 수 있다. 상기 상부 소자분리 영역(237a)은 측벽의 가운데 부분이 볼록해진 형상으로 형성될 수 있다. 이와 마찬가지로, 상기 하부 소자분리 트렌치(220)를 수직한 측벽 또는 음의 경사진 측벽을 갖도록 형성하는 경우에, 상기 하부 소자분리 영역(237b)은 수직한 측벽 또는 양의 경사진 측벽을 갖도록 형성될 수 있다.
따라서, 상기 소자분리 트렌치 구조체(233)에 의해 한정되는, 즉 상기 트렌치 소자분리 영역(240)에 의해 한정되는 상기 활성영역(225)은 상기 소자분리 트렌치 구조체(233)의 측벽의 형상에 대응하는 측벽을 갖는다. 다시 말하면, 상기 상부 소자분리 영역(237a)이 볼록한 측벽을 갖도록 형성되는 경우에, 상기 활성영역(225)은 상기 상부 소자분리 영역(237a)과 동일한 레벨에 위치하는 부분에서 오목한 측벽을 갖도록 한정된다. 또한, 상기 하부 소자분리 영역(237b)이 수직한 측벽 또는 양의 경사진 측벽을 갖도록 형성되는 경우에, 상기 활성영역(225)은 상기 하부 소자분리 영역(237b)과 동일한 레벨에 위치하는 부분에서 수직한 측벽 또는 음의 경사진 측벽을 갖도록 한정된다.
상술한 바와 같이, 상기 트렌치 소자분리 영역(140, 240)은 상기 상부 소자 분리 영역(137a, 237a) 및 상기 하부 소자분리 영역(137b, 237b)을 포함한다. 상기 트렌치 소자분리 영역(140, 240)에 의해 한정되는 상기 활성영역(125, 225)은 상부표면에서부터 아래방향으로 갈수록 좁아지다가 다시 넓어지는 부분을 포함한다.
이하에서, 도 3d에 도시된 상기 활성영역(125)에 리세스 채널 영역을 갖는 트랜지스터를 형성하는 방법들에 대해 설명하기로 한다. 여기서, 도 4f에 도시된 상기 활성영역(225)에 리세스 채널 영역을 갖는 트랜지스터를 형성하는 방법은 도 3d에 도시된 상기 활성영역(125)에 리세스 채널 영역을 갖는 트랜지스터를 형성하는 방법과 실질적으로 동일하므로 생략하기로 한다.
우선, 도 2 및 도 5a 내지 5c를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법에 대해 설명하기로 한다.
도 2 및 도 5a를 참조하면, 도 3d에서 설명한 것과 같은 상기 반도체기판(100)을 준비한다. 즉, 상기 활성영역(125)을 한정하는 상기 트렌치 소자분리 영역(140)을 갖는 상기 반도체기판(100)을 준비한다. 상기 활성영역(125)에 상기 활성영역(125)과 다른 도전형을 갖는 불순물 영역(543)을 형성할 수 있다. 상기 불순물 영역(543)은 상기 상부 소자분리 영역(137a) 보다 낮은 레벨에서 상기 활성영역(125)과 접합(junction)을 형성할 수 있다.
상기 활성영역(125)을 가로지르는 개구부(545a)를 갖는 게이트 마스크 패턴(545)을 형성할 수 있다. 상기 게이트 마스크 패턴(545)의 상기 개구부(545a)는 상기 활성영역(125)을 가로지르며 상기 트렌치 소자분리 영역(140)으로 연장될 수 있다. 상기 게이트 마스크 패턴(545)은 상기 트렌치 소자분리 영역(140)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 트렌치 소자분리 영역(140)을 실리콘 산화막으로 형성하는 경우에, 상기 게이트 마스크 패턴(545)은 실리콘 질화막으로 형성할 수 있다.
도 2 및 도 5b를 참조하면, 상기 게이트 마스크 패턴(545)을 식각마스크로 이용하여 상기 활성영역(125)을 식각할 수 있다. 그 결과, 상기 활성영역(125)을 가로지르는 게이트 트렌치 구조체(550)를 형성할 수 있다. 상기 게이트 마스크 패턴(545)을 식각마스크로 이용하여 상기 활성영역(125)을 식각하는 것은 이방성 식각 기술 및/또는 등방성 식각기술을 이용하여 실시할 수 있다. 상기 게이트 트렌치 구조체(550)는 상기 상부 소자분리 영역(137a)보다 낮은 레벨에 위치하며 상기 하부 소자분리 영역(137b)의 바닥영역보다 높은 레벨에 위치하는 바닥 영역을 갖는다. 상기 게이트 트렌치 구조체(550)는 음의 경사진 측벽을 갖도록 형성할 수 있다.
한편, 도 5b의 참조부호 "F"에 나타낸 상기 상부 소자분리 영역(137a)과 상기 하부 소자분리 영역(137b)이 접하는 경계영역에서의 상기 활성영역(125)을 식각하기 위해 등방성 식각기술을 이용할 수 있다. 다시 말하면, 상기 게이트 마스크 패턴(545)을 식각마스크로 이용하여 상기 개구부(545a)에 의해 노출된 상기 활성영역(125)을 이방성 식각 기술을 이용하여 식각하고, 등방성 식각기술을 이용하여 도 5b의 참조부호 "F"에 나타낸 상기 상부 소자분리 영역(137a)과 상기 하부 소자분리 영역(137b)이 접하는 경계영역에서의 상기 활성영역(125)을 식각할 수 있다. 그 결과, 상기 활성영역(125)을 가로지르는 게이트 트렌치 구조체(550)를 형성할 수 있다. 이때, 상기 게이트 트렌치 구조체(550)의 측벽과 바닥 영역이 접하는 경계영역은 전계집중효과에 의한 트랜지스터의 성능 열화를 억제하기 위하여 둥글어지도록(rounding) 형성할 수 있다.
도 2 및 도 5c를 참조하면, 상기 게이트 마스크 패턴(545)을 제거할 수 있다. 이어서, 상기 게이트 트렌치 구조체(550)를 갖는 반도체기판 상에 게이트 유전막(570)을 형성할 수 있다. 상기 게이트 유전막(570)은 실리콘 산화막 또는 실리콘 산화막보다 유전상수가 큰 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 게이트 유전막(570)은 상기 게이트 트렌치 구조체(550)의 내벽 및 상기 활성영역(125)의 표면에 형성될 수 있다.
상기 게이트 유전막(570)을 갖는 반도체기판 상에 도전막 및 캐핑막을 차례로 형성할 수 있다. 상기 캐핑막 및 상기 도전막을 패터닝하여 차례로 적층된 게이트 전극(575) 및 캐핑 마스크(585)를 형성할 수 있다. 따라서, 상기 게이트 전극(575)은 상기 게이트 유전막(570) 상에 상기 게이트 트렌치 구조체(550)를 채우면서 상기 활성영역(125)보다 높은 레벨에 위치하는 돌출부를 갖도록 형성할 수 있다. 상기 게이트 전극(575)은 폴리 실리콘막을 포함하도록 형성할 수 있다. 또는, 상기 게이트 전극(575)은 금속막, 금속질화막 또는 금속 실리사이드막을 포함하도록 형성할 수 있다. 상기 활성영역(125)보다 높은 레벨에 위치하는 상기 게이트 전극(575)의 측벽 및 상기 캐핑 마스크(585)의 측벽 상에 게이트 스페이서(590)를 형 성할 수 있다.
한편, 상기 불순물 영역(543)은 도 5a에서 설명한 것과 같이 형성할 수도 있지만, 이에 한정되지 않는다. 예를 들면, 상기 불순물 영역(543)은 상기 게이트 전극(575)을 형성한 후에 형성할 수도 있다. 다시 말하면, 상기 게이트 전극(575)을 형성한 후에, 상기 게이트 전극(575) 양 옆의 상기 활성영역(125)에 불순물 이온들을 주입하고 활성화(activation) 시키어 상기 불순물 영역(543)을 형성할 수도 있다. 여기서, 상기 활성영역(125)에 불순물 이온들을 주입한 후 활성화시킬 때, 상기 불순물 이온들은 상기 상부 소자분리 영역(137a)과 상기 하부 소자분리 영역(137b) 사이의 경계영역에 인접하는 상기 활성영역(125)까지 확산될 수 있다. 한편, 상기 불순물 영역(543)은 상기 트렌치 소자분리 영역(140)을 형성하기 전에 형성할 수도 있다.
다음으로, 도 2, 도 6a 및 도 6b를 참조하여 본 발명의 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 2 및 도 6a를 참조하면, 도 3d에서 설명한 것과 같은 상기 반도체기판(100)을 준비한다. 즉, 상기 활성영역(125)을 한정하는 상기 트렌치 소자분리 영역(140)을 갖는 상기 반도체기판(100)을 준비한다. 상기 활성영역(125)에 도 5a에서 설명한 것과 같이 불순물 영역(643)을 형성할 수 있다. 상기 트렌치 소자분리 영역(140)을 갖는 반도체기판 상에 상기 활성영역(125)을 가로지르며 상기 트렌치 소자분리 영역(140) 상으로 연장된 개구부를 갖는 게이트 마스크 패턴(645)을 형성 할 수 있다. 상기 게이트 마스크 패턴(645)을 식각마스크로 이용하여 상기 트렌치 소자분리 영역(140)을 식각함과 아울러 상기 활성영역(125)을 식각하여 게이트 트렌치 구조체(650)를 형성할 수 있다. 그 결과, 상기 게이트 트렌치 구조체(650)는 상기 활성영역(125)을 가로지르며 상기 트렌치 소자분리 영역(140)으로 연장될 수 있다. 상기 게이트 트렌치 구조체(650)는 실질적으로 수직한 측벽을 갖도록 형성할 수 있다.
한편, 상기 활성영역(125)을 가로지르는 상기 게이트 트렌치 구조체(650)는 도 5b를 참조하여 설명한 것과 같이 음의 경사진 측벽을 갖도록 형성할 수도 있다.
한편, 상기 게이트 트렌치 구조체(650)는 상기 활성영역(125)의 측벽을 부분적으로 노출시킬 수 있다. 다시 말하면, 상기 게이트 마스크 패턴(645)을 식각마스크로 이용하여 상기 트렌치 소자분리 영역(140)을 식각함과 아울러 상기 활성영역(125)을 식각하는 경우에, 상기 트렌치 소자분리 영역(140)을 상기 활성영역(125)보다 깊게 식각하여 상기 활성영역(125)의 측벽을 노출시킬 수 있다. 따라서, 상기 게이트 트렌치 구조체(650)는 상기 활성영역(125)을 가로지르는 부분에서의 바닥영역보다 상기 트렌치 소자분리 영역(140)으로 연장된 부분에서의 바닥 영역이 낮은 레벨에 위치할 수 있다.
한편, 도 6a의 참조부호 "F"로 나타낸 부분에서, 상기 게이트 트렌치 구조체(650)에 의해 노출된 상기 활성영역(125)이 날카로운 모서리 부분을 갖지 않도록 상기 활성영역(125)의 모서리 부분을 둥글게 형성할 수 있다. 예를 들어, 상기 게이트 마스크 패턴(645)을 식각마스크로 이용하여 상기 활성영역(125) 및 상기 트렌 치 소자분리 영역(140)을 식각하여 상기 게이트 트렌치 구조체(650)를 형성한 후에, 등방성 식각기술을 이용하여 상기 활성영역(125)의 날카로운 모서리 부분을 둥글게(rounding)할 수 있다.
도 2 및 도 6b를 참조하면, 상기 게이트 마스크 패턴(645)을 제거할 수 있다. 이어서, 상기 게이트 트렌치 구조체(650)를 갖는 반도체기판 상에 게이트 유전막(670)을 형성할 수 있다. 상기 게이트 유전막(670)을 갖는 반도체기판 상에 상기 게이트 트렌치 구조체(650)에 매립된 게이트 전극(675)을 형성할 수 있다. 상기 매립된 게이트 전극(675)이 상기 게이트 트렌치 구조체(650)를 부분적으로 채우는 경우에, 상기 게이트 전극(675) 상에 절연 패턴(677)을 형성할 수 있다.
한편, 상기 게이트 트렌치 구조체(650)가 상기 활성영역(125)을 가로지르는 부분에서의 바닥영역보다 상기 트렌치 소자분리 영역(140)으로 연장된 부분에서의 바닥 영역이 낮은 레벨에 위치하여 상기 활성영역(125)의 측벽을 노출시키는 경우에, 상기 게이트 전극(675)은 상기 활성영역(125)을 측벽을 덮을 수 있다. 따라서, 바디 효과에 의한 트랜지스터의 성능저하를 방지할 수 있다.
한편, 도면에 도시하지 않았지만, 상기 게이트 유전막(670)을 형성한 후에, 도 5c에서 설명한 것과 같이 게이트 전극을 형성할 수 있다. 다시 말하면, 상기 게이트 유전막(670)을 형성한 후에, 도 5c에서 설명한 것과 실질적으로 동일한 방법을 이용하여 상기 게이트 트렌치 구조체(650)를 채우면서 상기 활성영역(125)보다 높은 레벨에 위치하는 돌출부를 갖는 게이트 전극을 형성할 수도 있다.
한편, 상기 불순물 영역(643)은 도 6a에서 설명한 것과 같이 형성할 수도 있 지만, 이에 한정되지 않고 도 5c에서 설명한 것과 실질적으로 동일한 방법을 이용하여 형성할 수도 있다.
다음으로, 도 2, 도 7a 내지 도 7d를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 2 및 도 7a를 참조하면, 도 3d에서 설명한 것과 같은 상기 반도체기판(100)을 준비한다. 즉, 상기 활성영역(125)을 한정하는 상기 트렌치 소자분리 영역(140)을 갖는 상기 반도체기판(100)을 준비한다. 상기 활성영역(125)에 도 5a에서 설명한 것과 같이 불순물 영역(743)을 형성할 수 있다. 상기 활성영역(125)을 가로지르는 개구부를 갖는 게이트 마스크 패턴(745)을 형성할 수 있다. 한편, 상기 게이트 마스크 패턴(745)은 상기 활성영역(125)을 가로지르며 상기 트렌치 소자분리 영역(140)으로 연장된 개구부를 가질 수 있다.
상기 게이트 마스크 패턴(745)을 식각마스크로 이용하여 상기 활성영역(125)을 식각하여 상부 게이트 트렌치(750)를 형성할 수 있다. 상기 상부 게이트 트렌치(750)의 측벽 및 상기 게이트 마스크 패턴(745)의 측벽 상에 게이트 트렌치 스페이서(755)를 형성할 수 있다. 상기 게이트 트렌치 스페이서(755)는 실리콘 산화막으로 형성할 수 있다.
도 2 및 도 7b를 참조하면, 상기 게이트 트렌치 스페이서(755) 및 상기 게이트 마스크 패턴(745)을 식각마스크로 이용하여 상기 상부 게이트 트렌치(750)의 바닥 영역을 식각하여 상기 상부 게이트 트렌치(750)보다 큰 폭을 갖는 하부 게이트 트렌치(760)를 형성할 수 있다. 따라서, 상기 상부 게이트 트렌치(750) 및 상기 하부 게이트 트렌치(760)를 포함하는 게이트 트렌치 구조체(765)를 형성할 수 있다.
상기 하부 게이트 트렌치(760)는 둥글어진 측벽을 갖도록 형성할 수 있다. 또한, 상기 하부 게이트 트렌치(760)는 둥글어진 바닥영역을 갖도록 형성할 수 있다. 예를 들어, 상기 게이트 트렌치 스페이서(755) 및 상기 게이트 마스크 패턴(745)을 식각마스크로 이용하여 상기 상부 게이트 트렌치(750)의 바닥 영역을 등방성 식각하여 둥글어진 측벽 및 둥글어진 바닥 영역을 갖는 하부 게이트 트렌치(760)를 형성할 수 있다.
도 2 및 도 7c를 참조하면, 상기 게이트 트렌치 스페이서(도 7b의 755) 및 상기 게이트 마스크 패턴(도 7b의 745)을 제거할 수 있다. 좀더 구체적으로, 상기 게이트 마스크 패턴(도 7b의 745)을 제거한 후에, 상기 게이트 트렌치 스페이서(도 7b의 755)를 제거할 수 있다. 이에 한정하지 않고, 상기 게이트 트렌치 스페이서(도 7b의 755)를 제거한 후에, 상기 게이트 마스크 패턴(도 7b의 745)을 제거 하거나, 상기 게이트 트렌치 스페이서(도 7b의 755) 및 상기 게이트 마스크 패턴(도 7b의 745)를 동시에 제거할 수도 있다.
도 2 및 도 7d를 참조하면, 상기 게이트 트렌치 구조체(765)를 갖는 반도체기판 상에 게이트 유전막(770)을 형성할 수 있다. 상기 게이트 유전막(770)은 상기 게이트 트렌치 구조체(765)의 내벽 및 상기 활성영역(125)의 표면에 형성될 수 있다. 상기 게이트 유전막(770)을 갖는 반도체기판 상에 차례로 적층된 도전막 및 캐핑막을 형성할 수 있다. 상기 도전막 및 캐핑막을 패터닝하여 차례로 적층된 게이 트 전극(775) 및 캐핑 마스크(785)를 형성할 수 있다. 여기서, 상기 게이트 전극(775)은 상기 게이트 트렌치 구조체(765)를 채우며 상기 활성영역(125)보다 높은 레벨에 위치하는 돌출부를 갖도록 형성될 수 있다. 상기 활성영역(125)보다 높은 레벨에 위치하는 상기 게이트 전극(775)의 측벽 및 상기 캐핑 마스크(785)의 측벽 상에 게이트 스페이서(790)를 형성할 수 있다.
따라서, 상기 활성영역(125)에 리세스 채널 영역을 갖는 트랜지스터를 형성할 수 있다. 상기 리세스 채널 영역은 상기 불순물 영역(743)보다 낮은 레벨에 위치하며 상기 게이트 전극(775)과 마주보는 상기 활성영역(125)에 제공될 수 있다.
한편, 상기 불순물 영역(743)은 도 7a에서 설명한 것과 같이 형성할 수도 있지만, 이에 한정되지 않고 도 5c에서 설명한 것과 실질적으로 동일한 방법을 이용하여 형성할 수도 있다.
다음으로, 도 2, 도 8a 및 도 8b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2 및 도 8a를 참조하면, 도 3d에서 설명한 것과 같은 상기 반도체기판(100)을 준비한다. 즉, 상기 활성영역(125)을 한정하는 상기 트렌치 소자분리 영역(140)을 갖는 상기 반도체기판(100)을 준비한다. 상기 활성영역(125)에 도 5a에서 설명한 것과 같이 불순물 영역(843)을 형성할 수 있다. 상기 활성영역(125)을 가로지르며 상기 트렌치 소자분리 영역(140)으로 연장된 개구부를 갖는 게이트 마스크 패턴(845)을 형성할 수 있다. 이어서, 도 7a 내지 도 7c에서 설명한 것과 같 은 방법을 이용하여 상기 활성영역(125)을 가로지르는 상부 게이트 트렌치(850)를 형성하고, 상기 상부 게이트 트렌치(850) 하부에 상기 상부 게이트 트렌치(850)보다 큰 폭을 갖는 하부 게이트 트렌치(860)를 형성할 수 있다. 이어서, 상기 게이트 마스크 패턴(845)을 식각마스크로 이용하여 상기 트렌치 소자분리 영역(140)을 식각할 수 있다. 한편, 상기 트렌치 소자분리 영역(140)을 식각하는 동안에, 상기 하부 게이트 트렌치(860)를 형성하기 위해 식각마스크로 사용한 상기 게이트 트렌치 스페이서(도 7b의 755)도 같이 식각되어 제거될 수 있다. 그 결과, 상기 활성영역(125)을 가로지르며 상기 트렌치 소자분리 영역(140)으로 연장된 게이트 트렌치 구조체(865)가 형성될 수 있다. 따라서, 상기 게이트 트렌치 구조체(865)는 상기 상부 게이트 트렌치(850) 및 상기 하부 게이트 트렌치(860)를 포함할 수 있다.
한편, 상기 게이트 트렌치 구조체(865)는 상기 활성영역(125)의 측벽을 부분적으로 노출시킬 수 있다. 다시 말하면, 상기 게이트 마스크 패턴(845)을 식각마스크로 이용하여 상기 활성영역(125)을 식각하고, 상기 트렌치 소자분리 영역(140)을 식각하는 경우에, 상기 트렌치 소자분리 영역(140)을 상기 활성영역(125)보다 깊게 식각하여 상기 활성영역(125)의 측벽을 노출시킬 수 있다. 따라서, 상기 게이트 트렌치 구조체(865)는 상기 활성영역(125)을 가로지르는 부분에서의 바닥영역보다 상기 트렌치 소자분리 영역(140)으로 연장된 부분에서의 바닥 영역이 낮은 레벨에 위치할 수 있다.
한편, 도 8a의 참조부호 "F"로 나타낸 부분에서, 상기 게이트 트렌치 구조체(865)에 의해 노출된 상기 활성영역(125)이 날카로운 모서리 부분을 갖지 않도록 상기 활성영역(125)의 모서리 부분을 둥글게 형성할 수 있다. 예를 들어, 상기 게이트 마스크 패턴(845)을 식각마스크로 이용하여 상기 활성영역(125) 및 상기 트렌치 소자분리 영역(140)을 식각하여 상기 게이트 트렌치 구조체(865)를 형성한 후에, 등방성 식각기술을 이용하여 상기 활성영역(125)의 날카로운 모서리 부분을 둥글게(rounding)할 수 있다.
도 2 및 도 8b를 참조하면, 상기 게이트 마스크 패턴(845)을 제거할 수 있다. 이어서, 상기 게이트 트렌치 구조체(865)를 갖는 반도체기판에 게이트 유전막(870)을 형성할 수 있다. 상기 게이트 유전막(870) 상에 상기 게이트 트렌치 구조체(865)에 매립된 게이트 전극(875)을 형성할 수 있다. 상기 매립된 게이트 전극(875)이 상기 게이트 트렌치 구조체(850)를 부분적으로 채우는 경우에, 상기 게이트 전극(875) 상에 절연 패턴(877)을 형성할 수 있다.
한편, 상기 게이트 트렌치 구조체(865)가 상기 활성영역(125)을 가로지르는 부분에서의 바닥영역보다 상기 트렌치 소자분리 영역(140)으로 연장된 부분에서의 바닥 영역이 낮은 레벨에 위치하여 상기 활성영역(125)의 측벽을 노출시키는 경우에, 상기 게이트 전극(875)은 상기 활성영역(125)을 측벽을 덮을 수 있다. 따라서, 바디 효과에 의한 트랜지스터의 성능저하를 방지할 수 있다.
한편, 도면에 도시하지 않았지만, 상기 게이트 유전막(870)을 형성한 후에, 도 7d에서 설명한 것과 실질적으로 동일한 방법을 이용하여 게이트 전극을 형성할 수 있다. 다시 말하면, 상기 게이트 유전막(870)을 형성한 후에, 도 7d에서 설명한 것과 동일한 방법을 이용하여 상기 게이트 트렌치 구조체(865)를 채우면서 상기 활 성영역(125)보다 높은 레벨에 위치하는 게이트 전극을 형성할 수 있다.
한편, 상기 불순물 영역(843)은 도 8a에서 설명한 것과 같이 형성할 수도 있지만, 이에 한정되지 않고 도 5c에서 설명한 것과 실질적으로 동일한 방법을 이용하여 형성할 수도 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 측벽이 양의 경사진 부분을 갖는 상부 소자분리 영역 및 상기 상부 소자분리 영역 아래에 위치하여 상기 상부 소자분리 영역보다 작은 폭을 갖는 하부 소자분리 영역을 포함하는 트렌치 소자분리 영역을 제공한다. 상기 트렌치 소자분리 영역에 의해 한정되는 활성영역은 상기 상부 소자분리 영역과 동일한 레벨에 위치하는 부분에서 측벽이 음의 경사진 부분을 갖는다. 따라서, 상기 활성영역은 상부표면으로부터 아래방향으로 갈수록 좁아지다가 다시 넓어지는 부분을 포함할 수 있다. 이러한 활성영역에 리세스 채널 영역을 갖는 트랜지스터를 형성할 수 있다. 이와 같이 형성한 트랜지스터는 게이트 전극 양 옆에 위치하는 불순물 영역의 상부 표면적을 감소시키지 않으면서 게이트 전극과 마주보는 불순물 영역의 면적을 최소화할 수 있다. 따라서, 콘택 저항 특성을 저하시키지 않으면서, 게이트 유도 드레인 누설전류(GIDL)를 최소화할 수 있다.

Claims (29)

  1. 반도체기판에 제공되되, 측벽이 양의 경사진(positive slpoe) 부분을 갖는 상부 소자분리 영역;
    상기 상부 소자분리 영역 하부에 중첩되되, 상기 상부 소자분리 영역보다 작은 폭을 갖고 상기 상부 소자분리 영역과 더불어 상기 반도체기판의 활성영역을 한정하는 하부 소자분리 영역; 및
    상기 활성영역에 제공되며 리세스 채널 영역을 갖는 트랜지스터를 포함하되,
    상기 트랜지스터는
    상기 활성영역을 가로지르는 게이트 트렌치 구조체에 제공된 게이트 전극;
    상기 게이트 트렌치 구조체와 상기 게이트 전극 사이에 제공된 게이트 유전막; 및
    상기 게이트 전극 양 옆의 상기 활성영역에 제공된 불순물 영역을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 상부 소자분리 영역은 상부표면으로부터 아래방향으로 갈수록 넓어지는 부분을 포함하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 상부 소자분리 영역은 측벽의 중간부분 또는 측벽의 아래부분이 볼록한 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 하부 소자분리 영역은 수직한 측벽 또는 양의 경사진 측벽을 갖는 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 활성영역은 상부표면으로부터 아래방향으로 갈수록 좁아지다가 다시 넓어지는 부분을 포함하도록 한정되는 반도체소자.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 게이트 트렌치 구조체는
    상기 상부 소자분리 영역보다 낮은 레벨에 위치하며 상기 하부 소자분리 영역의 바닥영역보다 높은 레벨에 위치하는 바닥 영역을 갖는 것을 특징으로 하는 반도체소자.
  8. 제 1 항에 있어서,
    상기 게이트 트렌치 구조체는 수직한 측벽 또는 음의 경사진(negative slope) 측벽을 갖는 것을 특징으로 하는 반도체소자.
  9. 제 1 항에 있어서,
    상기 게이트 트렌치 구조체는
    상기 활성영역을 가로지르는 상부 게이트 트렌치; 및
    상기 상부 게이트 트렌치 하부에 제공되며 상기 상부 게이트 트렌치보다 큰 폭을 갖는 하부 게이트 트렌치를 포함하는 반도체소자.
  10. 제 9 항에 있어서,
    상기 하부 게이트 트렌치는 둥글어진(rounding) 측벽을 갖는 것을 특징으로 하는 반도체소자.
  11. 제 9 항에 있어서,
    상기 하부 게이트 트렌치는 둥글어진 바닥영역을 갖는 것을 특징으로 하는 반도체소자.
  12. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 트렌치 구조체를 채우며 상기 활성영역의 표면으로부터 돌출된 부분을 갖는 것을 특징으로 하는 반도체소자.
  13. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 트렌치 구조체 내에 매립된 것을 특징으로 하는 반도체소자.
  14. 제 1 항에 있어서,
    상기 게이트 트렌치 구조체는 상기 활성영역을 가로지르며 상기 상부 및 하부 소자분리 영역들으로 연장되되, 상기 게이트 트렌치 구조체의 바닥 영역은 상기 활성영역을 가로지르는 부분에서보다 상기 상부 및 하부 소자분리 영역들로 연장된 부분에서 낮은 레벨에 위치하는 것을 특징으로 하는 반도체소자.
  15. 반도체기판에 상부 소자분리 트렌치를 형성하되, 상기 상부 소자분리 트렌치의 측벽은 음의 경사진(negative slope) 부분을 갖고,
    상기 상부 소자분리 트렌치 하부에 상기 상부 소자분리 트렌치보다 작은 폭을 갖는 하부 소자분리 트렌치를 형성하되, 상기 하부 소자분리 트렌치는 상기 상부 소자분리 트렌치와 더불어 상기 반도체기판의 활성영역을 한정하고,
    상기 상부 및 하부 소자분리 트렌치들을 채우는 트렌치 소자분리 영역을 형성하고,
    상기 활성영역에 리세스 채널 영역을 갖는 트랜지스터를 형성하는 것을 포함 하는 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 활성영역은 상부표면으로부터 아래방향으로 갈수록 좁아지다가 다시 넓어지는 부분을 포함하도록 한정되는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 상부 소자분리 트렌치를 형성하는 것은
    상기 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 개구부를 갖는 소자분리 마스크 패턴을 형성하고,
    상기 소자분리 마스크 패턴에 의해 노출된 상기 반도체기판의 소정영역을 식각하는 것을 포함하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 소자분리 마스크 패턴에 의해 노출된 상기 반도체기판의 소정영역을 식각하는 것은
    상기 소자분리 마스크 패턴을 식각마스크로 이용하여 상기 반도체기판을 이방성 식각하여 예비 트렌치를 형성하고,
    상기 예비 트렌치의 측벽 상에 예비 트렌치 스페이서를 형성하고
    상기 소자분리 마스크 패턴 및 상기 예비 트렌치 스페이서를 식각마스크로 이용하여 상기 예비 트렌치에 의해 노출된 상기 반도체기판을 등방성 식각하고,
    상기 예비 트렌치 스페이서를 제거하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 하부 소자분리 트렌치를 형성하는 것은
    상기 상부 소자분리 트렌치의 측벽 및 상기 소자분리 마스크 패턴의 측벽 상에 소자분리 트렌치 스페이서를 형성하고,
    상기 소자분리 트렌치 스페이서 및 상기 소자분리 마스크 패턴을 식각마스크로 이용하여 상기 상부 소자분리 트렌치의 바닥 영역을 식각하고,
    상기 소자분리 트렌치 스페이서 및 상기 소자분리 마스크 패턴을 제거하는 것을 포함하는 반도체소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 하부 소자분리 트렌치는 수직한 측벽 또는 음의 경사진 측벽을 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 트랜지스터를 형성하는 것은
    상기 활성영역을 가로지르는 게이트 트렌치 구조체를 형성하고,
    상기 게이트 트렌치 구조체를 갖는 반도체기판 상에 게이트 유전막을 형성하고,
    상기 게이트 유전막 상에 게이트 전극을 형성하는 것을 포함하는 반도체소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 게이트 트렌치 구조체는 상기 상부 소자분리 트렌치보다 낮은 레벨에 위치하며 상기 하부 소자분리 트렌치의 바닥 영역보다 높은 레벨에 위치하는 바닥 영역을 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 게이트 트렌치 구조체는 수직한 측벽 또는 음의 경사진(negative slope) 측벽을 갖도록 형성하는 것을 포함하는 반도체소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 게이트 트렌치 구조체를 형성하는 것은
    상기 활성영역을 가로지르며 상기 트렌치 소자분리 영역으로 연장된 개구부를 갖는 게이트 마스크 패턴을 형성하고,
    상기 게이트 마스크 패턴에 의해 노출된 상기 활성영역을 식각하고,
    상기 게이트 마스크 패턴을 제거하는 것을 포함하는 반도체소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 게이트 마스크 패턴을 제거하기 전에,
    상기 게이트 마스크 패턴을 식각마스크로 이용하여 상기 트렌치 소자분리 영역을 식각하는 것을 더 포함하는 반도체소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 게이트 마스크 패턴을 식각마스크로 이용하여 상기 트렌치 소자분리 영역을 식각하는 것은
    상기 게이트 트렌치 구조체가 상기 활성영역을 가로지르는 부분에서의 바닥 영역보다 상기 트렌치 소자분리 영역으로 연장된 부분에서의 바닥영역이 낮은 레벨을 갖도록 상기 트렌치 소자분리 영역을 식각하여 상기 활성영역의 측벽을 노출시키는 것을 포함하는 반도체소자의 제조방법.
  27. 제 24 항에 있어서,
    상기 게이트 마스크 패턴에 의해 노출된 상기 활성영역을 식각하는 것은
    상기 게이트 마스크 패턴에 의해 노출된 상기 활성영역을 이방성 식각하여 상부 게이트 트렌치를 형성하고,
    상기 상부 게이트 트렌치의 측벽 및 상기 게이트 마스크 패턴의 측벽 상에 게이트 트렌치 스페이서를 형성하고,
    상기 게이트 마스크 패턴 및 상기 게이트 트렌치 스페이서를 식각마스크로 이용하여 상기 상부 게이트 트렌치의 바닥영역을 등방성 식각하여 상기 상부 게이트 트렌치보다 큰 폭을 갖는 하부 게이트 트렌치를 형성하고,
    상기 게이트 트렌치 스페이서를 제거하는 것을 포함하는 반도체소자의 제조방법.
  28. 제 21 항에 있어서,
    상기 게이트 전극은 상기 게이트 트렌치 구조체를 채우면서 상기 활성영역보다 높은 레벨에 위치하는 돌출부를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제 21 항에 있어서,
    상기 게이트 전극은 상기 게이트 트렌치 구조체 내에 매립되도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1020070019088A 2006-03-22 2007-02-26 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법 KR100854502B1 (ko)

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