KR20060128472A - 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 - Google Patents
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Abstract
리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법을 제공한다. 상기 모스 트랜지스터는 반도체기판 및 상기 반도체기판의 소정영역에 제공된 활성영역을 구비한다. 상기 활성영역 내에 상기 활성영역을 가로지르는 채널 트렌치가 배치된다. 상기 채널 트렌치의 내벽 전체(entire inner wall)를 덮는 게이트 절연막이 배치된다. 상기 게이트 절연막의 두께는 상기 채널 트렌치의 측벽 상에서의 두께가 상기 채널 트렌치의 바닥면 상에서의 두께보다 크다. 상기 게이트 절연막에 의해 둘러싸여진 상기 채널 트렌치를 채우는 게이트 패턴이 제공된다. 상기 모스 트랜지스터의 제조방법 또한 제공된다.
Description
도 1은 종래 기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명의 실시예에 따른 모스 트랜지스터 및 그의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그의 제조방법에 관한 것이다.
디램소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱전압이 감소되고 누설전류가 증가되어 상기 디램소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램소자의 집적도가 증가할지라도, 상기 게이트 채 널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스된 게이트 전극을 갖는 모스 트랜지스터가 소개된 바 있다.
도 1은 종래 기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체기판(1)의 소정영역에 활성영역이 배치된다. 상기 활성영역은 소자분리막(미도시)에 의해 한정되는 영역이다. 상기 활성영역을 가로지르는 채널 트렌치(3)가 배치된다. 상기 채널 트렌치(3)의 측벽 및 바닥을 덮는 게이트 절연막(5)이 배치된다. 상기 게이트 절연막(5)에 의해 둘러싸여진 상기 채널 트렌치(3)를 채우면서 상기 활성영역을 가로지르는 게이트 패턴(13)이 배치된다. 상기 게이트 패턴(13)은 폴리실리콘막 패턴(7), 금속 실리사이드막 패턴(9) 및 하드마스크막 패턴(11)으로 구성된다. 상기 게이트 패턴(13)의 측벽을 감싸는 게이트 스페이서(15)가 배치된다. 상기 게이트 패턴(13) 양측 활성영역 내에 소스/드레인(17)이 배치된다.
도 1에 개시된 리세스된 게이트 전극을 갖는 모스 트랜지스터는 상기 폴리실리콘막 패턴(7)과 인접한 활성영역 상부 모서리 영역(A)에서 전기장 집중 현상이 발생한다. 상기 전기장 집중 현상으로 인하여 GIDL(gate induced drain leakage)전류가 증가하게 되고, 결과적으로 소자의 리프레쉬 특성이 저하되는 단점이 있다. 또한, 상기 게이트 패턴(13)과 소스/드레인(17) 사이의 기생 커패시턴스가 증가하게 되고, 이에 의해 트랜지스터의 동작속도가 저하된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 전기장 집중 현상을 방지하 여, 소자의 리프레쉬 특성을 향상시키고, 게이트와 소스/드레인 사이의 기생 커패시턴스를 감소시킬 수 있는 개선된 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 리세스된 게이트 전극을 갖는 모스 트랜지스터가 제공된다. 상기 모스 트랜지스터는 반도체기판 및 상기 반도체기판의 소정영역에 제공된 활성영역을 구비한다. 상기 활성영역 내에 상기 활성영역을 가로지르는 채널 트렌치가 제공된다. 상기 채널 트렌치의 내벽 전체(entire inner wall)를 덮되, 상기 채널 트렌치의 측벽 상에서의 두께가 상기 채널 트렌치의 바닥면 상에서의 두께보다 큰 게이트 절연막이 배치된다. 상기 게이트 절연막에 의해 둘러싸여진 상기 채널 트렌치를 채우는 게이트 패턴이 제공된다.
상기 채널 트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치 및 상기 하부 채널 트렌치 상에 위치하고 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치를 구비할 수 있다.
상기 게이트 절연막은 상기 채널 트렌치의 전체 내벽(entire inner wall)을 덮는 메인 게이트 절연막 및 상기 메인 게이트 절연막 및 상기 채널 트렌치의 측벽 사이에 개재된 측벽 게이트 절연막을 구비할 수 있다.
상기 측벽 게이트 절연막은 스페이서 형태의 열산화막일 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 리세스된 게이트 전극을 갖는 모스 트랜지스터의 제조방법이 제공된다. 이 제조방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고, 상기 활성영역을 식각하여 상기 활성영역을 가로지르는 채널 트렌치를 형성하는 것을 구비한다. 상기 채널 트렌치의 전체 내벽을 덮는 게이트 절연막을 형성한다. 상기 채널 트렌치의 측벽 상의 상기 게이트 절연막은 상기 채널 트렌치의 바닥면 상의 상기 게이트 절연막보다 두껍도록 형성된다. 상기 게이트 절연막에 의해 둘러싸여진 상기 채널 트렌치를 채우는 게이트 패턴이 형성된다.
상기 채널 트렌치를 형성하는 것은 상기 활성영역을 부분식각하여 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치를 형성하고, 상기 상부 채널 트렌치의 하부 기판을 등방성 식각하여 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치를 형성하는 것을 구비할 수 있다.
상기 게이트 절연막을 형성하는 것은 상기 채널 트렌치의 측벽 상에 선택적으로 측벽 게이트 절연막을 형성하고, 상기 측벽 게이트 절연막을 갖는 상기 채널 트렌치의 전체 내벽을 덮는 메인 게이트 절연막을 형성하는 것을 구비할 수 있다.
상기 측벽 게이트 절연막은 상기 채널 트렌치를 갖는 기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하여 형성할 수 있다.
상기 스페이서 절연막은 열산화막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완 전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2 내지 도 6은 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체기판(101)에 소자분리막(미도시)을 형성하여 활성영역을 한정한다. 상기 활성영역을 갖는 반도체기판(101) 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하고, 상기 마스크막을 식각마스크로 사용하여 상기 반도체기판(101)을 식각하여 채널 트렌치(103)를 형성한다. 상기 채널 트렌치(103)는 상기 활성영역을 부분식각하여 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치(103a)를 형성하고, 상기 상부 채널 트렌치(103a)의 하부 기판을 등방성 식각하여 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치(103b)를 형성할 수 있다. 이어서, 상기 마스크막을 제거하여 상기 활성영역을 노출시킨다.
도 3을 참조하면, 상기 채널 트렌치(103)를 갖는 상기 반도체기판(101) 상에 스페이서 절연막(105)을 형성한다. 상기 스페이서 절연막(105)은 열산화막으로 형성할 수 있다. 이와는 달리, 상기 스페이서 절연막(105)은 실리콘 질화막으로 형성할 수 있다.
도 4를 참조하면, 상기 스페이서 절연막(105)을 식각하여 측벽 게이트 절연막(105a)을 형성한다. 상기 식각공정은 이방성 식각공정일 수 있다. 상기 이방성 식각공정에 의해 상기 채널 트렌치(103)의 바닥 및 상기 채널 트렌치(103)의 양측 활성영역 상부 표면이 노출되고, 상기 채널 트렌치(103)의 측벽 상에만 상기 스페이서 절연막(105)이 잔존하게 되어 상기 측벽 게이트 절연막(105a)이 형성된다. 상기 측벽 게이트 절연막(105a)에 의해 상기 활성영역 상부 모서리 영역(B)의 측벽이 덮혀진다. 특히, 상술한 바와 같이 상기 채널 트렌치(103)가 그 하부 영역이 둥근 형태의 내벽을 갖는 경우에는 그 형상에 기인하여 생기는 상기 상부 채널 트렌치(103a)와 상기 하부 채널 트렌치(103b)의 경계 모서리 부분(C)을 감싸도록 상기 측벽 게이트 절연막(105a)이 형성될 수 있다.
도 5를 참조하면, 상기 측벽 게이트 절연막(105a)이 형성된 상기 채널 트렌치(103) 내에 콘포말한 메인 게이트 절연막(107)을 형성한다. 상기 메인 게이트 절연막(107)은 열산화공정에 의하여 형성될 수 있다. 상기 메인 게이트 절연막(107)은 상기 측벽 게이트 절연막(105a)과 동일 물질로 형성될 수 있다. 상기 측벽 게이트 절연막(105a)과 상기 메인 게이트 절연막(107)은 게이트 절연막(109)을 구성한다. 결과적으로, 상기 게이트 절연막(109)은 상기 채널 트렌치(103)의 측벽 상에 형성되는 상기 게이트 절연막(109)의 두께(d1)가 상기 채널 트렌치(103)의 바닥 및 상기 채널 트렌치(103)의 양측 활성영역의 상부 표면 상에 형성되는 상기 게이트 절연막(109)의 두께(d2)보다 더 두껍게 형성되게 된다.
도 6을 참조하면, 상기 게이트 절연막(109)을 갖는 반도체기판(101) 상에 상기 채널 트렌치(103)를 채우면서 상기 활성영역의 상부를 가로지르는 게이트 물질막을 형성한다. 상기 게이트 물질막은 폴리실리콘막으로 형성할 수 있다. 이와는 달리, 상기 게이트 물질막은 상기 폴리실리콘막과 아울러서 텅스텐 실리사이드막과 같은 금속 실리사이드막을 차례로 적층시키어 형성할 수 있다. 상기 금속 실리사이드막 상에 실리콘 질화막 또는 실리콘 산화막과 같은 게이트 캐핑막을 형성할 수 있다. 상기 게이트 캐핑막, 상기 금속 실리사이드막 및 상기 폴리실리콘막을 패터닝 하여 상기 채널 트렌치(103)를 채우면서 상기 활성영역의 상부를 가로지르는 게이트 패턴(117)을 형성한다. 상기 게이트 패턴(117)은 차례로 적층된 폴리실리콘막 패턴(111), 금속 실리사이드막 패턴(113) 및 게이트 캐핑막 패턴(115)으로 구성될 수 있다. 상기 게이트 패턴(117)의 측벽 상에 게이트 스페이서(119)를 형성할 수 있다. 상기 게이트 스페이서(119)는 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 게이트 패턴(117) 및 상기 게이트 스페이서(119)를 이온주입 마스크로 사용하여 상기 채널 트렌치(103) 양측 활성영역 내로 불순물 이온들을 주입하여 소스/드레인(121)을 형성할 수 있다.
상술한 바와 같이 본 실시예들에 따르면, 상기 게이트 절연막(109)은 상기 채널 트렌치(103)의 측벽 상에 형성되는 상기 게이트 절연막(109)의 두께(d1)가 상기 채널 트렌치(103)의 바닥 및 상기 채널 트렌치(103)의 양측 활성영역의 상부 표면 상에 형성되는 상기 게이트 절연막(109)의 두께(d2)보다 더 두껍게 형성된다. 따라서, 상기 활성영역의 상부 모서리 영역(B) 및 상기 상부 채널 트렌치(103a)와 상기 하부 채널 트렌치(103b)의 경계 모서리 부분(C)에서의 전기장 집중 현상을 현저히 완화시킬 수 있다. 또한, 게이트 절연막의 두께를 일부 증가시킴으로써, 게이트와 소스/드레인 사이의 기생 커패시턴스를 줄일 수 있다.
도 6을 다시 참조하여 본 발명의 실시예에 따른 모스 트랜지스터의 구조를 설명하기로 한다.
도 6을 참조하면, 반도체기판(101)의 소정영역에 소자분리막(미도시)에 의해 한정되는 활성영역이 제공된다. 상기 활성영역 내에 상기 활성영역을 가로지르는 채널 트렌치(103)가 제공된다. 상기 채널 트렌치(103)는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치(103b) 및 상기 하부 채널 트렌치 상에 위치하고 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치(103a)로 구성되어질 수 있다. 상기 채널 트렌치(103)의 내벽 상에 게이트 절연막(109)이 배치된다. 상기 게이트 절연막(109)은 상기 채널 트렌치(103)의 측벽 상에 배치된 부분의 두께가 상기 채널 트렌치(103)의 바닥 및 상기 활성영역의 상부 표면 상에 배치된 부분의 두께보다 두꺼울 수 있다. 상기 게이트 절연막(109)은 상기 채널 트렌치(103)의 전체 내벽(entire inner wall)을 덮는 메인 게이트 절연막(107) 및 상기 메인 게이트 절연막(107) 및 상기 채널 트렌치(103)의 측벽 사이에 개재된 측벽 게이트 절연막(105a)으로 이루어져 있을 수 있다. 상기 측벽 게이트 절연막(105a)은 스페이서 형태의 열산화막으로 형성될 수 있다. 상기 게이트 절연막(109)에 의해 둘러싸여진 상기 채널 트렌치(103) 내에 게이트 패턴(117)이 배치된다. 상기 게이트 패턴(117)은 차례로 적층된 폴리실리콘막 패턴(111), 금속 실리사이드막 패턴(113) 및 게이트 캐핑막 패턴(115)으로 구성될 수 있다. 상기 게이트 패턴(117)의 측벽 상에 게이트 스페이서(119)가 배치될 수 있다. 상기 채널 트렌치(103) 양측 활성영역 내에 소스/드레인(121)이 제공될 수 있다.
상기와 같이 이루어진 본 발명에 의하면, 채널 트렌치의 측벽에 상대적으로 두꺼운 게이트 절연막을 형성함으로써, 상기 채널 트렌치의 형상에 기인하여 전기장이 집중되는 현상을 완화시킬 수 있게 된다. 이는 결과적으로 소자의 리프레쉬 특성을 개선하고 트랜지스터의 동작속도를 증가시키게 되어 반도체소자의 신뢰성을 향상시킬 수 있다.
Claims (9)
- 반도체기판;상기 반도체기판의 소정영역에 제공된 활성영역;상기 활성영역 내에 제공되고 상기 활성영역을 가로지르는 채널 트렌치;상기 채널 트렌치의 내벽 전체(entire inner wall)를 덮되, 상기 채널 트렌치의 측벽 상에서의 두께가 상기 채널 트렌치의 바닥면 상에서의 두께보다 큰 게이트 절연막; 및상기 게이트 절연막에 의해 둘러싸여진 상기 채널 트렌치를 채우는 게이트 패턴을 포함하는 모스 트랜지스터.
- 제 1 항에 있어서, 상기 채널 트렌치는실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치; 및상기 하부 채널 트렌치 상에 위치하고 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치를 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 절연막은상기 채널 트렌치의 전체 내벽(entire inner wall)을 덮는 메인 게이트 절연막; 및상기 메인 게이트 절연막 및 상기 채널 트렌치의 측벽 사이에 개재된 측벽 게이트 절연막을 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 3 항에 있어서,상기 측벽 게이트 절연막은 스페이서 형태의 열산화막인 것을 특징으로 하는 모스 트랜지스터.
- 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,상기 활성영역을 식각하여 상기 활성영역을 가로지르는 채널 트렌치를 형성하고,상기 채널 트렌치의 전체 내벽을 덮는 게이트 절연막을 형성하되, 상기 채널 트렌치의 측벽 상의 상기 게이트 절연막은 상기 채널 트렌치의 바닥면 상의 상기 게이트 절연막보다 두껍고,상기 게이트 절연막에 의해 둘러싸여진 상기 채널 트렌치를 채우는 게이트 패턴을 형성하는 것을 포함하는 모스 트랜지스터 제조방법.
- 제 5 항에 있어서, 상기 채널 트렌치를 형성하는 것은상기 활성영역을 부분식각하여 실질적으로 수직한 측벽 프로파일을 갖는 상부 채널 트렌치를 형성하고,상기 상부 채널 트렌치의 하부 기판을 등방성 식각하여 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널 트렌치를 형성하는 것을 포함하는 것을 특징으로 하 는 모스 트랜지스터 제조방법.
- 제 5 항에 있어서, 상기 게이트 절연막을 형성하는 것은상기 채널 트렌치의 측벽 상에 선택적으로 측벽 게이트 절연막을 형성하고,상기 측벽 게이트 절연막을 갖는 상기 채널 트렌치의 전체 내벽을 덮는 메인 게이트 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 측벽 게이트 절연막을 형성하는 것은상기 채널 트렌치를 갖는 기판 상에 스페이서 절연막을 형성하고,상기 스페이서 절연막을 이방성 식각하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 8 항에 있어서,상기 스페이서 절연막은 열산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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