JP4950064B2 - サドル型ｍｏｓ素子 - Google Patents

サドル型ｍｏｓ素子 Download PDF

Info

Publication number
JP4950064B2
JP4950064B2 JP2007545368A JP2007545368A JP4950064B2 JP 4950064 B2 JP4950064 B2 JP 4950064B2 JP 2007545368 A JP2007545368 A JP 2007545368A JP 2007545368 A JP2007545368 A JP 2007545368A JP 4950064 B2 JP4950064 B2 JP 4950064B2
Authority
JP
Japan
Prior art keywords
insulating film
silicon body
silicon
region
recess region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007545368A
Other languages
English (en)
Other versions
JP2008523610A (ja
Inventor
ゾン ホー イ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SNU R&DB Foundation
Original Assignee
SNU R&DB Foundation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SNU R&DB Foundation filed Critical SNU R&DB Foundation
Publication of JP2008523610A publication Critical patent/JP2008523610A/ja
Application granted granted Critical
Publication of JP4950064B2 publication Critical patent/JP4950064B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明はサドル（Saddle）構造を持つナノサイズのＭＯＳ素子に関する。より詳しくは、チャネルとゲート構造がサドル構造で、改良されたＭＯＳ素子の縮小化特性と性能を有する新規な構造の高集積／高性能ＭＯＳ素子に関する。
近年、ＣＭＯＳ技術を利用した素子のゲートの大きさは１００ｎｍ未満にまで小型化されており、かつ高速ロジック及びメモリーアプリケーション（applications）のための素子が活発に開発されている。ロジックのためのＭＯＳ素子においては、ゲート絶縁膜の厚さを２ｎｍ以下にまで減らすことができ、いわゆる短チャネル効果（short-channel-effect）を抑制することができる。また、ＭＯＳ素子は、ある程度の短チャネル効果があるものの、ＣＰＵやロジックのような多様な分野に応用可能である。
しかしながら、ＤＲＡＭアプリケーションにおいては、ゲート絶縁膜の厚さは少なくとも５ｎｍでなければならない。この厚みは今後の技術発展によって減る可能性もあるが、大きく減らすことは困難である。したがって、ＤＲＡＭアプリケーション用ＭＯＳ素子におけるゲート絶縁膜の小型化は、ロジックアプリケーション用の素子の場合に比べ限定的にしかできないので、既存の平面チャネル（a planar channel）を持つＭＯＳ素子は重大な短チャネル効果を持っている。
これを解決することができる一つの方法は、チャネル領域をリセス（recess）することである。リセスされた（recessed）チャネル領域を有する構造では、既存の平面チャネルＭＯＳ素子に比べて短チャネル効果を改善することができる。また、コーナー領域のドーピング濃度又は形状（プロファイル）に対するスレッショルド（閾値）電圧の感度も、リセスされたチャネルの底に形成されるコーナー領域を丸く形成した場合であっても非常に大きい。
更に、これらのリセスされた素子は基板バイアスによるスレッショルド電圧の変化が既存の平面チャネル構造に比べて非常に大きく、かつチャネルリセスによって有効チャネル長が増大する。したがって、チャネルの幅を細くすると、電流駆動能力が大きく低下するという欠点がある。リセスされたチャネル素子の一般的な特徴は、ゲート電極がチャネル制御能力において平面チャネル素子に比べて劣ることである。これは大きな基板バイアス効果と関連している。
ゲート電極のチャネルに対する制御能力が優れているのは、ゲートがチャネル領域を包み込む二重／三重−ゲートＭＯＳ構造の場合である。本発明者は、ボディ連結型（body-tied）二重／三重−ゲートＭＯＳ構造（出願番号：２００２−５３２５号（韓国）、特開２００３−２９８０５１号公報（日本）、１０／３５８９８１（アメリカ））及びフラッシュメモリへの応用（韓国特許登録番号：０４２００７０、アメリカ特許出願番号：１０／７５１８６０）を世界で最初に開発し、本発明者はこの構造を“バルクＦｉｎＦＥＴ”（bulk FinFET）と名付けた。
この構造では、チャネルはリセスされておらず、チャネルがアクティブボディの上面と両側面に形成されるか又はボディの両側面に形成されるため、チャネルに対するゲートの制御能力は既存の平面チャネル素子より大幅に優れ、基板バイアス効果は殆どない。しかしながら、短チャネル効果を抑制するためには、ボディの幅は物理的なゲート長さの２／３程度でなければならない。このことは、プロセス上の問題を発生させる、最小ゲート長よりも狭い幅のシリコンボディを形成することを意味する。
同時に、１００ｎｍ未満のゲート長さを持つ既存の平面チャネルＭＯＳ素子は縮小化において様々な問題があることが明らかになっている。既存の平面チャネル素子は現在５０ｎｍ未満のゲート長さまで縮小化が可能であり、既存の平面チャネルＭＯＳ素子構造を利用した縮小化はいわゆる短チャネル効果という問題に直面していると報告されている。一般に素子の縮小化によって、ゲート絶縁膜の厚さも共に小さくすることができ、短チャネル効果をある程度抑制することができる。ロジックアプリケーション用ＭＯＳ素子では、ゲート酸化膜の厚さを２ｎｍ未満にまで縮小化でき、それによりゲート長さの減少による短チャネル効果を幾分抑制することができる。小さな短チャネル効果を持つＭＯＳ素子はロジック回路アプリケーションに適用が可能である。
ロジックアプリケーション用のＭＯＳ構造の縮小化と併せて、ＤＲＡＭ（Dynamic Random Access Memory）アプリケーション素子はチャネル長さが７０ｎｍ未満にまで縮小されているが、ＤＲＡＭアプリケーション用素子は小型化において、ロジックアプリケーション用素子よりも大きな困難に直面している。
ＤＲＡＭアプリケーション用のＭＯＳ素子では、ゲート絶縁膜の厚さは一般に５ｎｍ程度或いはそれよりも薄いため、上述の短チャネル効果は効果的に抑制されない。所定ゲート長でのＤＲＡＭの動作電圧及びゲート絶縁膜の厚さが小さければ、７０ｎｍ未満のゲート長が実現可能に思える。しかし、一般的なスケーリングルール（小型化ルール）によれば、通常の平面チャネルを持つＭＯＳ素子構造を備えたＤＲＡＭ素子の小型化は難しく、これを解決するためには素子構造の変更が必要である。
リセスされたチャネルを作るため、単純にチャネルをエッチングし、かつゲート絶縁膜、かつそれからゲート電極を形成した素子をＤＲＡＭに適用したケースがSamsung Electronics Co.によって２００３年に提案された（J.Y.Kim et al.，"The breakthrough in data retention time of DRAM using recess-channel-array transistor (RCAT) for 88nm feature size and beyond"，in Proc.Symp.on VLSI Tech.，p.11，2003）。
図１に示す従来の技術では、チャネルのリセス深さを深くすることができる。それにより有効チャネル長が長くなって短チャネル効果を抑制することができる。しかし、有効チャネル長が長いため、集積度を高めるために素子のチャネル幅を狭くすると、素子の電流駆動能力が著しく下がるという欠点がある。またリセスされたチャネル領域にはチャネルの長さ方向に２つのコーナー（又は円形底）が明らかに露出され、これらコーナー（又は円形底）周辺のチャネルドーピング濃度が少しでも変わるとスレッショルド電圧が大きく変わるという欠点がある。この素子では、通常リセスされたチャネル領域の底部付近でドーピング濃度が高まる。
一般にリセスされたチャネル素子は凹状の（concave）チャネル構造を有しているからバックバイアス（back-bias）効果が深刻に生じ、マイナス（−）の基板バイアスに対してＮＭＯＳ素子のスレッショルド電圧が大きく増加するという問題がある。
本発明は上記した問題を解決するためになされたものであり、本発明の目的は既存のリセスされたチャネル素子が持っているチャネルの有効幅減少による電流駆動能力の減少、リセスされたチャネルのコーナー領域（又は底部）のドーピング濃度変化によるスレッショルド電圧の大きな変化、大きなバックバイアス効果などの問題を解決し、チャネルの有効幅が小さくなっても高い電流駆動能力と優れたサブスレッショルドスイング（subthreshold swing）を持つＭＯＳ素子を提供することである。
また、本発明の別の目的は、リセスされたシリコンチャネルの側面を完全に露出させるために、リセスされたシリコンボディの周りの窒化膜（又はエッチ選択性を備えた絶縁体）を選択的にエッチングして、リセスされたチャネル領域に整合するようにして形成される側面チャネルを備えたＭＯＳ素子を提供することである。
本発明は、シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型シリコンボディ２；前記シリコン基板１の表面と前記シリコンボディ２の側面に形成された第１絶縁膜３；前記第１絶縁膜３の表面上に形成された窒化膜４；前記窒化膜４の表面上に形成され、少なくとも前記シリコンボディ２の表面高さまで到達する要素隔離用の第２絶縁膜５；前記シリコンボディ２の上面から所定の深さを有し、前記シリコンボディ長方向において所定の幅を有するようにリセスされた、チャネル領域に使用される第１のリセス領域；前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出したチャネル領域に使用される第２のリセス領域；前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたゲート絶縁膜７；前記ゲート絶縁膜７の上に形成され、少なくとも前記第１のリセス領域及び第２のリセス領域を埋め込み、前記第２絶縁膜５の上面よりも高く形成された、ゲート電極８；前記ゲート電極８の両側のシリコンボディ２の中にある深さで形成されたソース／ドレイン領域９；を包含するＭＯＳ素子である。
他の面では本発明は、シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型シリコンボディ２；前記シリコン基板１の表面と前記シリコンボディ２の側面に形成された第１絶縁膜３；前記第１絶縁膜３の表面上に形成された窒化膜４；前記窒化膜４の表面上に形成され、少なくとも前記シリコンボディ２の表面高さまで到達する要素隔離用の第２絶縁膜５；前記シリコンボディ２の上面から所定の深さを有し、前記シリコンボディ長方向において所定の幅を有するようにリセスされた、チャネル領域に使用される第１のリセス領域；前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、かつ、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出したチャネル領域に使用される第２のリセス領域；前記第２絶縁膜５の上面から所定の深さにリセスされ、ゲート電極８の延在方向に延在する第３のリセス領域；前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたゲート絶縁膜７；前記ゲート絶縁膜７の上に形成され、少なくとも前記第１のリセス領域、第２のリセス領域及び第３のリセス領域を埋め込み、かつ、前記第２絶縁膜５の上面よりも高く形成された、ゲート電極８；前記ゲート電極８の両側のシリコンボディ２の中にある深さで形成されたソース／ドレイン領域９；を包含するＭＯＳ素子である。
上述のように、本発明はチャネルとゲート構造がサドルの形状のＭＯＳ素子を実現することができる。
本発明によるサドル型ＭＯＳ素子構造は、リセスされたチャネル構造と三重−ゲート構造を備えるため、既存の二重／三重−ゲート構造のＭＯＳＦＥＴが持つ長所とリセスされたチャネル構造のＭＯＳＦＥＴが持つ長所を全て持っている。これら長所に加えて次のような追加の長所を提供することができる。
既存のバルクＦｉｎＦＥＴではゲート長さの２／３に相当する細いボディ幅を必要とするのに対し、本発明の構造はボディ幅がゲート長さと同じか又はそれ以上であっても、問題がなく発明の意図した長所を提供することができる。
また、リセスされたチャネル領域周辺で窒化膜（又はエッチ選択性を備えた絶縁体）を選択的にエッチングして、リセスされたチャネル領域の側面を正確に露出させるようにして側面チャネルを形成することができる。
さらに、本発明はチャネルがリセスされているが、ゲートがリセスされた領域の表面及び側面に形成されるので、ゲート電極のチャネル制御能力がすぐれている。また、本発明の構造はバックバイアスによるスレッショルド電圧の変化、及びリセスされたチャネル領域のコーナー部（又は底部）での不純物濃度変化によるスレッショルド電圧の変化を減らすことができる。加えて、リセスされたチャネル領域の表面及び側面にもチャネルが形成されているので、本発明の構造は高い電流駆動能力が得られる。
以下、本発明の実施例の構成及びその作用を、添付した図面を参照して詳しく説明する。
図２は、本発明によるサドル型ＭＯＳ素子を示す。図２（ｃ）は、図２（ａ）でアクティブ領域に沿ったＡ−Ａ断面図である。図２（ｄ）は、図２（ａ）のリセスされたチャネル領域に形成された制御電極に沿ったＢ−Ｂ断面図である。図２（ｂ）に示す３次元素子構造は金属配線やソース／ドレイン接触領域を除いた重要部分を示している。図２は制御電極及びソース／ドレイン領域を形成した直後の構造を示し、以後のプロセスはＣＭＯＳプロセスと同じである。
図２（ｂ）において、領域１はシリコン基板１であり、領域２はアクティブ領域が形成されたウォール型（Wall-type）シリコンボディ２である。ウォール型シリコンボディ２の厚みは３〜１００ｎｍの範囲で適切に選択される。領域３は、第１酸化膜（あるいは絶縁膜）３で１〜２０ｎｍの範囲の厚さを有する。領域４は窒化膜４で、その厚さは所定の技術水準によって調節が可能であり、１〜２００ｎｍの範囲内で変更が可能である。この窒化膜４の存在は以後のプロセスでリセスされたシリコンボディ２の側面を完全に露出させるのに有用である。すなわち、シリコンボディ２がリセスされ、かつそれから後適当なプロセス手順で窒化膜４が選択的にエッチングされると、薄い第１絶縁膜３に覆われたリセスされたシリコンボディ２の側面が露出し、ここで薄い第１絶縁膜３をとり除くとリセスされたシリコンボディ２の側面が完全に露出する。領域４の窒化膜４が存在しないか使用しない場合は、リセスされたシリコンボディ２の側面を露出させるためには、リセスされたシリコンボディ２の周りの第１絶縁膜３をエッチングしなければならない。この場合、第１絶縁膜３のエッチング特性により露出したシリコンボディ２と残りの第１絶縁膜３との境界が明確ではないため、側面チャネル（side channels）の露出部の幅を正確に制御することができないという問題がある。
領域５は、各要素間の隔離のためのフィールド絶縁膜あるいは隔離絶縁膜５に対応し、かつその厚さは５０〜１０００ｎｍの範囲で選択される。領域７は、０．５ｎｍ〜１５ｎｍの範囲でリセスされたチャネルの表面及び露出された側面に形成されたゲート絶縁膜７である。領域８は、ゲート電極８を表し、２〜５００ｎｍの範囲の厚さを有し、アモルファスシリコン又はポリシリコン、アモルファスＳｉＧｅ又はポリＳｉＧｅ、種々の仕事関数（work function）の金属、珪化物（silicide）などの物質、またはこれら物質の組合せで形成可能である。図２に示す構造では、リセス領域内に形成されたゲート電極８の幅はリセス領域の上に形成されたゲート電極８の幅（図２のｄ７）と同じにするか多少異なるように形成してもよい。図２（ａ）は３次元斜視図である図２（ｂ）の上側面（上面図）を示している。図２（ａ）において距離ｄ１は、エッチングされた部分をアクティブシリコンボディ２のリセス領域幅より広くして、リセスされたアクティブ領域の端に対して領域４の窒化膜４をエッチングし、その結果ゲート電極８がチャネルの側面を囲むようにすることによって得られる距離である。距離ｄ１の範囲は１〜２００ｎｍである。図２（ｃ）でｄ２は、アクティブシリコンボディ２表面から上に突出したゲート電極８の高さを示している。突出した高さは１〜３００ｎｍの範囲である。
図２（ｃ）でｄ３は、アクティブ領域の表面からリセスされた深さを示し、その範囲は１０〜３００ｎｍである。図２（ｄ）で、リセス領域のコーナーはアプリケーションにより角を付けても丸くしてもよい。図２（ｄ）でｄ４は、窒化膜４の厚さと関連付けられており、チャネルの側面を囲むゲート電極８の幅を表し、ｄ４の幅は３〜２００ｎｍの範囲である。図２（ｄ）でｄ５は、図２（ａ）におけるｄ１と本質的に同じ長さで、リセスされたチャネルの側面が露出される距離を表している。場合によっては、リセスされたチャネルの深さ方向への側面チャネルの露出された距離を表面での距離ｄ１より長くすることができる。
図２（ｂ）に示された構造を形成した後、スペーサ１０をゲート電極８の周りに形成することができる。スペーサ１０の幅は、図２（ａ）における距離ｄ１とゲート絶縁膜７の厚さを足した長さより大きく形成することができる。こうすることで、ゲート絶縁膜７を形成した後に形成されたコンタクトホールに金属配線物質を充填する後続プロセスにおいて、金属配線物質が側面チャネルを囲むゲート電極８と短絡することを防止することができる。従って、效果的に集積度を高めることができる。
図３は図２に示す素子の構造を少し変形した構造を示している。図２と異なる点は、図３（ｂ）の右側に示された区域５と区域８の断面形状である。図３では、区域５のフィールド絶縁膜５中のゲート電極８は、リセスシリコンボディ２の周りのゲート電極８と共に自己整合（又は自己整列）するよう形成されている。自己整合されるゲート電極８は、チャネルが形成されるウォール型シリコンボディ２をリセスし、両側の領域３の第１絶縁膜３及び領域４の窒化膜４を除去し、側面チャネルを露出させ、フィールド絶縁膜５をリセスして形成する。
図４（ａ）は、複数のウォール型シリコンボディ２が図２に示す構造に形成されていることを示し、かつ間隔が狭いウォール型シリコンボディ２と間隔の広いシリコンボディ２間の制御電極に沿った断面構造を示す。図４（ａ）の右側に示すように、シリコンボディ２間の間隔が広い場合、隔離絶縁膜５の最初に形成された厚みはそのまま維持される。ウォール型シリコンボディ２間の最小間隔は、最小ボディ幅（３ｎｍ）と等しい。その間隔は、ボディ形成プロセスを削減したり物理的なレイアウトにおける距離を変更することで変更が可能である。図４（ａ）の左側を参照すると、シリコンボディ２間の間隔は狭く形成されていることが分かる。この場合、シリコンボディ２間の窒化膜４の全体幅（図４のｄ８）が狭いため、隔離絶縁膜５はリセス後のエッチングプロセスで除去され、リセスされたシリコンボディ２表面より低く形成される。図３の構造に対応する図４（ｂ）の構造は、図４（ａ）に示す構造よりも薄い領域５のフィールド絶縁膜５を有している。その理由は、間隔の狭いシリコンボディ２間の領域５が適切な深さにリセスされているからである。
この点について、互いに密に接近したシリコンボディ２間の隔離絶縁膜５は、垂直方向よりも水平方向でより薄く、かつ上述した原理により容易にエッチングされるので、その表面はリセスされたシリコンボディ２の表面より低く形成される。
図５（ｂ）は、図２（ａ）のウォール型シリコンボディ２の側面に形成された領域４の窒化膜４の中心に沿った断面図であり、かつ図５（ｃ）は、隔離絶縁膜５上のゲート電極８を横断した断面図である。図５（ｂ）では、領域４の窒化膜４のリセス幅（図２のｄ９）は、選択的エッチングによりシリコンボディ２のリセス幅（図２のｄ１０）より広く形成され、リセスされた窒化膜４領域内のゲート電極８幅（図５のｄ１１）は突出幅（図２のｄ７）より広く形成されている。プロセス条件を変更すれば、シリコンボディ２表面に形成するゲート電極８の幅は更に広くすることができる。
図５（ｃ）では、領域５の隔離絶縁膜５を意図的にリセス形状にエッチングしていないので、ゲート電極８は第２絶縁膜５の表面のみに形成されている。図５（ｂ）、（ｃ）の領域１０のスペーサ１０は破線で示されており、ゲート電極８形成後に形成される。スペーサ１０の適切な厚み（ｄ６）は、好ましくは図５（ａ）のｄ１とゲート絶縁膜７の厚みの合計より広い。図５（ｂ）で、窒化膜４に埋設されたゲート電極８が窒化膜４とのストレスを引き起こす場合には、窒化膜４とゲート電極８の間に絶縁膜（ゲート絶縁膜７）を形成可能である。
図６は、図２のゲート電極８とシリコンボディ２が互いに会合する地点のゲート電極８に沿った、ウォール型シリコンボディ２の断面構造である。領域２のリセスされたシリコンボディ２の表面に沿って形成されたコーナー部は丸く形成され、ゲート電極８からの電場の集中を防ぎデバイス（素子）の信頼性を改善することができる。また、コーナーに沿って形成され得る寄生チャネル（parasitic channel）を除去し、リーク電流を減らすことができる。
図６（ｂ）で、リセスされたシリコンボディ２のコーナー領域は丸く形成され、かつシリコンボディ２幅は、シリコンボディ２の抵抗を減らすことができるように領域の基板に向かって徐々に広くなっている。図６（ｃ）では、リセスされたシリコンボディ２のコーナーは丸く形成され、領域２の本体（シリコンボディ）は側面チャネルを含むチャネルの周りでほぼ垂直の状態を維持し、その下で徐々に広くなっている。
図７に、図２に示すＭＯＳ素子構造の製造方法の一実施例を示す。図７は、チャネルが形成されたシリコンボディ、及びＳＴＩ（Shallow Trench Isolation）の形態の素子（device）隔離が造られ、かつ表面を平面化した後の主要プロセスを示す。この場合、この方法はシリコンボディ２の表面に第１酸化膜３を形成した状態で実施される。
図７（ａ）は隔離プロセス後の平面化した状態を示す。図７（ｂ）は、ゲート開口（オープン）用ハード（hard）マスクとして領域１２の第４絶縁膜１２と領域６のアモルファスシリコン６を形成し、ゲートオープンマスクを用いて領域１２と６を除去して得られた構造を示す。もし必要であれば、このプロセスは領域１２の第４絶縁膜１２上に残留するパターン付きフォトレジストで実施することができる。
図７（ｃ）は、領域２のシリコンボディ２のリセスすべきチャネル領域の部分が、ゲートオープンマスクを用いて部分的にエッチングされた状態を示す。以後のプロセスにおける表面保護のため、リセスされたシリコンボディ２の表面に１〜２０ｎｍの厚みの絶縁膜が選択的に形成される。図７（ｄ）に示すように、領域４の窒化膜４と領域３の第１絶縁膜３を除去してリセスされたシリコンボディ２の表面と側面を露出させる。シリコンボディ２がリセスされた後、形成された選択的絶縁膜３が除去され、かつ露出したシリコン表面の質を向上させるためのプロセス（適切なクリーニングプロセスや水素アニーリング）を行い、かつそれから、領域７のゲート絶縁膜７が形成される。
図７（ｃ）及び図７（ｄ）に示すプロセスを実行する際、領域２と領域６のエッチングは逆の順番で行ってもよい。また、図示されていないが、図３の構造を形成するためにフィールド絶縁膜５をリセスしてもよい。図７（ｅ）は、ゲート電極物質を形成し平面化した後の構造を示す。図７（ｆ）は、領域６と領域１２が選択的に除去されたことを示す。以後のプロセスは、スペーサ形成、珪化物形成（必要な場合）、絶縁膜形成、コンタクト（接点）形成及び金属接続などで、既存のプロセスと同様の仕方で実行する。図７の実施例では、図７（ａ）、（ｃ）、または（ｄ）に示すプロセスに続いて、チャネルドーピングを行うことができる。図７（ｃ）または（ｄ）に示すプロセスに続いてチャネルドーピングを行う場合は、リセス領域にのみ選択的に施すことができる。ソース／ドレインドーピングは図７（ｆ）に示すプロセスに続いて行うのが好ましい。場合によっては、図７（ａ）の領域２のシリコンボディ２全体にソース／ドレインドーピング用のイオン注入を行い、チャネルとして働く領域を選択的にエッチングすると、ソース／ドレインを互いに隔離して形成することができる。
図７（ｆ）のプロセスに続いて、絶縁膜スペーサ１０を５〜２００ｎｍの厚みに形成することができる。好適にはスペーサ物質は図２（ａ）にｄ１で示すようにゲート電極８を完全に覆うように形成される。そうすることで、絶縁膜を形成しかつコンタクトホール（hole）を形成した後、金属配線をするプロセスで、ゲート電極８と、配線のためにコンタクトホールに充填した金属が互いに短絡しない。図７に示す実施例では、領域６及び１２の材料は自己整合型ゲート構造形成のために使用される。アモルファスシリコン６と第４絶縁膜１２の物質を用いるが、他の選択性のある物質を用いることもできる。
図８に、図７（ａ）、（ｂ）に示す構造に代わる別の実施例を示す。この例では、ＳＴＩ要素隔離領域が窒化膜４を用いて形成され、かつそれから図７と同様の製造プロセスが実行される。
図９はさらに別の実施例を示し、この例では、図７（ａ）の構造でシリコンボディ２の表面に薄い第１酸化膜３を形成した後、図７と同様の製造プロセスが実行される。例えば、図９（ａ）で一部を示す構造は、図８（ａ）の領域５の第２絶縁膜５を選択的にシリコンボディ２表面付近までエッチングし、窒化膜４をシリコンボディ２表面付近まで選択的に除去することにより得ることができる。
図１０は、図７（ａ）の構造を形成するための一つの方法を示す。シリコン基板１上に、第３絶縁膜１１を形成した後、アクティブシリコンボディ２を規定するためのマスクを使用して第３絶縁膜１１を除去して、図１０（ａ）に示すようにシリコン基板１を５００ｎｍ未満の適切な深さまでエッチングして、領域２のウォール型シリコンボディ２を形成する。この場合、シリコンボディ２の幅を狭くするプロセスを追加することができる。また、シリコンボディ２側面を強化するアニーリングプロセスを実行してもよい。その後絶縁膜を完全に除去し、次に、領域３の第１絶縁膜３を厚さ１ｎｍを越える長さに形成し、その上に領域４の窒化膜４が形成される。それから厚い絶縁膜が形成されて平面化され、それによって、図１０（ｂ）に示すように領域５の隔離絶縁膜を形成する。上述した図１０の説明で述べたものを含む適切な平面化プロセスにより、図１０（ｃ）に示す構造が得られる。
以上説明したように、本発明はサドル（Saddle）構造を持つＭＯＳ素子に関する。より詳しくは、チャネルとゲート構造がサドル構造で、ＭＯＳ素子の縮小化特性と性能を改善することができる新規な構造の高集積／高性能ＭＯＳ素子（デバイス）に関する。したがって、産業上利用可能である。
既存のリセスされたチャネルＭＯＳ素子の構造図であって、（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。 本発明によるサドル型ＭＯＳ素子の構造図であって、（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。 本発明の変更した実施形態のＭＯＳ素子の構造図であって、（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。 図４（ａ）及び図４（ｂ）は、図２に図示されたゲート電極の断面構造図を示す。 図２（ａ）に示す窒化膜の中心に沿った断面構造図であって、（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）Ｃ−Ｃ断面図を示す。 図６（ａ）ないし図６（ｃ）は、図２（ｄ）でリセスされたチャネルの上表面側のコーナーを丸く形成していることを示す断面図を示す。 図７（ａ）ないし図７（ｆ）は、図２のＭＯＳ構造を形成する方法の第１実施例を示す。 図８（ａ）及び図８（ｂ）は、図２のＭＯＳ構造を形成する方法の第２実施例を示す。 図９（ａ）及び図９（ｂ）は、図２のＭＯＳ構造を形成する方法の第３実施例を示す。 図１０（ａ）ないし図１０（ｃ）は、本発明のシリコンボディ構造を形成するために領域１，２，５を形成する方法の実施例を示す。
１：シリコン基板
２：ウォール型（Wall-type）シリコンボディ
３：第１絶縁膜
４：窒化膜
５：第２絶縁膜（フィールド（field）絶縁膜または隔離絶縁膜）
６：アモルファスシリコン（またはポリシリコン）
７：ゲート絶縁膜
８：ゲート電極（または自己整合型ゲート電極）
９：ソース／ドレイン領域
１０：スペーサ
１１：第３絶縁膜
１２：第４絶縁膜

Claims (14)

  1. シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型シリコンボディ２；
    前記シリコン基板１の表面と前記シリコンボディ２の側面に形成された第１絶縁膜３；
    前記第１絶縁膜３の表面上に形成された窒化膜４；
    前記窒化膜４の表面上に形成され、少なくとも前記シリコンボディ２の表面高さまで到達する要素隔離用の第２絶縁膜５；
    前記シリコンボディ２の上面から所定の深さを有し、前記シリコンボディ長方向において所定の幅を有するようにリセスされた、チャネル領域に使用される第１のリセス領域；
    前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出したチャネル領域に使用される第２のリセス領域；
    前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたゲート絶縁膜７；
    前記ゲート絶縁膜７の上に形成され、少なくとも前記第１のリセス領域及び第２のリセス領域を埋め込み、前記第２絶縁膜５の上面よりも高く形成された、ゲート電極８；
    前記ゲート電極８の両側のシリコンボディ２の中にある深さで形成されたソース／ドレイン領域９；を包含するＭＯＳ素子。
  2. 前記シリコンボディ２が近接して複数形成され、かつ、単結晶シリコンで形成されており、隣接して形成された前記シリコンボディ２間の前記第１絶縁膜３、第２絶縁膜５及び窒化膜４の表面が、リセスされた前記シリコンボディ２の表面より低く形成された請求項１に記載されたＭＯＳ素子。
  3. シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型シリコンボディ２；
    前記シリコン基板１の表面と前記シリコンボディ２の側面に形成された第１絶縁膜３；
    前記第１絶縁膜３の表面上に形成された窒化膜４；
    前記窒化膜４の表面上に形成され、少なくとも前記シリコンボディ２の表面高さまで到達する要素隔離用の第２絶縁膜５；
    前記シリコンボディ２の上面から所定の深さを有し、前記シリコンボディ長方向において所定の幅を有するようにリセスされた、チャネル領域に使用される第１のリセス領域；
    前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、かつ、前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出したチャネル領域に使用される第２のリセス領域；
    前記第２絶縁膜５の上面から所定の深さにリセスされ、ゲート電極８の延在方向に延在する第３のリセス領域；
    前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたゲート絶縁膜７；
    前記ゲート絶縁膜７の上に形成され、少なくとも前記第１のリセス領域、第２のリセス領域及び第３のリセス領域を埋め込み、かつ、前記第２絶縁膜５の上面よりも高く形成された、ゲート電極８；
    前記ゲート電極８の両側のシリコンボディ２の中にある深さで形成されたソース／ドレイン領域９；を包含するＭＯＳ素子。
  4. 前記シリコンボディ２に形成されリセスされた前記第１のリセス領域の底部コーナーに角が付けられているか、または、前記底部コーナーが丸く形成されている請求項１ないし３のいずれかに記載されたＭＯＳ素子。
  5. 前記ゲート絶縁膜７は、０．５ｎｍ〜１５ｎｍの範囲の厚さで、前記シリコンボディ２の前記第１のリセス領域および第２のリセス領域の前記チャネル領域に形成された請求項１または３に記載されたＭＯＳ素子。
  6. 前記シリコンボディ２の断面形状は、上方部分が下方部分より幅がより狭くかつ、前記シリコンボディ２の上面から前記シリコン基板１に向かって徐々に広くなるか、または前記シリコンボディ２の上面から前記第２のリセス領域の前記チャネル領域部分では垂直で、前記垂直の部分に続いて、前記シリコン基板１に向かって徐々に広くなる請求項１または３に記載されたＭＯＳ素子。
  7. 前記ゲート電極８は、アモルファスシリコン、ポリシリコン又はアモルファスＳｉＧｅ又はポリＳｉＧｅ、所定の仕事関数の金属、所定の仕事関数の珪化物、または前記金属、珪化物の組合せである請求項１または３に記載されたＭＯＳ素子。
  8. 前記ゲート電極８の側面に形成されたスペーサ１０をさらに含み、
    前記スペーサ１０は、絶縁膜から形成され、５ｎｍ〜２００ｎｍの厚さを有し、かつ、シリコンボディ２の表面に露出したゲート電極８を覆うのに十分なスペーサの厚みを備える請求項１または３に記載されたＭＯＳ素子。
  9. シリコン基板１と、前記シリコン基板１上に接続して形成されたウォール型シリコンボディ２；
    前記シリコン基板１の表面と前記シリコンボディ２の側面に形成された第１絶縁膜３；
    前記第１絶縁膜３の表面上に形成された窒化膜４；
    前記窒化膜４の表面上に形成され、少なくとも前記シリコンボディ２の表面高さまで到達する要素隔離用の第２絶縁膜５；
    前記シリコンボディ２の上面から所定の深さを有し、前記シリコンボディ長方向において所定の幅を有するようにリセスされた、チャネル領域に使用される第１のリセス領域；
    前記第１のリセス領域の周囲の前記窒化膜４及び前記第１絶縁膜３は、前記第１のリセス領域の前記深さよりも深く、かつ前記第１のリセス領域の前記幅よりも大きな幅を有するようにエッチングされ、前記シリコンボディ２の側面が露出したチャネル領域に使用される第２のリセス領域；
    前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に形成されたゲート絶縁膜７；
    前記ゲート絶縁膜７の上に形成され、少なくとも前記第１のリセス領域及び第２のリセス領域を埋め込んで形成されたゲート電極８；
    前記ゲート電極８の両側のシリコンボディ２の中にある深さで形成されたソース／ドレイン領域９；を含み、
    前記ゲート電極８は、前記シリコンボディ２の上面と同じ高さで形成されるか、または、前記シリコンボディ２の上面から１ｎｍ〜３００ｎｍの高さに形成されたＭＯＳ素子。
  10. 前記シリコンボディ２上面上で形成される前記ゲート電極８の幅が、前記シリコンボディ２の上面下で形成された幅より大きいか又は小さい請求項１または３に記載されたＭＯＳ素子。
  11. 前記スペーサ１０を形成し、絶縁物質を形成した後、前記絶縁物質にコンタクトホールを形成し、前記コンタクトホールに金属配線を形成する工程において、前記ゲート電極８と前記コンタクトホールに形成された金属配線とが互いに短絡されないように構成された請求項８に記載されたＭＯＳ素子。
  12. 前記ゲート絶縁膜７が形成される前に、シリコン表面の質を向上させるための水素アニーリングを含んだ表面処理を実行する請求項１または３に記載されたＭＯＳ素子。
  13. 前記シリコン基板１に、前記シリコンボディ２、前記第１絶縁膜３、前記窒化膜４及び前記第２絶縁膜５を順に形成し、前記第１絶縁膜３、前記窒化膜４及び前記第２絶縁膜５の上面を前記シリコンボディ２の上面近傍まで平面化した後、かつそれから前記第１のリセス領域の表面、及び、前記第２のリセス領域において露出した前記シリコンボディ２の側面に前記ゲート絶縁膜７を形成することにより前記ＭＯＳ素子が形成されている請求項１または３に記載されたＭＯＳ素子。
  14. リセスされた前記窒化膜４上に形成される前記ゲート電極８が、前記窒化膜４とのストレスを発生させるのを防止するために、前記ゲート電極８と前記窒化膜４との間に、ストレスを低減する絶縁膜が形成されている請求項１または３に記載されたＭＯＳ素子。
JP2007545368A 2004-12-11 2005-12-06 サドル型ｍｏｓ素子 Active JP4950064B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2004-0104560 2004-12-11
KR1020040104560A KR100689211B1 (ko) 2004-12-11 2004-12-11 안장형 엠오에스 소자
PCT/KR2005/004148 WO2006062331A1 (en) 2004-12-11 2005-12-06 Saddle type mos device

Publications (2)

Publication Number Publication Date
JP2008523610A JP2008523610A (ja) 2008-07-03
JP4950064B2 true JP4950064B2 (ja) 2012-06-13

Family

ID=36578120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007545368A Active JP4950064B2 (ja) 2004-12-11 2005-12-06 サドル型ｍｏｓ素子

Country Status (4)

Country Link
US (1) US8633545B2 (ja)
JP (1) JP4950064B2 (ja)
KR (1) KR100689211B1 (ja)
WO (1) WO2006062331A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612718B1 (ko) 2004-12-10 2006-08-17 경북대학교 산학협력단 안장형 플래시 메모리 소자 및 제조방법
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
KR100753051B1 (ko) * 2005-12-29 2007-08-30 주식회사 하이닉스반도체 새들형 핀 트랜지스터 제조방법
KR100726150B1 (ko) 2005-12-29 2007-06-13 주식회사 하이닉스반도체 새들형 핀 트랜지스터 제조방법
KR100827656B1 (ko) * 2006-08-11 2008-05-07 삼성전자주식회사 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를채택하는 반도체소자 및 그 제조방법
KR100818656B1 (ko) * 2006-09-29 2008-04-01 주식회사 하이닉스반도체 새들형 트랜지스터, 그를 포함하는 반도체 소자 및 그 제조방법
KR100823874B1 (ko) * 2006-12-28 2008-04-21 경북대학교 산학협력단 낮은 누설전류를 갖는 고밀도 ｆｉｎ 전계효과트랜지스터및 그 제조 방법
KR101511933B1 (ko) * 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
US8053318B2 (en) * 2009-06-25 2011-11-08 International Business Machines Corporation FET with replacement gate structure and method of fabricating the same
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
KR102018101B1 (ko) * 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR102078072B1 (ko) * 2013-06-26 2020-04-07 인텔 코포레이션 리세스되지 않은 필드 절연체 및 그 필드 절연체 위의 더 얇은 전극들을 갖는 트라이게이트 트랜지스터 구조
US9773869B2 (en) * 2014-03-12 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9431395B2 (en) * 2014-07-01 2016-08-30 International Business Machines Corporation Protection of semiconductor-oxide-containing gate dielectric during replacement gate formation
US9614088B2 (en) * 2014-08-20 2017-04-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
US9640641B2 (en) 2015-07-15 2017-05-02 International Business Machines Corporation Silicon germanium fin channel formation
US10784325B2 (en) * 2016-12-23 2020-09-22 Intel Corporation Saddle channel thin film transistor for driving micro LEDs or OLEDs in ultrahigh resolution displays

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770713B2 (ja) * 1987-02-12 1995-07-31 松下電器産業株式会社 Ｍｏｓ型半導体装置及びその製造方法
JPH01304779A (ja) * 1988-06-02 1989-12-08 Seiko Epson Corp Ｍｏｓ型半導体装置の製造方法
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JP3378414B2 (ja) * 1994-09-14 2003-02-17 株式会社東芝 半導体装置
US5583065A (en) 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
KR0166840B1 (ko) 1995-05-12 1999-01-15 문정환 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
KR100287068B1 (ko) 1997-12-24 2001-04-16 정선종 자기정렬형함몰채널구조를기반으로하는고집적저전압이이피롬셀의구조및그제조방법
US6291310B1 (en) * 1999-11-24 2001-09-18 Fairfield Semiconductor Corporation Method of increasing trench density for semiconductor
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
KR20020025325A (ko) 2000-09-28 2002-04-04 편동현 인터넷을 이용한 현장 시뮬레이션 헬스시스템
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100458288B1 (ko) 2002-01-30 2004-11-26 한국과학기술원 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
KR100423904B1 (ko) * 2002-03-26 2004-03-22 삼성전자주식회사 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법
US7193893B2 (en) * 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US6885055B2 (en) 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
KR100471189B1 (ko) 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
EP1602125B1 (en) * 2003-03-07 2019-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation process
US7326619B2 (en) * 2003-08-20 2008-02-05 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device including recessed channel transistor
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
KR100543901B1 (ko) * 2003-09-19 2006-01-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20050064233A (ko) 2003-12-23 2005-06-29 주식회사 하이닉스반도체 Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법
US7005700B2 (en) 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
US7098119B2 (en) * 2004-05-13 2006-08-29 Taiwan Semiconductor Manufacturing Co. Ltd. Thermal anneal process for strained-Si devices
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
KR100612718B1 (ko) 2004-12-10 2006-08-17 경북대학교 산학협력단 안장형 플래시 메모리 소자 및 제조방법

Also Published As

Publication number Publication date
US8633545B2 (en) 2014-01-21
KR100689211B1 (ko) 2007-03-08
US20090108358A1 (en) 2009-04-30
JP2008523610A (ja) 2008-07-03
WO2006062331A1 (en) 2006-06-15
KR20060065946A (ko) 2006-06-15

Similar Documents

Publication Publication Date Title
JP4950064B2 (ja) サドル型ｍｏｓ素子
JP4904815B2 (ja) 半導体装置及びその製造方法
JP4950065B2 (ja) サドル型フラッシュメモリ素子及びその製造方法
US7470951B2 (en) Hybrid-FET and its application as SRAM
KR100748261B1 (ko) 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법
US6992358B2 (en) Semiconductor device and method for manufacturing the same
JP5017795B2 (ja) 電界効果トランジスタの製造方法
US7816216B2 (en) Semiconductor device comprising transistor structures and methods for forming same
US20060175669A1 (en) Semiconductor device including FinFET having metal gate electrode and fabricating method thereof
US7675112B2 (en) Semiconductor device with a surrounded channel transistor
US8410547B2 (en) Semiconductor device and method for fabricating the same
JP2006303451A (ja) 半導体装置及び半導体装置の製造方法
US20080029810A1 (en) Methods of fabricating semiconductor devices having buried gates and related semiconductor devices
KR20050108916A (ko) 다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법
JP2006013303A (ja) 半導体装置及びその製造方法
US20060270138A1 (en) Transistors having a recessed channel region and methods of fabricating the same
KR20060128472A (ko) 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
JP4527552B2 (ja) 半導体装置とその製造方法
KR100648635B1 (ko) 안장형 구조를 갖는 ｍｏｓ 소자
CN110164968B (zh) 半导体器件及其形成方法
KR100578745B1 (ko) 다중 게이트 모스 트랜지스터 및 그 제조 방법
KR100713915B1 (ko) 돌기형 트랜지스터 및 그의 형성방법
US20140110770A1 (en) Saddle type mos device
KR100979241B1 (ko) 반도체 소자 및 그의 제조방법
KR100502428B1 (ko) 리세스 채널 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110114

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110603

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110824

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120210

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120308

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4950064

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250