KR20050064233A - Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20050064233A KR20050064233A KR1020030095583A KR20030095583A KR20050064233A KR 20050064233 A KR20050064233 A KR 20050064233A KR 1020030095583 A KR1020030095583 A KR 1020030095583A KR 20030095583 A KR20030095583 A KR 20030095583A KR 20050064233 A KR20050064233 A KR 20050064233A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- trench
- gate
- oxide film
- memory device
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 49
- 150000004767 nitrides Chemical class 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 230000008569 process Effects 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 7
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- -1 CrSix Inorganic materials 0.000 claims description 4
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 229910019044 CoSix Inorganic materials 0.000 claims description 3
- 229910005889 NiSix Inorganic materials 0.000 claims description 3
- 229910008486 TiSix Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 239000012686 silicon precursor Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- 238000000231 atomic layer deposition Methods 0.000 claims 2
- 230000014759 maintenance of location Effects 0.000 abstract description 6
- 230000009467 reduction Effects 0.000 abstract description 4
- 239000000969 carrier Substances 0.000 abstract description 3
- 238000007667 floating Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000010405 reoxidation reaction Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000003031 high energy carrier Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 핫 캐리어에 의한 리텐션 타임의 감소를 방지할 수 있는 SONOS형 비휘발성 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 트렌치가 형성된 기판의 프로파일을 따라 상기 트렌치 주변의 상기 기판 상의 일부까지 소정의 폭으로 확장되어 배치된 ONO(산화막/질화막/산화막) 구조의 게이트 절연막; 상기 트렌치를 매립하며, 상기 게이트 절연막 상에 오버랩되어 형성된 게이트 전도막; 및 상기 게이트 전도막 상에 오버랩되어 형성된 하드마스크를 포함하는 SONOS형 비휘발성 메모리 소자를 제공한다.
또한, 본 발명은, 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 프로파일을 따라 ONO(산화막/질화막/산화막) 구조의 게이트 절연막을 차례로 형성하는 단계; 상기 게이트 절연막 상에 상기 트렌치를 매립하도록 게이트 전도막을 증착하는 단계; 상기 게이트 전도막 상에 하드마스크를 형성하는 단계; 및 상기 하드마스크와 상기 게이트 전도막 및 상기 게이트 절연막을 선택적으로 식각하여 하드마스크/게이트 전도막/게이트 절연막 구조의 게이트 전극을 형성하는 단계를 포함하는 SONOS형 비휘발성 메모리 소자 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 SONOS(Silicon Oxide Nitride Oxide Silicon)형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
EEPROM은 작은 셀 사이즈와 제조 기술로 인한 저 비용과, 작은 프로그래밍 접압과 빠른 소거 및 쓰기 동작과 오랜 데이타 저장 능력(Retention) 및 신뢰성(Reliability 또는 Endurance) 등으로 인해 PDA(Personal Digital Assistance ) 등의 모바일 컴퓨터, 디지탈 카메라(Digital camera), PCS(Personal Communication System), 스마트 카드 등의 제품에 신호 처리(Signal processing)용 트랜지스터 또는 DRAM(Dynamic Random Access Memory) 대체용 메모리로 각광받고 있다.
EEPROM(Electrically Erasable and Programmable Read Only Memory) 반도체 소자에는 두가지의 중요한 기술이 있다. 즉, 그것은 플로팅 게이트(Floating gate 또는 플래시) EEPROM과 SONOS(또는 플로팅 트랩) EEPROM이다.
초기 EEPROM 개발시에는 SONOS 기술은 EEPROM의 큰 줄기(Main stream)로 인식되지 않았지만, 실리콘 질화막(SiN) 관련 기술의 발전으로 저전압 SONOS 기술은 플로팅 게이트 EEPROM 즉, 플래시 메모리의 대처 기술로 각광받고 있다.
플로팅 게이트 대비 SONOS의 장점은 단일 결함(Single defect)이 데이타 손실을 유발하지 않기 때문에 갖는 오랜 데이타 저장 능력(Endurance)이다.
SONOS EEPROM과 플래시(Flash) 메모리의 차이점은 구조적인 측면에서, 플래시 메모리에서는 플로팅 게이트를 적용하여 이곳에 전하를 저장하는 반면, SONOS EEPROM에서는 질화막에 전하를 저장시키게 된다.
플래시 메모리에서는 플로팅 게이트로 폴리실리콘을 사용하기 때문에 만약 이곳에 한개의 결함(Defect)이라도 존재한다면 전하의 리텐션 타임(Retention time)이 현저하게 떨어지는 반면, SONOS에서는 상술한 바와 같이 폴리실리콘 대신 질화막을 적용하기 때문에 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.
또한, 플래시 메모리에서 플로팅 게이트 하부에 약 70Å 이상의 두께를 갖는 터널 산화막(Tunnel oxide)을 적용하기 때문에 저전압 동작(Low voltage operation) 및 고속(High speed) 동작을 구현하는데 한계가 있다. 하지만, SONOS는 질화막 하부에 다이렉트 터널링 산화막(Direct tunneling oxide)을 적용하기 때문에 저전압, 저파워(Low power) 및 고속 동작의 메모리 소자의 구현이 가능하게 한다.
도 1a 내지 도 1c는 종래기술에 따른 SONOS형 비휘발성 메모리 소자의 제조 공정을 도시한 단면도로서, 이를 참조하여 종래의 SONOS형 비휘발성 메모리 소자의 제조 공정을 살펴 본다.
도 1a에 도시된 바와 같이, 기판(100)에 국부적으로 소자 분리막(101)을 형성한다. 소자 분리막(101)은 LOCOS(LOCal Oxidation of Silicon) 방식 또는 STI(Shallow Trench Isolation) 방식을 적용한다.
이어서, 웰을 형성하는 바, 여기서는 웰 형성 공정을 생략한다.
이어서, 기판(100) 상에 터널링을 위한 제1산화막(102)과 전하 저장 전극용 질화막(103)과 장벽층으로 사용되는 제2산화막(104)을 차례로 증착한다. 산화막(104)은 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식을 이용하여 증착한다.
이어서, 도 1b에 도시된 바와 같이, 제2산화막(104) 상에 게이트 전도막(105)과 하드마스크용 절연막(106')을 증착한다.
여기서, 게이트 전도막(105)으로는 주로 폴리실리콘막을 사용하며, 게이트 전도막(105) 증착 후, 게이트 전도막(105)의 극성을 결정하기 위해 P형 또는 N형의 물순물을 이온주입할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 하드마스크용 절연막(106') 상에 게이트 전극 패턴 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 후, 마스크 패턴을 식각마스크로 하드마스크용 절연막(106')과 게이트 전도막(105)과 제2산화막(204)과 질화막(103) 및 제1산화막(102)을 식각하여 하드마스크(106)/게이트 전도막(105)/제2산화막(104)/질화막(103)/제1산화막(102)의 적층 구조를 갖는 게이트 전극을 형성한다. 마스크 패턴을 제거한 다음, 세정 및 재산화(Reoxidation) 공정을 실시한다.
이어서, 이온주입 공정을 실시하여 게이트 전극 패턴의 측면에 얼라인된 기판(100)에 LDD 구조의 확산영역(107)을 형성한 다음, 게이트 전극 측면에 스페이서(108)를 형성하고, 이온주입을 실시하여 소오스/드레인(109)을 형성한다.
전술한 바와 같이, SONOS EEPROM은 게이트 절연막이 ONO(산화막/질화막/산화막) 구조인 것을 제외하면, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 같은 구조를 갖는다.
게이트의 피치 사이즈가 0.13㎛이하로 적용됨에 따라 채널의 길이와 폭이 작아지고, 이에 따라 급격한 전계(Electric field)의 증가에 의해 핫 캐리어(Hot carrier)에 의한 질화막으로의 캐리어 주입(데이타 쓰기)이 용이하여 문턱전압(Threshold voltage)이 감소하게 된다.
이러한 상대적으로 용이한 데이타 쓰기는 EEPROM 소자에서는 쓰기 전압(Write voltage) 감소로 유리한 측면이 있지만, 큰 전계에 의한 고 에너지의 캐리어는 다이렉트 터널링 산화막에 데미지(Damage)를 유발한다.
이러한 핫 캐리어 데미지는 리텐션 타임의 증가라는 SONOS의 플래시 메모리에 대한 장점을 상쇄하게 된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 핫 캐리어에 의한 리텐션 타임의 감소를 방지할 수 있는 SONOS형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은, 트렌치가 형성된 기판의 프로파일을 따라 상기 트렌치 주변의 상기 기판 상의 일부까지 소정의 폭으로 확장되어 배치된 ONO(산화막/질화막/산화막) 구조의 게이트 절연막; 상기 트렌치를 매립하며, 상기 게이트 절연막 상에 오버랩되어 형성된 게이트 전도막; 및 상기 게이트 전도막 상에 오버랩되어 형성된 하드마스크를 포함하는 SONOS형 비휘발성 메모리 소자를 제공한다.
또한, 상기와 같은 목적을 달성하기 위해 본 발명은, 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 프로파일을 따라 ONO(산화막/질화막/산화막) 구조의 게이트 절연막을 차례로 형성하는 단계; 상기 게이트 절연막 상에 상기 트렌치를 매립하도록 게이트 전도막을 증착하는 단계; 상기 게이트 전도막 상에 하드마스크를 형성하는 단계; 및 상기 하드마스크와 상기 게이트 전도막 및 상기 게이트 절연막을 선택적으로 식각하여 하드마스크/게이트 전도막/게이트 절연막 구조의 게이트 전극을 형성하는 단계를 포함하는 SONOS형 비휘발성 메모리 소자 제조 방법을 제공한다.
본 발명은 SONOS EEPROM 반도체 소자를 게이트 피치 0.13㎛ 이하에서 구현하기 위한 트렌치형 SONOS EEPROM의 구조 및 그 제조 방법을 개시한다.
즉, 실리콘 기판을 트렌치 모양으로 식각한 후 ONO 구조의 게이트 절연막을 구현하여 게이트의 유효 채널 폭(Effective channel width)을 증가시켜 단채널 효과(Short channel effect)에 의한 핫 캐리어 생성을 억제한다. 이렇게 유효 채널 폭을 증가시키는 것은 단채널 효과를 억제할 뿐만아니라, 얇은 접합 깊이(Junction depth; Xj) 및 기판 채널 영역의 급격한 도핑 프로파일(Doping profile)을 완화시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 일실시예에 따른 SONOS형 비휘발성 메모리 소자를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 SONOS형 비휘발성 메모리 소자는, 트렌치(205)가 형성된 기판(200)의 프로파일을 따라 트렌치(205) 주변의 기판(200) 상의 일부까지 폭 'W'로 확장되어 배치된 ONO(제2산화막(208)/질화막(207)/제1산화막(206)) 구조의 게이트 절연막과, 트렌치(205)를 매립하며, 게이트 절연막 상에 오버랩되어 형성된 게이트 전도막(209)과, 게이트 전도막(209) 상에 오버랩되어 형성된 하드마스크(210)와, 게이트 절연막과 게이트 전도막(209) 및 하드마스크(210)으로 이루어진 트레치형 게이트 전극의 측면에 형성된 스페이서(211)와, 게이트 전극의 측면에 얼라인되어 기판(200)에 형성된 소오스/드레인(212)을 구비하며, 소오스/드레인(212)의 양측의 기판(200)에는 STI 구조의 소자 분리막(201)이 형성되어 있다.
여기서, 트렌치(205)는 1000Å ∼ 3000Å의 깊이이고, 질화막(207)은 25Å ∼ 100Å의 두께이고, 제1산화막(206)은 15Å ∼ 30Å의 두께이며, 제2산화막(208)은 25Å ∼ 100Å의 두께이다.
제1산화막(206)은, SiO2, HfO2, ZrO2, Ta2O5, Al
2O3, La2O3, Y2O3 및 CeO2
로 이루어진 그룹으로부터 선택된 어느 하나를 포함하며, 게이트 전도막(209)은, 500Å ∼ 2000Å의 두께인 N형 불순물이 도핑된 폴리실리콘막 또는 N형 불순물이 도핑된 폴리실리콘막 상에 W/WNx, WSix, CoSix, NiSix, CrSix 및 TiSix으로 이루어진 그룹으로 부터 선택된 적어도 하나가 적층된 구조를 모두 포함한다.
한편, 게이트 전도막(209)은 폴리실리콘 이외에 폴리실리콘1-xGex(x는 0.01∼0.99)를 사용할 수도 있다.
하드마스크(210)는 실리콘 질화막 또는 실리콘 산화질화막 등의 질화막을 사용하며, 게이트 전도막(209)과 하드마스크(210) 사이에 10Å ∼ 200Å 정도의 두께로 얇은 산화막을 삽입하여 사용할 수 있다.
도 3에 도시된 바와 같이, 본 발명에서는 SONOS EEPROM 소자를 게이트 피치가 0.13㎛ 이하에서 적용하기 위해, 기판(200)을 트렌치(205)로 식각하여 채널 폭(W)을 유효 채널 폭(W')으로 극단적으로 증가시킨다. 이로 인해 0.13㎛ 이하의 반도체 소자 기술에서도 플로팅 게이트 구조의 EEPROM 대비 SONOS의 장점인 단일 결함이 데이타 손실을 유발하지 않는 특징을 유지하며, 오랜 저장 능력과 신뢰성을 확보할 수 있다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 SONOS형 비휘발성 메모리 소자의 제조 공정을 도시한 단면도로서, 이를 참조하여 전술한 도3의 구성을 갖는 본 발명의 SONOS형 비휘발성 메모리 소자 제조 공정을 살펴 본다.
도 2a에 도시된 바와 같이, 기판(200)에 국부적으로 소자 분리막(201)을 형성한다. 소자 분리막(201)은 LOCOS 방식 또는 STI 방식을 적용한다. 이어서, 웰을 형성하는 바, 여기서는 웰 형성 공정을 생략한다.
이어서, 기판(200) 상에 패드 산화막(202)과 패드 질화막(203)을 차례로 형성한 다음,패드 질화막(203) 상에 트렌치 형성을 위한 마스트 패턴(도시하지 않음)을 형성한다.
패드 산화막(202)은 10Å ∼ 300Å의 두께로 형성하며, 패드 질화막(203)은 500Å ∼ 1000Å의 두께로 형성하는 것이 바람직하다.
패드 산화막(202)은 기판(200)이 실리콘 재질일 경우 퍼니스(Furnace)로 O2 분위기 하에서 기판(200)을 노출시켜 산화(Oxidation) 공정에 의해 형성할 수 있으며, SiCl6, SiCl4, SiCl2H2, SiH4, SiF4
, TEOS 및 SiF6로 이루어진 그룹으로부터 선택된 어느 하나의 실리콘 함유 가스와, N2O 또는 O2의 산소 함유 가스를 이용하여 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식으로 증착한다.
패드 질화막(203)은 실리콘 전구체로 SiCl4 또는 Si2Cl6, SiCl2
H2, SiH4, SiF4, TEOS 또는 SiF6 등을 사용하고, 질소 가스로 N2 또는 NH3
를 사용하는 원자층 증착 방식을 이용하여 형성한다.
이어서, 마스크 패턴을 식각마스크로 패드 질화막(203)과 패드 산화막(202)을 식각하여 트렌치가 형성될 기판의 영역(204)을 오픈시킨 다음, 마스크 패턴을 제거한 후, 세정 공정을 실시한다.
이어서, 도 2b에 도시된 바와 같이, 패드 질화막(203)과 패드 산화막(202)을 식각마스크로 기판(200)을 식각하여 기판(200)의 게이트 전극이 형성될 영역에 트렌치(205)를 형성한다.
여기서, 트렌치(205)는 1000Å ∼ 3000Å의 깊이로 형성하는 것이 바람직하다.
한편, 트렌치(205) 식각시 마스트 패턴을 식각마스크로 사용할 수 있으며, 트렌치(205) 형성 후 재산화(Reoxidation) 공정과 HF 등의 케미컬을 이용한 습식 식각 공정을 실시할 수 있다.
이어서, 트렌치(205)가 형성된 프로파일을 따라 터널 산화막인 제1산화막(206)과 전하 저장 전극을 위한 질화막(207)과 장벽층 역할을 위한 제2산화막(208)을 형성한 다음, 트렌치(205)를 매립하도록 게이트 전도막(209)을 증착한다.
제1산화막(206)은 15Å ∼ 30Å 정도의 두께로 형성하는 것이 바람직하며, SiO2나 SiO2 보다 밴드 갭(Band gap)이 작은 HfO2, ZrO2, Ta
2O5, Al2O3, La2O3, Y2O
3 및 CeO2로 이루어진 그룹으로부터 선택된 어느 하나의 고유전율(3.9보다 큰 유전율)의 산화막을 이용할 수 있다. SiO2는 구조 계면 산화 방식을 이용한다.
HfO2, ZrO2, Ta2O5, Al2O3, La
2O3, Y2O3 또는 CeO2 등의 고유전율 산화막은 계면 산화 또는 ALD 방식을 이용하여 증착하며, 이러한 고유전율 산화막 형성 전에 계면 산화를 먼저 실시한 후 증착 고유전율 산화막을 증착할 수 있다.
질화막(207)은 25Å ∼ 100Å의 두께로 형성하는 것이 바람직하며, 실리콘 전구체로 SiCl4 또는 Si2Cl6를 사용하고, 질소 가스로 NH3를 사용하는 ALD 방식을 이용하여 형성한다.
제2산화막(208)은 25Å ∼ 100Å의 두께로 형성하는 것이 바람직하며, SiCl6, SiCl4, SiCl2H2, SiH4, SiF4
, TEOS 및 SiF6로 이루어진 그룹으로부터 선택된 어느 하나의 실리콘 함유 가스와, N2O 또는 O2의 산소 함유 가스를 이용하여 LPCVD 방식으로 증착한다.
게이트 절연막의 특성 향상을 위해 별도의 어닐 공정을 실시할 수도 있는 바, 어닐 공정시에는 800℃ 이상의 고온에서 실시하며, N2, O2, D2 및 D
2O로 이루어진 그룹으로부터 선택된 어느 하나의 가스 분위기에서 실시한다.
게이트 전도막(209)은 N형 불순물이 도핑된 폴리실리콘막을 사용하여 500Å ∼ 2000Å의 두께로 형성하는 것이 바람직하다.
또한, 게이트 전도막(209)은 N형 불순물이 도핑된 폴리실리콘막 상에 W/WNx, WSix, CoSix, NiSix, CrSix 및 TiSix으로 이루어진 그룹으로 부터 선택된 적어도 하나가 적층된 구조를 이용할 수도 있다.
이어서, 도 2d에 도시된 바와 같이, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 에치백(Etchbach) 공정을 통해 게이트 전도막(209) 표면을 평탄화한다.
이러한 평탄화 공정은 게이트 전도막(209) 상부가 평탄하게 증착될 경우에는 생략이 가능하나, 도 2c와 같이 그 중앙부가 오목한 형태의 굴곡을 갖는 경우에는 평탄화 공정을 실시하는 것이 바람직하다.
한편, 게이트 전도막(209)이 극성을 갖도록 하기 위해서는 막 증착 후, 별도의 P형 또는 N형 불순물 이온주입 공정을 실시함으로써 가능하다.
이어서, 게이트 전도막(209) 상에 질화막 계열의 물질을 이용하여 하드마스크용 절연막(210')을 증착한다.
이어서, 도 2e에 도시된 바와 같이, 게이트 전극 패턴 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 후, 마스크 패턴을 식각마스크로 하드마스크용 절연막(210')과 게이트 전도막(209)과 제2산화막(208)과 질화막(207) 및 제1산화막(206)을 식각하여 하드마스크(210)/게이트 전도막(209)/제2산화막(208)/질화막(207)/제1산화막(206)의 적층 구조를 갖는 게이트 전극을 형성한다.
이어서, 마스크 패턴을 제거한 다음, 세정 및 재산화(Reoxidation) 공정을 실시한다.
이어서, 후속 공정으로, 이온주입 공정을 실시하여 게이트 전극 패턴의 측면에 얼라인된 기판(200)에 소오스/드레인(212)을 형성한 후, 게이트 전극 측면에 스페이서(211)를 형성함으로써, 도 3에 도시된 구조를 형성하게 된다.
전술한 바와 같이 이루어지는 본 발명은, 기판을 트렌치 식각하여 채널 폭을 유효 채널 폭으로 증가시킴으로써, 0.13㎛ 이하의 반도체 소자 기술에서도 플로팅 게이트 구조의 EEPROM 대비 SONOS의 장점인 단일 결함이 데이타 손실을 유발하지 않는 특징을 유지하며, 오랜 저장 능력과 신뢰성을 확보할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 핫 캐리어에 의한 리텐션 타임의 감소와 같은 특성 열화 없이 고집적 EEPROM에 사용할 수 있어, SONOS형 EEPROM의 성능을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 SONOS형 비휘발성 메모리 소자의 제조 공정을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 SONOS형 비휘발성 메모리 소자의 제조 공정을 도시한 단면도.
도 3은 본 발명의 일실시예에 따른 SONOS형 비휘발성 메모리 소자를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 기판 201 : 소자 분리막
205 : 트렌치 206 : 제1산화막
207 : 질화막 208 : 제2산화막
209 : 게이트 전도막 210 : 하드마스크
211 : 스페이서 212 : 소오스/드레인
Claims (18)
- 트렌치가 형성된 기판의 프로파일을 따라 상기 트렌치 주변의 상기 기판 상의 일부까지 소정의 폭으로 확장되어 배치된 ONO(산화막/질화막/산화막) 구조의 게이트 절연막;상기 트렌치를 매립하며, 상기 게이트 절연막 상에 오버랩되어 형성된 게이트 전도막; 및상기 게이트 전도막 상에 오버랩되어 형성된 하드마스크를 포함하는 SONOS형 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 트렌치는 1000Å 내지 3000Å의 깊이인 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 ONO 구조의 게이트 절연막은 제2산화막/질화막/제1산화막의 구조이며, 상기 질화막은 25Å 내지 100Å의 두께인 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자.
- 제 3 항에 있어서,상기 제1산화막은 15Å 내지 30Å의 두께이며, 상기 제2산화막은 25Å 내지 100Å의 두께인 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자.
- 제 3 항에 있어서,상기 제1산화막은, SiO2, HfO2, ZrO2, Ta2O5, Al 2O3, La2O3, Y2O3 및 CeO2 로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 게이트 전도막은, 500Å 내지 2000Å의 두께인 N형 불순물이 도핑된 폴리실리콘막을 포함하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자.
- 제 6 항에 있어서,상기 게이트 전도막은, 상기 N형 불순물이 도핑된 폴리실리콘막 상에 W/WNx, WSix, CoSix, NiSix, CrSix 및 TiSix으로 이루어진 그룹으로 부터 선택된 적어도 하나가 적층된 구조인 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 게이트 절연막과 상기 게이트 전도막 및 상기 하드마스크의 측면에 형성된 스페이서와, 상기 게이트 절연막과 상기 게이트 전도막 및 상기 하드마스크로 이루어진 게이트 전극의 측면에 얼라인되어 상기 기판에 형성된 소오스/드레인을 더 포함하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자.
- 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 프로파일을 따라 ONO(산화막/질화막/산화막) 구조의 게이트 절연막을 차례로 형성하는 단계;상기 게이트 절연막 상에 상기 트렌치를 매립하도록 게이트 전도막을 증착하는 단계;상기 게이트 전도막 상에 하드마스크를 형성하는 단계; 및상기 하드마스크와 상기 게이트 전도막 및 상기 게이트 절연막을 선택적으로 식각하여 하드마스크/게이트 전도막/게이트 절연막 구조의 게이트 전극을 형성하는 단계를 포함하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 트렌치를 1000Å 내지 3000Å의 깊이로 형성하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 ONO 구조의 게이트 절연막은 제2산화막/질화막/제1산화막의 구조이며, 상기 질화막은 25Å 내지 100Å, 상기 제1산화막은 15Å 내지 30Å, 상기 제2산화막은 25Å 내지 100Å의 두께로 각각 형성하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 11 항에 있어서,상기 제1산화막을 원자층 증착 방식을 이용하거나, 계면 산화를 통해 형성하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 11 항에 있어서,상기 질화막은, 실리콘 전구체로 SiCl4 또는 Si2Cl6를 사용하고, 질소 가스로 NH3를 사용하는 원자층 증착 방식을 이용하여 형성하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 11 항에 있어서,상기 제2산화막은, SiCl6, SiCl4, SiCl2H2, SiH4 , SiF4, TEOS 및 SiF6로 이루어진 그룹으로부터 선택된 어느 하나의 실리콘 함유 가스와, N2O 또는 O2의 산소 함유 가스를 이용하여 저압 화학기상증착 방식으로 증착하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 게이트 전도막을 증착하는 단계 후, 화학기계적연마 또는 에치백 공정을 통해 상기 게이트 전도막 표면을 평탄화하는 단계를 도 포함하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 게이트 전극을 형성하는 단계 후,상기 게이트 전극 측면에 스페이서를 형성하는 단계와, 이온주입을 실시하여 상기 게이트 전극의 측면에 얼라인되도록 상기 기판에 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 트렌치를 형성하는 단계는,기판 상에 패드 산화막과 패드 질화막을 형성하는 단계;상기 패드 질화막과 상기 패드 산화막을 선택적으로 식각하여 트렌치가 형성될 상기 기판을 오픈시키는 단계; 및상기 패드 질화막과 상기 패드 산화막을 식각마스크로 상기 기판을 식각하여 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
- 제 17 항에 있어서,상기 패드 산화막은 10Å 내지 300Å의 두께로 형성하며, 상기 패드 질화막은 500Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 SONOS형 비휘발성 메모리 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095583A KR20050064233A (ko) | 2003-12-23 | 2003-12-23 | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095583A KR20050064233A (ko) | 2003-12-23 | 2003-12-23 | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050064233A true KR20050064233A (ko) | 2005-06-29 |
Family
ID=37255856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030095583A KR20050064233A (ko) | 2003-12-23 | 2003-12-23 | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050064233A (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006062332A1 (en) * | 2004-12-10 | 2006-06-15 | Kyungpook National University Industry-Academic Cooperation Foundation | Saddle type flash memory device and method of fabricating the same |
| KR100593599B1 (ko) * | 2003-12-30 | 2006-06-28 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100621563B1 (ko) * | 2004-11-03 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100833445B1 (ko) * | 2006-03-14 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR101065060B1 (ko) * | 2009-03-25 | 2011-09-15 | 광운대학교 산학협력단 | 전하 트랩형 비휘발성 메모리 |
| US8633545B2 (en) | 2004-12-11 | 2014-01-21 | Snu R&Db Foundation | Saddle type MOS device |
| CN114335004A (zh) * | 2022-03-11 | 2022-04-12 | 江苏游隼微电子有限公司 | 一种1.5t sonos器件及其制备方法 |
-
2003
- 2003-12-23 KR KR1020030095583A patent/KR20050064233A/ko not_active Application Discontinuation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593599B1 (ko) * | 2003-12-30 | 2006-06-28 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100621563B1 (ko) * | 2004-11-03 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| WO2006062332A1 (en) * | 2004-12-10 | 2006-06-15 | Kyungpook National University Industry-Academic Cooperation Foundation | Saddle type flash memory device and method of fabricating the same |
| US7498632B2 (en) | 2004-12-10 | 2009-03-03 | Kyungpook National University Industry-Academic Cooperation Foundation | Saddle type flash memory device and fabrication method thereof |
| US8633545B2 (en) | 2004-12-11 | 2014-01-21 | Snu R&Db Foundation | Saddle type MOS device |
| KR100833445B1 (ko) * | 2006-03-14 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR101065060B1 (ko) * | 2009-03-25 | 2011-09-15 | 광운대학교 산학협력단 | 전하 트랩형 비휘발성 메모리 |
| CN114335004A (zh) * | 2022-03-11 | 2022-04-12 | 江苏游隼微电子有限公司 | 一种1.5t sonos器件及其制备方法 |
| CN114335004B (zh) * | 2022-03-11 | 2022-05-17 | 江苏游隼微电子有限公司 | 一种1.5t sonos器件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7224019B2 (en) | Semiconductor device and method of manufacture thereof | |
| US20100059808A1 (en) | Nonvolatile memories with charge trapping dielectric modified at the edges | |
| US20050285219A1 (en) | Nonvolatile semiconductor memory and method of fabricating the same | |
| US9236391B2 (en) | Method of forming split-gate cell for non-volative memory devices | |
| US11968828B2 (en) | Method of forming a semiconductor device with a dual gate dielectric layer having middle portion thinner than the edge portions | |
| US8110461B2 (en) | Flash memory device and manufacturing method of the same | |
| US20090311856A1 (en) | Flash memory device having recessed floating gate and method for fabricating the same | |
| US10672916B2 (en) | Semiconductor device having a memory and manufacturing method thereof | |
| US11211469B2 (en) | Third generation flash memory structure with self-aligned contact and methods for forming the same | |
| JP2006509366A (ja) | 浮遊ゲート装置において結合係数が改善された自己整合シャロートレンチ分離 | |
| US7829412B2 (en) | Method of manufacturing flash memory device | |
| US6008079A (en) | Method for forming a high density shallow trench contactless nonvolatile memory | |
| CN106298676A (zh) | 半导体元件的制作方法 | |
| KR20050064233A (ko) | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 | |
| US6255167B1 (en) | Method of forming high density buried bit line flash EEPROM memory cell with a shallow trench floating gate | |
| US7157332B2 (en) | Method for manufacturing flash memory cell | |
| US20090014777A1 (en) | Flash Memory Devices and Methods of Manufacturing the Same | |
| US6242773B1 (en) | Self-aligning poly 1 ono dielectric for non-volatile memory | |
| US6387814B1 (en) | Method of fabricating a stringerless flash memory | |
| JP5351274B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100554985B1 (ko) | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 | |
| US20100167480A1 (en) | Method for Manufacturing Flash Memory Device | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| KR100976669B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20080002030A (ko) | 비휘발성 메모리 장치의 게이트 구조물 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |