KR20080002030A - 비휘발성 메모리 장치의 게이트 구조물 형성 방법 - Google Patents
비휘발성 메모리 장치의 게이트 구조물 형성 방법 Download PDFInfo
- Publication number
- KR20080002030A KR20080002030A KR1020060060569A KR20060060569A KR20080002030A KR 20080002030 A KR20080002030 A KR 20080002030A KR 1020060060569 A KR1020060060569 A KR 1020060060569A KR 20060060569 A KR20060060569 A KR 20060060569A KR 20080002030 A KR20080002030 A KR 20080002030A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- interlayer dielectric
- dielectric layer
- gate
- floating gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000010410 layer Substances 0.000 claims abstract description 172
- 239000011229 interlayer Substances 0.000 claims abstract description 76
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 8
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 12
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000001272 nitrous oxide Substances 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 239000012298 atmosphere Substances 0.000 claims description 3
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims description 3
- 239000002355 dual-layer Substances 0.000 abstract 2
- 230000000903 blocking effect Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
Abstract
비휘발성 메모리 장치의 게이트 구조물에 있어서, 반도체 기판 상에는 터널 유전막 패턴 및 플로팅 게이트가 구비된다. 상기 플로팅 게이트 상에 실리콘 산화막(SiO2) 및 실리콘 산질화막(SiON)의 이중막 구조를 갖는 층간 유전막 패턴이 형성된다. 상기 층간 유전막 패턴 상에 컨트롤 게이트가 구비된다. 고유전막을 포함하는 이중막의 층간 유전막을 사용함으로서, 등가 산화막 두께를 감소시켜 누설 전류 차단 특성을 향상시키고 게이트 구조물의 제조 공정을 단순화시킬 수 있다.
Description
도 1은 종래 기술에 따른 비휘발성 메모리 장치의 게이트 구조물을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 게이트 구조물을 설명하기 위한 단면도들이다.
도 3 내지 도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구조물의 형성 방법을 설명하기 위한 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110a : 터널 유전막 패턴
120a : 플로팅 게이트 130a : 층간 유전막 패턴
132a : 제1 층간 유전막 패턴 134a : 제2 층간 유전막 패턴
140a : 컨트롤 게이트 150a : 하드 마스크층 패턴
160 : 게이트 구조물
본 발명은 게이트 구조물의 형성 방법에 관한 것이다. 보다 상세하게는, 비휘발성 메모리 장치의 게이트 구조물의 형성 방법에 관한 것이다.
반도체 메모리 장치는 디램(DRAM) 및 에스램(SRAM)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, 롬(ROM)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터의 영구 저장이 가능한 비휘발성 메모리 장치로 구분될 수 있다.
상기 비휘발성 메모리 장치의 경우, 전기적으로 입출력이 가능한 이이피롬(EEPROM) 또는 비휘발성 메모리에 대한 수요가 증가하고 있다. 상기 비휘발성 메모리 장치는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
도 1을 참조하면, 비휘발성 메모리의 셀(cell)은 반도체 기판(10) 상에 터널 유전막(12)을 개재하여 형성된 플로팅 게이트(14)와, 상기 플로팅 게이트(14) 상에 층간 유전막(20)을 개재하여 형성된 컨트롤 게이트(30)를 구비한 적층형 게이트 전극(50)을 갖는다.
상기 적층형 게이트 전극(50)을 갖는 비휘발성 메모리 셀의 프로그램(programme) 동작은, 컨트롤 게이트(30)에 인가된 양(positive)의 전압이 플로팅 게이트(14)에 커플링(coupling)되어 파울러-노드하임 터널링 또는 핫 캐리어 주입(hot carrier injection)에 의해 반도체 기판(10)으로부터 전자들이 터널 유전막(12)을 거쳐 플로팅 게이트(14) 내로 포획되는 것을 그 원리로 한다. 이와 반대 로, 소거(erase) 동작은 컨트롤 게이트(30)에 인가된 음(negative)의 전압에 의해 플로팅 게이트(14) 내의 전자들이 반도체 기판으로 빠져나가도록 수행된다.
이때, 층간 유전막(20)은 상기 컨트롤 게이트(30)에 인가되는 전압을 상기 플로팅 게이트(14)로 전달하는 역할을 한다. 여기서, 상기 플로팅 게이트(14)로 전달되는 전압의 손실이 적어야 원하는 비휘발성 메모리 장치의 속도 및 성능이 구현될 수 있다. 상기한 프로그램 동작시 컨트롤 게이트(30)에 인가된 전압에 의해 플로팅 게이트(14)로 커플링되는 전압의 비율을 커플링 계수(coupling ratio; C/R)라 하며, 상기 커플링 계수가 높을수록 플로팅 게이트로 전달되는 전압의 손실이 적다.
상기 층간 유전막(20)은 통상적으로 하부 실리콘 산화막(22), 실리콘 질화막(24) 및 상부 실리콘 산화막(26)이 순차적으로 적층된 ONO(oxide/nitride/oxide)막이 주로 사용되고 있다. 이때, 커플링 계수(C/R)는 다음의 식으로 나타낼 수 있다.
여기서, CONO는 층간 유전막의 커패시턴스이고, Ctun은 터널 유전막의 커패시턴스이다. 상기 식에 의하면 CONO를 증가시킴으로서 원하는 커플링 계수를 확보할 수 있다. 이를 위하여, 층간 유전막의 유효 면적을 증가시키거나 또는 층간 유전막의 두께를 얇게 형성하는 방법들이 있다.
그러나, 반도체 장치의 디자인 룰(design rule)이 감소함에 따라 층간 유전막의 유효 면적을 증가시키는데는 한계가 있다. 또한, ONO막이 임계 두께 이하로 형성되는 경우에는 항복 전압이 열화되어 반도체 장치의 전기적인 특성을 저하시키는 누설 전류가 증가하는 문제점이 있다. 따라서, 층간 유전막의 물리적이 두께를 감소시키는 데에도 한계가 있다.
이에 따라, 최근에는 상기 층간 유전막으로 고율전율(high-κ)을 갖는 물질을 사용하는 연구가 활발하게 진행되고 있다. 고유전막은 등가 산화막 두께(equivalent oxide thickness, EOT)를 실리콘 산화막의 임계 두께 이하로 형성하더라도 우수한 누설 전류 차단 특성을 갖는다. 여기서, 등가 산화막 두께란 고유전막과 동일한 커패시턴스(capacitance)를 갖는 실리콘 산화막의 두께를 의미한다.
따라서, 상기 층간 절연막(20)으로서 고유전막을 사용하는 방법은 실리콘 산화막보다 두꺼운 물리적인 두께를 가지면서도 전기적으로는 더 얇은 층간 유전막을 사용하는 것과 동등한 효과를 발휘할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 층간 유전막의 등가 산화막 두께가 감소되는 비휘발성 메모리 장치의 게이트 구조물을 제공하는 데 있다.
본 발명의 제2 목적은 상기 비휘발성 메모리 장치의 게이트 구조물을 형성하는데 적합한 방법을 제공하는 데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 비휘발성 메모리 장치의 게이트 구조물은, 반도체 기판 상에 순차적으로 형성된 터널 유전막 패턴 및 플로팅 게이트와, 상기 플로팅 게이트 상에 형성되고 실리콘 산화막(SiO2) 및 실리콘 산질화막(SiON)의 이중막 구조를 갖는 층간 유전막 패턴과, 상기 층간 유전막 패턴 상에 형성된 컨트롤 게이트를 포함한다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따른 비휘발성 메모리 장치는, 먼저 반도체 기판 상에 터널 유전막 및 플로팅 게이트층을 순차적으로 형성한다. 상기 플로팅 게이트층 상에 실리콘 산화막 및 실리콘 산질화막의 이중막의 층간 유전막을 형성한다. 다음에, 상기 층간 유전막 상에 컨트롤 게이트층을 형성한다. 마지막으로, 상기 컨트롤 게이트층, 층간 유전막, 플로팅 게이트층 및 터널 유전막을 패터닝함으로서, 터널 유전막 패턴, 플로팅 게이트, 층간 유전막 패턴 및 컨트롤 게이트를 포함하는 게이트 구조물을 형성한다. 여기서, 상기 층간 유전막은 플로팅 게이트층 상에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막 상에 실리콘 산질화막을 형성하는 단계를 연속적으로 수행함으로서 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 실리콘 산질화막은 700 내지 800℃의 온도와 0.3 내지 0.5Torr의 압력 하에서 디클로로실란(SiH2Cl2), 암모니아(NH3) 및 아산화질소(N2O)를 포함하는 소스 가스를 이용하는 저압 화학 증착 공정에 의해 형성될 수 있다. 또한, 상기 실리콘 산질화막에 대하여 아산화질소(N2O) 가스 분위기 및 800 내지 900℃의 온도 하에서 열처리 공정을 수행하는 단계를 더 수행할 수 있다.
이와 같이, 종래의 비휘발성 메모리 장치에서 ONO구조로 이루어진 층간 유전막을 실리콘 산화막 및 실리콘 산질화막의 이중막 구조를 갖는 층간 유전막으로 대체함으로서, 물리적으로 동일한 두께를 가지더라도 등가 산화막 두께가 감소된 층간 유전막을 형성할 수 있다. 따라서, 비휘발성 메모리 장치의 게이트 구조물의 누설 전류 차단 특성을 향상시켜 문턱 전압의 산포를 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 층(막), 영역, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 게이트 구조물을 설명하기 위한 단면도이다.
도 2를 참조하면, 도시된 비휘발성 메모리 장치의 게이트 구조물(160)은 반도체 기판(100) 상에 순차적으로 형성된 터널 유전막 패턴(110a) 및 플로팅 게이트(120a)와, 상기 플로팅 게이트(120a) 상에 형성되고 실리콘 산화막(SiO2)(132a) 및 실리콘 산질화막(SiON)(134a)의 이중막 구조를 갖는 층간 유전막 패턴(130a)과, 상기 층간 유전막 패턴(130a) 상에 형성된 컨트롤 게이트(140a)를 포함한다.
구체적으로, 액티브 영역과 필드 영역으로 구분된 반도체 기판(100)의 상기 액티브 영역 상에 터널 유전막 패턴(110a)이 구비된다. 상기 터널 유전막 패턴(110a)은 실리콘 산화막(SiO2) 또는 실리콘 산질화막(SiON)으로 이루어질 수 있다. 예를 들면, 상기 터널 유전막 패턴(110a)은 열산화 공정에 의해 형성된 실리콘 산화막(SiO2)이며, 80 내지 90Å의 두께를 가질 수 있다.
상기 터널 유전막 패턴(110a) 상에 데이터의 프로그램 및 소거시 터널링 소스로 제공되는 플로팅 게이트(120a)(floating gate)가 구비된다. 예를 들면, 상기 플로팅 게이트(120a)는 비소(As)와 같은 불순물에 의해 도핑된 폴리실리콘막(polysilicon)으로 형성되며, 700 내지 900Å의 두께를 가질 수 있다.
상기 플로팅 게이트(120a) 상에 층간 유전막 패턴(130a)이 구비된다. 상기 층간 유전막 패턴(130a)은 실리콘 산화막의 제1 층간 유전막 패턴(132a) 및 실리콘 산화막의 유전율보다 높은 유전율을 갖는 제2 층간 절연막 패턴이 순차적으로 적층된 이중막 구조를 가질 수 있다. 예를 들면, 상기 제2 층간 유전막 패턴(134a)은 4.5 내지 5.5의 고유전율을 갖는 실리콘 산질화막(SiON)으로 이루어질 수 있다.
즉, 상기 층간 유전막 패턴(130a)이 종래의 ONO 삼중막 구조에서 상기와 같이 고유전막(high-κ dielectric)을 포함하는 이중막 구조에 의해 대체된다. 이에 따라, 상기 이중막의 층간 유전막 패턴(130a)은 종래의 ONO 삼중막 구조를 갖는 층간 유전막 패턴과 물리적으로 동일한 두께를 갖더라도, 상기 ONO 삼중막에 비해 등가 산화막 두께가 감소될 수 있다. 따라서, 누설 전류 차단 특성이 향상되어 반도체 셀의 문턱 전압 산포가 개선된다.
예를 들면, 상기 층간 유전막 패턴(130a)의 상기 실리콘 산화막은 40 내지 50Å의 두께를 가지며, 상기 실리콘 산질화막은 155 내지 165Å의 두께를 가질 수 있다. 이때, 상기 층간 유전막 패턴(130a)의 등가 산화막 두께는 120 내지 130Å으로 형성될 수 있다. 참고로, 본 실시예와 동일한 디자인 룰 및 동일한 두께를 갖는 비휘발성 메모리 장치의 ONO막의 등가 산화막 두께는 140 내지 150Å으로서, 본 실시예에 따른 층간 유전막 패턴(130a)의 등가 산화막 두께는 종래에 비해 20 내지 30Å 감소될 수 있다.
한편, 상기 층간 유전막 패턴(130a)은 상기 플로팅 게이트(120a) 내에 저장된 전하를 보존하고 컨트롤 게이트(control gate)(140a)의 전압을 상기 플로팅 게 이트(120a)에 전달하는 역할을 한다.
상기 층간 유전막 패턴(130a) 상에 상기 컨트롤 게이트(140a)가 구비된다. 상기 컨트롤 게이트(140a)는 데이터의 프로그램 및 소거시 상기 기판(100)의 전자들을 상기 플로팅 게이트(120a)로 이동시키거나 상기 플로팅 게이트(120a) 내의 전자들을 상기 기판(100)으로 이동시키기 위한 전압이 인가되는 층으로서, 통상 그 저항 값을 낮추기 위해 500 내지 700Å의 두께의 도핑된 폴리실리콘층 상에 금속층 또는 금속 실리사이드층이 적층된 구조를 갖는다.
한편, 상기 컨트롤 게이트(140a) 상에는 실리콘 산화물로 이루어진 하드 마스크층 패턴(150a)이 형성되어 있다. 상기 하드 마스크층 패턴(150a)은 상기 게이트 구조물(160)의 패터닝을 위하여 제공되는 식각 마스크이다.
또한, 상기 플로팅 게이트(120a) 및 컨트롤 게이트(140a)를 구비하는 적층형 게이트 구조물(160) 양측의 기판(100) 표면에는 소스 영역(102) 및 드레인 영역(104)이 형성되어 있다.
도 3 내지 도 5는 도 2의 게이트 구조물을 형성하는데 적합한 방법을 설명하기 위한 공정 단면도들이다.
도 3은 반도체 기판 상에 형성된 터널 산화막 및 플로팅 게이트층(120)을 설명하기 위한 단면도이다.
도 3을 참조하면, 액티브 영역과 필드 영역으로 구분되어진 반도체 기판(100) 상의 상기 액티브 영역에 메모리 셀 트랜지스터의 게이트 유전막으로 제공되는 터널 유전막(110)을 형성한다. 예를 들면, 상기 터널 유전막(110)은 실리콘 산화막(SiO2) 또는 실리콘 산질화막(SiON)으로 형성된다.
상기 터널 산화막이 형성된 결과물 상에 플로팅 게이트층(120) 형성한다. 예를 들면, 상기 플로팅 폴리실리콘을 700 내지 900의 두께로 증착하고, 이를 통상의 도핑 방법, 예컨대 비소(As)의 이온 주입 또는 인-시튜 도핑에 의해 고농도의 N형으로 도핑시킴으로서 플로팅 게이트층(120)을 형성한다.
도 4는 도 3의 플로팅 게이트층 상에 형성된 층간 유전막을 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 플로팅 게이트층(120) 상에 제1 층간 유전막(132)을 형성한다. 예를 들면, 상기 제1 층간 유전막(132)은 화학 기상 증착 공정을 이용하여 실리콘 산화막으로 형성한다.
다음에, 상기 제1 층간 유전막(132) 상에 실리콘 산화막보다 높은 유전율을 갖는 제2 층간 유전막(134)을 증착하여, 상기 제1 및 제2 층간 유전막(134)의 이중막으로 이루어진 층간 유전막(130)을 형성한다. 상기 제2 층간 유전막(134)은 저압 화학 기상 증착 공정을 통해 실리콘 산질화막(SiON)으로 형성될 수 있다.
예를 들면, 상기 저압 화학 기상 증착 공정은 700 내지 800℃의 온도와 0.3 내지 0.5Torr의 압력 하에서 디클로로실란(SiH2Cl2), 암모니아(NH3) 및 아산화질소(N2O)를 포함하는 소스 가스를 동시에 공급하여 수행되는 것이 바람직하다.
여기서, 상기 층간 유전막(130)의 물리적인 두께는 누설 전류가 충분히 차단되는 임계 두께 이상의 두께로 형성되는 것이 바람직하다. 예를 들면, 상기 층간 유전막(130)의 두께는 동일 반도체 제품 및 디자인 룰 하에서의 누설 전류 차단 정도가 검증된 종래의 ONO막과 동일한 두께로 형성될 수 있다. 이때, 본 실시예의 층간 유전막(130)의 물리적인 두께가 종래의 층간 유전막(130)과 동일하게 형성되더라도, 상기 실리콘 산질화막이 4.5 내지 5.5의 높은 유전율을 가지므로 층간 유전막(130)의 등가 산화막 두께는 종래에 비하여 감소되는 효과가 있다.
이에 따라, 상기 실리콘 산화막 및 실리콘 산질화막의 이중막으로 이루어진 층간 유전막(130)을 갖는 비휘발성 메모리 장치는 향상된 누설 전류 차단 특성 및 문턱 전압 산포를 가질 수 있다. 예를 들면, 상기 실리콘 산화막을 40 내지 50Å의 두께로 형성하고, 상기 실리콘 산질화막을 155 내지 165℃의 두께로 형성할 경우, 상기 층간 유전막(130)의 등가 산화막 두께를 120 내지 130Å으로 낮출 수 있다. 한편, 상기 층간 유전막(130)은 종래의 ONO의 삼중막이 이중막으로 대체됨에 따라 비휘발성 메모리 장치의 게이트 구조물의 제조 공정이 간단해진다. 따라서, 반도체 장치의 단위 시간 당 생산량을 증가시킬 수 있다.
상기 제2 층간 유전막(134)을 형성한 뒤, 상기 제2 층간 유전막(134)이 형성된 기판(100)에 대하여 질소 분위기 하에서 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 상기 제2 층간 유전막(134)의 막질 내부의 실리콘(Si)과 질소(N)의 결합을 강화시킴으로서, 상기 제2 층간 유전막(134)을 보다 치밀하게 형성하기 위하여 제공된다. 예를 들면, 상기 열처리 공정은 아산화질소 분위기 및 800 내지 900℃ 온도 하에서 약 1시간 동안 수행될 수 있다. 그러나, 상기 열처리 공정은 공정의 간소화를 위해서 생략될 수 있다.
도 5는 도 4의 층간 유전막 상에 형성된 컨트롤 게이트층 및 하드 마스크층을 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 층간 유전막(130) 상에 컨트롤 게이트층(140)을 형성한다. 예를 들면, 상기 컨트롤 게이트층(140)은 고농도의 N형으로 도핑되고 500 내지 700Å의 두께를 갖는 폴리실리콘층으로 형성된다. 상기 컨트롤 게이트층(140) 상에 금속 또는 금속 실리사이드층이 더 형성될 수 있다.
이어서, 상기 컨트롤 게이트층(140) 상에 게이트 패터닝을 위한 하드 마스크층(150)을 형성한다. 상기 하드 마스크층(150)은 산화막 또는 질화막의 단일막 또는 이들의 복합막으로 형성할 수 있다.
다시 도 2를 참조하면, 마지막으로 통상적인 사진 식각 공정을 이용하여 상기 하드 마스크층(150)을 부분적으로 제거함으로서, 하드 마스크층 패턴(150a)을 형성하고, 상기 하드 마스크층 패턴(150a)을 식각 마스크로 사용하여 상기 컨트롤 게이트층(140), 층간 유전막(130), 플로팅 게이트층(120) 및 터널 유전막(110)을 순차적으로 이방성 식각한다. 그 결과, 메모리 셀 영역에 터널 유전막 패턴(110a), 플로팅 게이트(120a), 층간 유전막 패턴(130a) 및 컨트롤 게이트(140a)를 포함하는 비휘발성 메모리 장치의 게이트 구조물(160)이 완성된다.
상기와 같은 본 발명의 실시예들에 따르면, 비휘발성 메모리 장치의 게이트 구조물에 있어서, 층간 유전막을 실리콘 산화막 및 실리콘 산질화막의 이중막으로 형성함으로서, 상기 층간 유전막의 등가 산화막 두께가 감소되어 상기 비휘발성 메 모리 장치 누설 전류 특성 및 문턱 전압 산포가 향상될 수 있다. 따라서, 반도체 장치의 신뢰성 및 전기적 특성이 크게 개선될 수 있다.
또한, 층간 유전막 패턴의 형성 공정이 종래의 삼중막에서 이중막으로 간소화됨으로서 비휘발성 메모리 장치의 생산량이 증가하는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 반도체 기판 상에 순차적으로 형성된 터널 유전막 패턴 및 플로팅 게이트;상기 플로팅 게이트 상에 형성되고, 실리콘 산화막(SiO2) 및 실리콘 산질화막(SiON)의 이중막 구조를 갖는 층간 유전막 패턴; 및상기 층간 유전막 패턴 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 장치의 게이트 구조물.
- 제1항에 있어서, 상기 실리콘 산질화막은 저압 화학 기상 증착(low pressure chemical vapor deposition; LP-CVD) 공정에 의해 상기 실리콘 산화막 상에 형성된 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 구조물.
- 반도체 기판 상에 터널 유전막 및 플로팅 게이트층을 순차적으로 형성하는 단계;상기 플로팅 게이트층 상에 실리콘 산화막 및 실리콘 산질화막의 이중막의 층간 유전막을 형성하는 단계;상기 층간 유전막 상에 컨트롤 게이트층을 형성하는 단계; 및상기 컨트롤 게이트층, 층간 유전막, 플로팅 게이트층 및 터널 유전막을 패터닝함으로서, 터널 유전막 패턴, 플로팅 게이트, 층간 유전막 패턴 및 컨트롤 게 이트를 포함하는 게이트 구조물을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 게이트 구조물 형성 방법.
- 제3항에 있어서, 상기 실리콘 산질화막은 700 내지 800℃의 온도와 0.3 내지 0.5Torr의 압력 하에서 디클로로실란(SiH2Cl2), 암모니아(NH3) 및 아산화질소(N2O)를 포함하는 소스 가스를 이용하는 저압 화학 증착 공정에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 구조물 형성 방법.
- 제3항에 있어서, 상기 실리콘 산질화막에 대하여 아산화질소(N2O) 가스 분위기 및 800 내지 900℃의 온도 하에서 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 게이트 구조물 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060060569A KR20080002030A (ko) | 2006-06-30 | 2006-06-30 | 비휘발성 메모리 장치의 게이트 구조물 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060060569A KR20080002030A (ko) | 2006-06-30 | 2006-06-30 | 비휘발성 메모리 장치의 게이트 구조물 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080002030A true KR20080002030A (ko) | 2008-01-04 |
Family
ID=39213890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060060569A KR20080002030A (ko) | 2006-06-30 | 2006-06-30 | 비휘발성 메모리 장치의 게이트 구조물 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080002030A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100934532B1 (ko) * | 2008-01-11 | 2009-12-29 | 광주과학기술원 | 복층 블로킹 절연막을 갖는 플래시 메모리 소자의 제조방법및 이를 이용한 플래시 메모리 소자 |
| KR101039801B1 (ko) * | 2008-10-07 | 2011-06-09 | 고려대학교 산학협력단 | 비휘발성 메모리 소자 및 이를 제조하는 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253868A (ja) * | 1985-05-02 | 1986-11-11 | Seiko Epson Corp | 半導体記憶素子の製造方法 |
| JPS6436077A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Semiconductor device |
| KR20030000663A (ko) * | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
| KR20050046949A (ko) * | 2003-11-14 | 2005-05-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
-
2006
- 2006-06-30 KR KR1020060060569A patent/KR20080002030A/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253868A (ja) * | 1985-05-02 | 1986-11-11 | Seiko Epson Corp | 半導体記憶素子の製造方法 |
| JPS6436077A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Semiconductor device |
| KR20030000663A (ko) * | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
| KR20050046949A (ko) * | 2003-11-14 | 2005-05-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100934532B1 (ko) * | 2008-01-11 | 2009-12-29 | 광주과학기술원 | 복층 블로킹 절연막을 갖는 플래시 메모리 소자의 제조방법및 이를 이용한 플래시 메모리 소자 |
| KR101039801B1 (ko) * | 2008-10-07 | 2011-06-09 | 고려대학교 산학협력단 | 비휘발성 메모리 소자 및 이를 제조하는 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100555812B1 (ko) | 2층 실리콘 질화막을 갖는 반도체 장치의 제조 방법 | |
| KR100890040B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| US6486028B1 (en) | Method of fabricating a nitride read-only-memory cell vertical structure | |
| US5840607A (en) | Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application | |
| US7566929B2 (en) | Nonvolatile memory devices having floating gate electrodes with nitrogen-doped layers on portions thereof | |
| KR100642898B1 (ko) | 반도체 장치의 트랜지스터 및 그 제조방법 | |
| US20040094793A1 (en) | Semiconductor memory device | |
| KR101033221B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| KR100827450B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US9412748B2 (en) | Method of manufacturing semiconductor device having an implanting from a second direction inclined relative to a first direction | |
| US7847333B2 (en) | Structured, electrically-formed floating gate for flash memories | |
| JP2005524994A (ja) | 高結合比浮遊ゲートメモリセル | |
| US7141473B2 (en) | Self-aligned 1 bit local SONOS memory cell and method of fabricating the same | |
| KR100695820B1 (ko) | 비휘발성 반도체 장치 및 그 제조 방법 | |
| KR100482751B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20080002030A (ko) | 비휘발성 메모리 장치의 게이트 구조물 형성 방법 | |
| US7605067B2 (en) | Method of manufacturing non-volatile memory device | |
| KR100611079B1 (ko) | 불휘발성 메모리 장치의 게이트 스페이서 형성 방법 | |
| JP4584645B2 (ja) | 半導体装置の製造方法 | |
| JP5351274B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2009016688A (ja) | 半導体装置の製造方法 | |
| KR20070014410A (ko) | 불휘발성 메모리 장치의 제조방법 | |
| US11978772B2 (en) | Method of manufacturing semiconductor device | |
| JP2004103902A (ja) | 不揮発性半導体メモリ装置、および、その製造方法 | |
| KR20070058725A (ko) | 불휘발성 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |