JP2005524994A - 高結合比浮遊ゲートメモリセル - Google Patents

Abstract

浮遊ゲート不揮発性半導体装置の制御ゲート（１８）と浮遊ゲート（１４）との間の結合比を高める方法が記載されている。この発明のスタックゲート浮遊ゲートトランジスタにおいて、スタックの両側に導電スペーサ（２４）が用いられる。導電スペーサ（２４）は、好ましくは導電層（３４）により、制御ゲート（１８）にガルバニック接触され、これは絶縁層（２２）により浮遊ゲート（１４）から分離される。両導電スペーサ（２４）と浮遊ゲート（１４）の側壁との間の容量（Ｃ１，Ｃ２）が制御ゲート（１８）と浮遊ゲート（１４）との通常の容量まで増加する。

Description

この発明は、浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）の結合比（結合係数とも呼ばれる）が高い不揮発性浮遊ゲート半導体メモリ装置、並びに、そのような半導体装置を形成する方法及びそのような半導体装置を用いた超高密度不揮発性メモリ（ＮＶＭ）を形成する方法に関する。ＮＶＭの例としてはＥＰＲＯＭ、ＥＥＰＲＯＭそしてフラッシュメモリセルがある。

ＮＶＭは民生品並びに軍用の電子装置、電子機器、例えば、携帯電話、ラジオ、デジタルカメラ等に幅広く用いられている。これらの電子装置のマーケットではさらなる低電圧化、低消費電力化そして小チップサイズ化が求め続けられている。

フラッシュメモリ又はフラッシュメモリセルでは、一つのＦＥＴに対して、制御ゲートとチャネル領域との間に一つ（又は複数）の浮遊ゲートが備えられ、（複数）浮遊ゲートと制御ゲートとが薄い誘電体層で分離されている。製造技術が改良されたことによりＦＧサイズがサブミクロンスケールまで小さくなってきている。酸化物バリアを介してトンネリングにより電子（又は正孔）が浮遊ゲートに注入される。ＦＧに蓄積された電荷が装置の閾値電圧を変える。このようにしてデータが記憶される。ＣＧがＦＧの電位を制御する。ＦＧとＣＧの結合比、これはＦＧとＣＧとの領域の重なり具合に関係するが、フラッシュメモリの読み出し/書き込み速度に影響を与える。さらに、結合率が良く（高く）なるにつれ、メモリセルに必要な動作電圧が低くなる。

不揮発性ＦＧセルのセルサイズは年々縮小し続けているが、書き込み及び消去に必要な電圧は同様なレベルには下がっていない。先進的プロセス世代では、特に埋め込みＮＶＭアプリケーションでは、これらのプロセスにおいて、周辺回路の関わり合う高電圧トランジスタを集積することが益々困難にそして高価になっており、それら低電圧化の問題が益々負担になっている。

上記考察はどんな書き込み/消去メカニズムにも当てはまるが、特にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングメカニズムが用いられた場合に明らかである。書き込み/消去電圧が変わらない理由は単にトンネル酸化物の厚みはもはやセルの横方向サイズと共には変わらないという信頼性に関わる理由である。

書き込み/消去間に必要なＣＧ電圧を下げる方策としてはＣＧとＦＧとの間の容量結合比（α_ｃｇ）を上げることである。この方策は例えばＵＳ６０６９３８２で用いられている。それにはＮＶＭセルが記載されており、これは、基板上に形成されたトンネル層と接触する低部表面と、上部表面と、メモリセルの二垂直方向に向かう両側壁表面とを備えたＦＧを有する。誘電体層が上部表面の少なくとも一部を覆い、さらに、垂直方向に向かう両表面の少なくとも一部を覆っている。ＣＧがＦＧの表面領域のほぼ全体と重なっており、上記の誘電体層がこれらゲートをガルバニック絶縁により分離している。このようにして、重なり合った領域が広がることによりＦＧとＣＧとの間の容量結合比が上がるが、セルサイズも増大する。

この発明の目的は、ＦＧとＣＧの容量結合比が高く（高α_ｃｇ）、装置サイズが実質的に増大しない半導体装置とこれの製造方法とを提供することである。

上記目的はこの発明の装置及び方法により達成される。

この発明は、浮遊ゲートと制御ゲートの結合比が向上（増加）された浮遊ゲートを有する不揮発性浮遊ゲート半導体メモリ装置であって、
平坦な表面を有する基板と、
前記基板上に浮遊ゲートと制御ゲートとを備え、前記平坦な表面に対してほぼ垂直に延びる二つの対向する壁を有するスタックと、
前記スタックの各対向壁と関わる導電スペーサと、
前記スタックの各対向壁と前記関わる導電スペーサとの間に絶縁層と、
各導電スペーサと前記制御ゲートとの間にガルバニック・コンタクトとを備えた半導体メモリ装置を提供する。

複数導電スペーサを有する装置とすることにより自己整合処理を用いることができる。従って、得られる装置は従来の半導体メモリ装置を製造するのに用いられる非自己整合処理より得られる装置より小さくなる。

前記絶縁層はブランケット層又は絶縁スペーサを用いて形成されてもよい。絶縁スペーサが用いられる場合は、各導電スペーサと前記制御ゲートとの間の前記ガルバニック・コンタクトは前記複数導電スペーサと前記制御ゲートとの間の直接接触により形成されてもよい。両方の場合（側壁誘電体としてブランケット層又は絶縁スペーサ）において、前記ガルバニック・コンタクトは、少なくとも前記導電スペーサの一部と少なくとも前記制御ゲートの一部との上部の導電層、例えば、シリサイド層を用いて形成されてもよい。前記導電スペーサ、前記制御ゲート共に、他の層により覆われていない部分はすべて前記導電層により覆われてもよい。前記複数導電スペーサに沿って複数絶縁スペーサが設けられてもよい。

この発明は、さらに、平坦な表面を有する基板上に、浮遊ゲートと制御ゲートの結合比が向上（増加）された浮遊ゲートを有する不揮発性浮遊ゲート半導体メモリ装置を製造する方法を提供する。この方法は、
浮遊ゲートと制御ゲートとを前記基板上に備え、前記平坦な表面に対してほぼ垂直に延びる二つの対向する壁を有するスタックを形成する工程と、
前記スタックの各対向壁と関わる導電スペーサを形成する工程と、
前記スタックの各対向壁と前記関わる導電スペーサとの間に絶縁層を形成する工程と、
各導電スペーサと前記制御ゲートとの間にガルバニック・コンタクトを形成する工程とを備える。

複数導電スペーサを形成することにより自己整合処理を用いることができる。従って、得られる装置は従来の半導体メモリ装置を製造するのに用いられる非自己整合処理より得られる装置より小さくなる。

前記絶縁層形成工程はブランケット層を堆積又は複数絶縁スペーサを形成する工程を備えてもよい。絶縁スペーサが形成される場合は、前記ガルバニック・コンタクト形成工程は、導電スペーサと前記制御ゲートとの間を直接接触させる工程を備えてもよい。各導電スペーサと前記制御ゲートとの間にガルバニック結合を形成する工程は、少なくとも前記制御ゲートの一部上部にそして少なくとも前記複数導電スペーサの一部上部に、例えばシリサイド化により、導電層を形成する工程を備えてもよい。

前記複数導電スペーサに沿って複数絶縁層が設けられてもよい。

この発明は、さらに、この発明の半導体メモリ装置を含む不揮発性メモリを提供する。この不揮発性メモリは、例えば、フラッシュメモリ又はＥＥＰＲＯＭでもよい。この発明の半導体メモリ装置を含むそのような不揮発性メモリは従来の不揮発性メモリより小さくできる。このメモリはより低電圧で書き込み及び/又は消去することができ、従って、周辺回路の高電圧トランジスタの条件を軽減することができる。別の方法として、低電圧ではなく、そのような不揮発性メモリにより消去及び書き込み時間を速めることもできる。この発明のその他の特性、特徴並びに効果は、この発明の原理を例を挙げて図示する添付図面と共に以下の詳細な説明により明らかになる。

この開示は例を挙げたものに過ぎず、この発明の範疇を限定するものではない。以下に引用される参照番号は添付図面を参照するものである。

異なる図面において同じ参照番号が同じ又は同様な要素を示す。

この発明は特定の実施形態について特定の図面を参照して説明されるが、この発明はこれらに限定されるものではなく特許請求の範囲のみに限定される。ここに示された各図面は概略的であり限定的なものではない。開示内及び特許請求の範囲内で文言「備える」が用いられた場合、それは他の要素や工程を除外するものではない。各名詞に関して特別一つであることを述べない場合は複数も含む。

この発明の第一工程において、基板１０又は基板内にウエルが設けられる。この発明の各実施形態において、文言「基板」はいかなる下部材料を又は用いることができる材料をも含んで良く、又は、その上に装置、回路又はエピタキシャル層が設けられても良い。他のさらなる実施形態において、この「基板」は、ドープされたシリコン、ガリウム砒素（ＧａＡｓ）、ガリウム砒素燐（ＧａＡｓＰ）、ゲルマニウム（Ｇｅ）の半導体基板、又はシリコンゲルマニウム（ＳｉＧｅ）基板を含んでも良い。「基板」は、ある半導体基板部分に加えて、ＳｉＯ_２又はＳｉ_３Ｎ_４層等の絶縁層を含んでも良い。従って、文言「基板」はシリコン・オン・ガラス、シリコン・オン・サファイア基板も含む。それ故、文言「基板」は、通常、対象となる層や部分の下に横たわる層のための要素を規定するために用いられる。さらに「基板」は、その上に層が形成されるいかなるその他の基部、例えばガラス、金属層等であっても良い。以下に示す処理は主にシリコン処理として開示されるが、当業者であればこの発明が他の半導体材料システムを基に実施できることが理解でき、そして当業者であれば以下に開示される誘電、導電材料と同等な適切な材料を選択することができる。

例えばシャロウ・トレンチ絶縁（ＳＴＩ）処理により、フィールド酸化物１１を用いて活性領域が確定される。これが、図２に示されるように、トランジスタの幅Ｗを確定する。図２は図１の断面に垂直な方向の断面図である。

図１に示されるように、基板１０の上部に、温度が約６００乃至１０００度の酸素蒸気雰囲気内での熱成長により、二酸化シリコンを備えるトンネル酸化（Ｔｏｘ）層１２が約６乃至１５ｎｍの厚みに形成される。別の方法として、トンネル酸化層１２を成長させるには、例えば、ドライ酸化でもよい。

トンネル酸化物１２の上部に第一のポリシリコン層１４が堆積され、これが後でＦＧを形成する。この第一のポリシリコン層の堆積はＣＶＤ処理で行うのが好ましく、約５０至４００ｎｍの厚みとする。ポリシリコン層のドーピングは、例えばシラン雰囲気にアルシン又はホスフィンを加えて堆積処理中に行うか、元来ポリシリコン層に添加される例えば砒素又は燐イオンを用いたイオン注入により達成される。

図２に示されるように、第一のポリシリコン層１４にスリットがパターンニングされる。これらスリットは隣り合う浮遊ゲート（同じワード線上であるが異なるビット線上の浮遊ゲート）を互いに分離する。

インターポリ誘電体（ＩＰＤ）１６がＦＧポリシリコン層１４上に形成される。このＩＰＤ１６はシリコン酸化物等の誘電体材料を備え、ＬＰＣＶＤやＰＥＣＶＤ処理等の適切な方法により、実効酸化膜厚（ＥＯＴ）が約１０乃至３０ｎｍに堆積されてもよい。ＩＰＤ１６は、好ましくは、酸化物・窒化物・酸化物（ＯＮＯ）層等の他の絶縁材料を備え、従来の技術で形成又は成長されてもよい。ＯＮＯ層は二酸化シリコン、窒化シリコンそして二酸化シリコンの連続した層を備える。

ＩＰＤ層１６形成後にＣＧポリシリコン１８が堆積される。ＣＧポリシリコン１８の堆積はＬＰＣＶＤ処理で行ってもよく、約５０至４００ｎｍの厚みとする。ＣＧポリシリコン層１８のドーピングは、例えばシラン雰囲気にアルシン又はホスフィン等の適切なドーパント不純物を加えて堆積処理中に行うか、元来ポリシリコン層に添加される例えば砒素又は燐イオンを用いたイオン注入により達成される。

層１２、１４、１６，１８形成後、図１に示されるようにスタックがエッチング形成される。

軽ドープドレイン（ＬＤＤ）又は中ドープドレイン（ＭＤＤ）の注入２０、即ち、ドーズ量が１０^１３乃至１０^１４原子/ｃｍ^２のオーダで基板１０内に不純物注入を行う。このＬＤＤ注入２０の目的は形成されるドレイン/ソースとトンネル酸化物１２下部のチャネルとの間のドーピングの傾きを少なくするもので、これがドレイン/ソース近傍のチャネル内の最大電界強度を下げる。

ここまでは従来の処理が用いられてもよい。

その後、図３及び図４に示されるように、側壁誘電体２２、例えば（窒化）シリコン酸化物が基板１０とゲートスタック１４、１６，１８上に堆積又は成長される。これは図３に示されるようにブランケット層として行えるが、図４に示されるようにＴＥＯＳスペーサ等の誘電体スペーサを用いることもできる。ブランケット層を用いることの長所はステップカバレージが良いということである。誘電体スペーサを用いることの短所は（導電スペーサ２４とソース/ドレイン２８，３０との間の）導電スペーサ２４の底部を絶縁するための絶縁層２３を形成するためにさらなる処理工程が必要になるということである。しかし、これには図１０を参照して説明されるような別の長所がある。ＣＧの上部側壁２５が誘電体スペーサ２２により覆われないように適切に誘電体スペーサをオーバエッチングしてもよい。ＴＥＯＳスペーサの代わりに窒化物スペーサを用いてもよい。側壁誘電体２２はＩＰＤ１６と同じオーダの電気的な厚みを有すると好ましい。

次に、導電スペーサ２４（図６参照）、例えば、ポリシリコン・スペーサがゲート・スタック１４，１６，１８に沿って形成される。これは、最初に、図５に示されるように側壁誘電体２２上にポリシリコン層２６を形成し、これはブランケット層により側壁誘電体２２が形成された場合（図３）に対応する。その後、主エッチングの終端検出のために側壁誘電体２２を用いて異方性エッチングが行われる。これはマスキング工程が不要な自己整合処理である注目されたい。ポリシリコン・スペーサのエッチングに続き、覆われていない側壁誘電体２２をすべて除去するためのエッチングが行われる。この結果が図６に示されている。

（図４に示されるように）誘電体スペーサにより側壁誘電体２２が形成された場合は、ポリシリコン層２６を異方性エッチングする前にマスキング工程が必要となる。ポリシリコン・スペーサのエッチングに続き、絶縁層２３の覆われていない部分をすべて除去するためのエッチングが行われる。

ブランケット層を側壁誘電体２２として用いた場合、側壁誘電体２２によりポリシリコン・スペーサ２４が浮遊ゲート１４と制御ゲート１８との両者から分離される。オーバエッチングされたＴＥＯＳスペーサを用いた場合、ＴＥＯＳスペーサにより浮遊ゲート１４がポリシリコン・スペーサ２４から分離され、制御ゲート１８は部分的にのみポリシリコン・スペーサ２４から分離される（制御ゲート１８の上部側壁２５が直接ポリシリコン・スペーサ２４と接触する）。

続いて、ポリシリコン・スペーサ２４が高ドープドレイン（ＨＤＤ）注入のためのオフセット・スペーサとして機能して、図７に示されるように、ソース、ドレイン領域２８，３０を形成する。高ドープ注入は注入濃度が１０^１５原子/ｃｍ^２である。スタックゲートは高ドープ・ソース、ドレイン領域２８，３０とは重なり合わない。既に述べたように、ＬＤＤ構造２０がドレイン・チャネル内のドーピングの傾きを少なくし、これがドレイン・チャネルとソース・チャネルとの界面内の最大電界強度を下げる。

高ドープ注入が行われ、それが活性化した後、絶縁スペーサ３２，例えば、窒化物スペーサ又はＴＥＯＳスペーサがポリシリコン・スペーサ２４と並んで形成される。０．１２μｍプロセスでは、例えば、ＴＥＯＳ・窒化物一体化スペーサが用いられてもよく、一体化スペーサの厚みの合計は約８０ｎｍ（例えば、ＴＥＯＳが２０ｎｍで窒化物が６０ｎｍ）となる。これらスペーサの組成並びにサイズは変更しうるものである。次のシリサイド化工程の間に、導電スペーサ２４とソース、ドレイン領域２８，３０との間がブリッジされ、これがＣＧ１８をソース、ドレイン領域２８，３０に短絡させてしまうことを絶縁スペーサ３２が防止する。この新しい状態が図７に示されている。

別の実施形態においては、絶縁スペーサ３２形成後にＨＤＤ注入が行われ、この場合、図８に示すように、ＬＤＤ/ＭＤＤ領域２０が長くなる。この方法により、ＨＤＤ注入は通常スペーサ形成後に行われるので、現状のＣＭＯＳプロセスに組み込むことが簡単になる。

ＨＤＤオフセットを確定するのに絶縁スペーサが用いられる場合は、図８に示されているように、それらのサイズが重要となる。もし、それらが（図７の実施形態における）ブリッジを防止するみであるならば、それらのサイズはあまり又は全く重要なものではなくなる。

最後に、ブランケット層の側壁誘電体２２を用いた場合に前処理を終わらせるには露出しているシリコン及びポリシリコン領域に導電層３４が設けられ、例えば、それらがシリサイド化されてもよい。ポリシリコン・スペーサ２４は、これが他の層に覆われていない部分はすべてシリサイド化される（絶縁スペーサ３２の場合）。絶縁スペーサ３２に対するブリッジが起こらなくなる。ポリシリコン・スペーサ２４と制御ゲート１８との間の距離が非常に短いので（側壁誘電体２２の厚みは好ましくは３０ｎｍ以下）、図９でＢ１，Ｂ２として示されている位置でスペーサ２４とＣＧ１８とが互いに接続されることになる。ＣＧ１８とポリシリコン・スペーサ２４とは（用紙面に垂直な方向の）ワード線幅全体に沿って隣り合っており、これは、局部的にブリッジが起こらなくてもセル動作を抑制するものではないことに注意されたい。

側壁誘電体２２としてＴＥＯＳスペーサが設けられた場合は、ポリシリコン・スペーサ２４が直接ＣＧゲート１８と短絡して、ガルバニック接触がポリシリコン・スペーサ２４とＣＧゲート１８との間に生じる。ところが、例えば、露出しているシリコン及びポリシリコン領域をシリサイド化することにより（図には示されていない）導電層が依然として設けられてもよい。この発明のこの実施形態によるセル配置の断面図が、補足的な導電層がない状態で、図１０に示されている。

上記工程の後、標準的な後処理が施されてメモリを完成することができる。

この発明のセルの実施形態の配置の断面図が（誘電体スペーサ２２としてのブランケット層を含んで）図９に示されている。これは、平坦な表面を有する基板１０上に従来のスタックゲート・浮遊ゲート・トランジスタを備えており、スタック１４，１６，１８が平坦な表面に対して垂直に延びて対向する壁を有している。この発明の装置はスタック１４，１６，１８の両側に導電スペーサ２４を有している。例えばシリサイド層である導電層３４を介してこれら導電スペーサ２４がＣＧ１８とガルバニック接触される。非導電層２２を用いて導電スペーサ２４がＦＧ１４から分離される。両導電スペーサ２４とＦＧ１４との間の（図９においてＣ１，Ｃ２で示される）容量が、（ＦＧ１４とＣＧ１８との間の誘電体層１６を介した）ＣＧ１８とＦＧ１４との間の“通常の” 容量まで増加し、従って、相互容量結合がかなり高まる。

これは以下の容量計算に示される。

０．１２ＣＭＯＳプロセスによるフラッシュメモリが（図１，２に示されている）次のようなサイズである場合、
Ｌ ＝ １５０ ｎｍ （トランジスタ長さ）
Ｗ ＝ １６０ ｎｍ （トランジスタ幅）
Ｋ ＝ ３２０ ｎｍ （浮遊ゲート幅）
ｔ_ｏｘ ＝ ８．５ ｎｍ （トンネル酸化物厚み）
ｔ_ｉｐｄ ＝ １５ ｎｍ （ＩＰＤ等価電気的厚み）
ｈ ＝ １５０ ｎｍ （浮遊ゲート厚み）
導電スペーサを有しない従来の装置では次のように結合比α_ｃｇが得られる。

Ａ_ｏｋ ＝ Ｗ x Ｌ ＝ ２．４ ｘ １０^−１４ｍ^２ ⇒ Ｃ_ｏｘ
＝ ε_ｏε_ｒＡ_ｏｋ ／ｔ_ｏｘ ＝ ９．７５ ｘ １０^−１７Ｆ
Ａ_ｉｐｄ ＝ Ｗ x （２ｈ ＋ Ｋ） ＝ ９．９２ ｘ １０^−１４ｍ^２ ⇒ Ｃ_ｉｐｄ
＝ ε_ｏε_ｒＡ_ｉｐｄ ／ｔ_ｉｐｄ ＝ ２．２８ ｘ １０^−１６Ｆ
α_ｃｇ ＝ Ｃ_ｉｐｄ／（Ｃ_ｉｐｄ ／＋ Ｃ_ｏｘ） ＝ ０．６９
導電スペーサを有するこの発明の装置では次のように結合比α_ｃｇが得られる。

Ｃ_ｏｘは補正されずに：Ｃ_ｏｘ ＝ ε_ｏε_ｒＡ_ｏｋ／ｔ_ｏｘ ＝ ９．７５ ｘ １０^−１７Ｆ
Ａ_ｉｐｄ が大きくなるのでＣ_ｉｐｄも大きくなる：
Ａ_ｉｐｄ ＝ Ｗ x （２ｈ ＋ Ｋ） ＋ （２ｈ ＋ Ｋ） ＝ １．９５ ｘ １０^−１３ｍ^２ ⇒ Ｃ_ｉｐｄ ＝ ４．４９ ｘ １０^−１６Ｆ
α_ｃｇ ＝ Ｃ_ｉｐｄ／（Ｃ_ｉｐｄ ／＋ Ｃ_ｏｘ） ＝ ０．８２
これは、この例では、結合比が１９％上昇したこと、又は、つまり書き込み及び消去に必要な電圧が約２０％下げられることを意味する。

この結合係数の上昇によりセルがより低電圧で書き込み及び/又は消去することができ、従って、周辺回路の高電圧トランジスタの条件を軽減することができる。別の方法として、低電圧ではなく、高結合係数により消去及び書き込み時間を速めることもできる。

導電スペーサ２４と基板１０との間の絶縁層２２が、書き込み及び消去の間、ソース、ドレイン領域２８，３０とＣＧ１８との間に生じる高電圧を維持できるものでなければならない。

この発明の装置及び方法のために特定の構造、形態並びに材料が議論されたが発明の精神及び範疇から外れることなく変更できることが理解されるところである。例えば、図９に示すセル構造は単純な単一トランジスタ・フラッシュセルであるが、同じ原理が他のセルのタイプ（例えば２トランジスタ・フラッシュセル）にも提供できるものである。

従来の、基板上のＦＧ/誘電体/ＣＧスタックの概略縦断面図である。 図１の断面方向に垂直な方向における図１のＦＧ/誘電体/ＣＧスタックの概略縦断面図である。 この発明の実施形態によってブランケット層である側壁誘電体が上部に設けられた図１のスタックの概略縦断面図である。 この発明の実施形態によってＴＥＯＳスペーサである側壁誘電体が上部に設けられた図１の積層の概略縦断面図である。 導電層が上部に設けられた図３の半導体装置の概略縦断面図である。 この発明によって導電スペーサが設けられた図５の半導体装置の概略縦断面図である。 高濃度にドープされたドレイン、ソース領域と絶縁スペーサとが形成された後の図６の半導体装置の第一実施形態の概略縦断面図である。 絶縁スペーサと高濃度にドープされたドレイン、ソース領域とが形成された後の図６の半導体装置の第二実施形態の概略縦断面図である。 ＣＧを導電スペーサに電気的に接続する導電層が制御ゲートと導電スペーサとの上に形成された後の図７の半導体装置の概略縦断面図である。 ＴＥＯＳスペーサを用いて側壁誘電体が形成されたこの発明の半導体装置の概略縦断面図である。

Claims (25)

1. 浮遊ゲートと制御ゲートの結合比を制御する不揮発性浮遊ゲート半導体メモリ装置であって、
   平坦な表面を有する基板と、
   前記基板上に浮遊ゲートと制御ゲートとを備え、前記平坦な表面に対してほぼ垂直に延びる二つの対向する壁を有するスタックと、
   前記スタックの各対向壁と関わる導電スペーサと、
   前記スタックの各対向壁と前記関わる導電スペーサとの間に絶縁層と、
   各導電スペーサと前記制御ゲートとの間にガルバニック・コンタクトとを備えた半導体メモリ装置。
2. 前記スタックはさらに誘電体層を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記絶縁層は前記誘電体層と同じオーダの電気的な厚みを有することを特徴とする請求項２に記載の半導体メモリ装置。
4. 前記絶縁層はブランケット層を用いて形成されることを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記絶縁層はスペーサを用いて形成されることを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記ガルバニック・コンタクトは各導電スペーサと前記制御ゲートとの間の直接接触により形成されることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記複数導電スペーサと前記制御ゲートとの間の前記ガルバニック・コンタクトは、少なくとも前記導電スペーサの一部と少なくとも前記制御ゲートの一部との上部の導電層を用いて形成されることを特徴とする請求項１に記載の半導体メモリ装置。
8. 前記導電層はシリサイド層であることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記導電スペーサはポリシリコンを備えたことを特徴とする請求項１に記載の半導体メモリ装置。
10. ソース及びドレイン領域をさらに備えたことを特徴とする請求項１に記載の半導体メモリ装置。
11. 前記複数導電スペーサに沿って複数絶縁スペーサをさらに備えたことを特徴とする請求項１に記載の半導体メモリ装置。
12. 平坦な表面を有する基板上に、浮遊ゲートと制御ゲートの結合比を有する不揮発性浮遊ゲート半導体メモリ装置を製造する方法であって、
    浮遊ゲートと制御ゲートとを前記基板上に備え、前記平坦な表面に対してほぼ垂直に延びる二つの対向する壁を有するスタックを形成する工程と、
    前記スタックの各対向壁と関わる導電スペーサを形成する工程と、
    前記スタックの各対向壁と前記関わる導電スペーサとの間に絶縁層を形成する工程と、
    各導電スペーサと前記制御ゲートとの間にガルバニック・コンタクトを形成する工程とを備えた方法。
13. 前記絶縁層形成工程はブランケット層を堆積する工程を備えたことを特徴とする請求項１２に記載の方法。
14. 前記絶縁層形成工程は複数絶縁スペーサを形成する工程を備えたことを特徴とする請求項１２に記載の方法。
15. 前記ガルバニック・コンタクト形成工程は各導電スペーサと前記制御ゲートとの間を直接接触させる工程を備えたことを特徴とする請求項１４に記載の方法。
16. 各導電スペーサと前記制御ゲートとの間にガルバニック結合を形成する工程は、少なくとも前記制御ゲートの一部と少なくとも前記複数導電スペーサの一部との上部に導電層を形成する工程を備えたことを特徴とする請求項１２に記載の方法。
17. 前記制御ゲートと前記複数導電スペーサはシリサイド化されることを特徴とする請求項１６に記載の方法。
18. 前記複数導電スペーサ形成工程は、導電層を堆積し、そして該導電層を異方性エッチングする工程を備えたことを特徴とする請求項１２に記載の方法。
19. 前記スタック形成工程は、
    浮遊ゲート層を堆積する工程と、
    制御ゲート層を堆積する工程と、
    前記スタックをエッチングする工程とを備えたことを特徴とする請求項１２に記載の方法。
20. 前記浮遊ゲート層堆積工程と前記制御ゲート層堆積工程との間に誘電体層を堆積する工程をさらに備えたことを特徴とする請求項１９に記載の方法。
21. ソース及びドレイン領域を設ける工程をさらに備えたことを特徴とする請求項１２に記載の方法。
22. 前記複数導電スペーサに沿って複数絶縁スペーサを設ける工程をさらに備えたことを特徴とする請求項１２記載の方法。
23. 請求項１乃至１１記載の半導体装置を含むことを特徴とする不揮発性メモリ。
24. 前記メモリはフラッシュメモリであることを特徴とする請求項２３記載の不揮発性メモリ。
25. 前記メモリはＥＥＰＲＯＭであることを特徴とする請求項２３記載の不揮発性メモリ。

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