KR100650369B1 - 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법 - Google Patents

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Abstract

본 발명은 질화막 측벽을 전하트랩 매체로 이용하는 경우의 신뢰성 열화를 개선하는데 적합한 비휘발성 메모리 장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 비휘발성 메모리 장치는 반도체 기판, 상기 반도체 기판 상의 게이트절연막, 상기 게이트절연막 상에 형성된 게이트, 상기 게이트 외측의 반도체 기판 내에 형성된 소스/드레인 영역, 상기 게이트의 양측벽에 형성된 절연막 측벽, 및 상기 절연막 측벽에 접하여 전하의 트랩 및 디트랩이 이루어지며 도전막(폴리실리콘막)으로 형성된 상기 게이트 양측벽의 전하저장측벽(SFP)을 포함한다.
비휘발성메모리, 트랩, 디트랩, 실리콘질화막, SONOS, 폴리실리콘부유측벽, SFP

Description

폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그 제조 방법{NON-VOLATILE RANDOM ACCESS MEMORY WITH SIDEWALL―FLOATING―POLYSILICON AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 측벽 전하트랩 매체를 갖는 SONOS형 비휘발성 메모리의 구조를 도시한 도면,
도 2a는 종래기술에 다른 차아징 상태에 따른 문턱전압 특성을 보여주는 도면,
도 2b는 종래기술에 따른 Fresh, Writing, Erasing 방법 및 그 때의 문턱전압 특성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀트랜지스터의 개념을 나타낸 레이아웃도,
도 4는 도 3의 Ⅰ-Ⅰ'선에 따른 실제 소자의 단면도를 도시한 도면,
도 5a 내지 도 5g는 도 4에 도시된 소노스형 비휘발성 메모리 장치의 제조 방법을 도시한 공정 단면도,
도 6a 내지 도 6c는 전하저장 측벽의 절연 방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22a : 게이트절연막
23 : 제1전극 24 : 제2전극
25 : 하드마스크 26 : LDD 영역
27 : 측벽산화막 28a : 측벽질화막
29a : 전하저장측벽 30 : 소스/드레인 영역
표1은 본 발명의 실시예에 따른 프로그래밍을 위한 바이어스 조건을 나타낸 표,
표2는 본 발명의 실시예에 따른 소거 동작을 위한 바이어스 조건을 나타낸 표,
표3은 본 발명의 실시예에 따른 리딩 동작을 위한 바이어스 조건을 나타낸 표.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 소노스형(SONOS type) 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 장치들은, 일반적으로, 휘 발성(volatile)과 비휘발성(non-volatile) 메모리 장치로 구별될 수 있다. 휘발성 메모리 장치들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 비휘발성 메모리 장치들이 폭넓게 사용된다.
비휘발성 메모리 장치의 대표적인 예는, 부유 게이트(floating gate)를 정보 저장을 위한 장소로 사용하는 플래시 메모리(Flash memory)이다.
플래시 메모리는 프로그램 및 소거 동작을 통해, 셀 트랜지스터에 저장된 정보를 변경한다. 이때, 프로그램 및 소거 동작은 대략 10V 이상의 큰 전위차가 필요하며, 이처럼 큰 전위차를 형성하기 위해 플래시 메모리는 주변회로 영역에 배치되는 다수의 펌핑 회로를 구비한다. 펌핑 회로가 많아질수록 반도체 장치의 집적도가 낮아지고, 제품의 가격은 증가한다. 또한, 플래시 메모리는 상술한 큰 전위차에서도 트랜지스터 및 배선이 절연파괴(breakdown)되지 않도록 형성해야 하는 것과 같은 기술적 어려움을 갖는다.
또한, 플래시 메모리는 리텐션 타임(retention time)이 타 비휘발성 메모리 장치에 비해 길다는 장점이 있지만, 그 동작 전압이 매우 높고 속도가 다소 느리다는 단점이 있다. 그리고, 부유 게이트를 게이트전극 수직방향으로 배치할 경우 집적화는 쉽지만 소자가 점점 집적화될수록 식각 및 콘택 형성이 어려워질 수도 있 다.
최근에 플래시 메모리의 단점들을 극복하기 위해 소노스(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS)형 비휘발성 메모리에 대한 연구가 활발히 진행되고 있다.
상기한 소노스형 비휘발성 메모리는 일반적으로 반도체기판 상에 산화막, 질화막, 산화막 및 다결정 실리콘막이 차례로 적층된 구조를 갖는다. 여기서, 질화막은 산화막들 사이에 샌드위치(sandwitch)되는 ONO 구조를 갖고, ONO 구조에서 질화막은 전하가 트랩핑되는 매체(electric charge trapping medium)로 사용된다. 전하 트랩핑 매체는 소노스형 비휘발성 메모리의 정보 저장을 위한 장소이다. 따라서, 질화막은 통상적인 플래쉬 메모리의 부유 게이트와 유사한 기능을 수행하는 구조물이다.
그러나, 일반적인 소노스형 비휘발성 메모리는 ONO 구조의 산화막/질화막의 계면 내지 ONO 구조에 의해 형성되는 양자우물(Quantum well)에 전하가 트랩/디트랩(Trap/detrap)되는 방식을 이용하기 때문에 리텐션타임 및 게이트산화막 수명(life time) 등에 문제가 있을 수 있으며, 집적시키기가 매우 어려운 문제가 있다.
위와 같은 ONO 구조의 문제점을 해결하기 위해 측벽형태의 전하트랩 매체를 이용하는 방법이 제안되었다.
도 1은 종래기술에 따른 측벽 전하트랩 매체를 갖는 SONOS형 비휘발성 메모리의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11) 상에 형성된 게이트절연막(12)과 게이트전극(13), 게이트전극(13)의 양측벽에 형성된 제1SiO2 측벽(15a), 제1SiO2 측벽(15a) 상에 형성된 SiN 측벽(14), SiN 측벽(14) 상에 형성된 제1SiO2 측벽(15b), 그리고 반도체 기판(11) 내에 형성된 소스영역(S)과 드레인영역(D)을 포함한다.
위와 같은 SONOS형 비휘발성 메모리는 두 개의 SiN 측벽(14)이 비트A와 비트B를 저장하는 역할을 하여, 2bit/1셀 구현이 가능하다.
그러나, 도 1의 종래기술은 여전히 SiN 측벽(14)에 전하를 트랩/디트랩시키기 때문에 일반적인 ONO 유전체층과 동일하게 신뢰성이 저하된다.
도 2a는 종래기술에 다른 차아징 상태에 따른 문턱전압 특성을 보여주는 도면으로서, 가로축은 게이트전압(Vg)을 나타내고, 세로축은 드레인전류(Id)를 나타낸다.
도 2a에서 소스영역에 (-)전하가 저장되어 있는 경우, 소스영역에 "Low" 바이어스를, 드레인영역에 "High" 바이어스를 걸고, Id-Vg를 측정하면('Forward'), 문턱전압(Vth)이 (+) 방향으로 이동한다.
반대로, 소스영역에 "High" 바이어스를 걸고, 드레인영역에 "Low" 바이어스를 걸어 Id-Vg를 측정하면('Reverse'), 전하가 없는 상태('Fresh')와 유사한 문턱전압을 갖는다.
도 2b는 종래기술에 따른 Fresh, Writing, Erasing 방법 및 그 때의 문턱전압 특성을 보여주는 도면이다.
도 2b를 참조하면, Erase 동작후 Id-Vg 특성이 열화되고 있음을 알 수 있다.
상술한 바에 따르면, 질화막을 전하트랩매체로 사용하는 종래기술은, 트랩되는 차아지(Charge)가 질화막과 산화막 계면, 또는 질화막 내부까지도 트랩될 수 있기 때문에 트랩 및 디트랩되는 차아지량을 제어하기가 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 질화막 측벽을 전하트랩 매체로 이용하는 경우의 신뢰성 열화를 개선하는데 적합한 비휘발성 메모리 장치 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 장치는 반도체 기판; 상기 반도체 기판 상의 게이트절연막; 상기 게이트절연막 상에 폴리실리콘 및 텅스텐실리사이드의 적층막으로 구성된 게이트; 상기 게이트 외측의 반도체 기판 내에 형성된 소스/드레인 영역; 상기 게이트의 양측벽에 형성된 절연막 측벽; 및 상기 절연막 측벽에 접하여 전하의 트랩 및 디트랩이 이루어지며 폴리실리콘으로 형성된 상기 게이트 양측벽의 전하저장측벽을 포함하고, 상기 소스영역에서 드레인영역 방향으로 동작시키거나 상기 드레인영역에서 소스영역 방향으로 동작시켜 문턱전압이동을 유도하고, 상기 문턱전압이동을 이용하여 상기 전하전장측벽의 상태를 독립적으로 감지하는 것을 특징으로 한다.
그리고, 본 발명의 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 폴리실리콘 및 텅스텐실리사이드의 적층막으로 구성된 게이트를 형성하는 단계; 상기 게이트 외측의 반도체 기판 내에 LDD 영역을 형성하는 단계; 상기 게이트의 측벽에 접하는 절연막 측벽을 형성하면서 상기 절연막 측벽 상에 이웃한 셀간 서로 절연되는 폴리실리콘막으로 된 전하저장측벽을 형성하는 단계; 및 상기 전하저장측벽 외측의 반도체 기판 내에 상기 LDD 영역과 연결되는 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀트랜지스터의 개념을 나타낸 레이아웃도이다.
도 3을 참조하면, 비휘발성 메모리 장치의 셀트랜지스터는 반도체 기판의 소 정 영역에 형성된 소자분리막(ISO), 소자분리막(ISO)에 의해 정의된 반도체 기판의 활성영역(ACT) 상부를 가로지르는 워드라인(WL), 워드라인(WL) 양측벽에 형성된 SFP1과 SFP2, SFP1/SFP2 외측의 활성영역(ACT) 내에 형성된 소스영역(S)과 드레인영역(D), 소스영역(S)과 드레인영역(D)에 각각 콘택되는 BLC1/BLC2를 포함한다.
도 3에서, SFP1/SFP2는 전하의 트랩 및 디트랩이 이루어지는 측벽으로서 폴리실리콘막으로 형성된 것이다. 여기서, SFP는 폴리실리콘으로 된 부유측벽(Sidewall Floating Polysilicon; SFP)을 일컫는다.
도 4는 도 3의 Ⅰ-Ⅰ'선에 따른 실제 소자의 단면도를 도시한 도면이다.
도 4를 참조하면, 반도체기판(21) 상에 형성된 게이트절연막(22a), 게이트절연막(22a) 상에 형성된 게이트(100), 게이트의 양측벽에 형성된 측벽질화막(28a), 측벽질화막(28a) 상에 형성된 전하저장측벽(29b), 전하저장측벽(29b) 아래의 반도체 기판(21) 내에 형성된 LDD 영역(26), 전하저장측벽(29b) 외측의 반도체 기판(21) 내에 형성되며 LDD 영역과 연결되는 소스/드레인영역(30)을 포함한다.
도 4에서, 전하저장측벽(29b)은 전하의 트랩 및 디트랩이 이루어지는 곳으로, 폴리실리콘막으로 형성된 부유측벽이다.
도 5a 내지 도 5g는 도 4에 도시된 소노스형 비휘발성 메모리 장치의 제조 방법을 도시한 공정 단면도이고, 도 6a 내지 도 6c는 전하저장 측벽의 절연 방법을 나타낸 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트절연막(22)을 형성한다. 여기서, 게이트절연막(22)을 형성하기 전에 반도체 기판(21)에는 소자분리막 들이 형성될 것이고, 또한 반도체 기판(21) 내에는 웰(Well) 및 문턱전압조절을 위한 이온주입이 진행될 것이다. 그리고, 게이트절연막(22)은 반도체 기판(21)의 표면을 열산화시키는 방법으로 형성된 실리콘산화막(SiO2)인 것이 바람직하다.
다음으로, 게이트절연막(22) 상에 실리콘이 함유된 제1전극(23), 저저항 금속으로 된 제2전극(24) 및 하드마스크(25)를 차례로 적층한다. 이때, 제1전극(23)은 폴리실리콘막 또는 폴리실리콘게르마늄막(Poly-Si1- xGex, x=0.01∼0.99)으로 형성하고, 제2전극(24)은 WSi, TiSi, CoSi, NiSi 또는 CrSi 중에서 선택된 금속실리사이드막, 텅스텐질화막과 텅스텐의 적층(W/WNx, x=0.1∼3.0) 또는 실리콘질화막과 텅스텐의 적층(W/SiNx, x=0.1∼3.0) 구조를 사용한다. 이러한 제2전극(24)에서 텅스텐질화막과 실리콘질화막은 텅스텐과 실리콘을 함유하는 제1전극(23)간의 반응을 억제시키기 위한 확산배리어(diffusion barrier) 역할을 한다. 마지막으로, 하드마스크(25)는 실리콘질화막(Silicon nitride)으로 형성한다.
이하, 제1전극(23)은 폴리실리콘막으로 형성한 것이며, 제2전극(24)은 텅스텐실리사이드막(WSi)으로 형성한 것이라 가정한다.
다음으로, 하드마스크(25) 상부에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 게이트마스크(도시 생략)를 형성한 후, 게이트마스크를 식각마스크로 하드마스크(25), 제2전극(24) 및 제1전극(23)을 순차적으로 식각한다. 다음으로, 게이트마스크를 스트립한다.
위와 같은 게이트마스크 및 식각 공정을 통해 게이트(100)가 형성된다.
다음으로, 반도체 기판(21)의 전면에 LDD 이온주입(Lightly Doped Drain Implantation)을 진행한다.
이때, LDD 이온주입은 저농도 도펀트를 게이트(100) 외측의 반도체 기판(21) 내에 이온주입하여 LDD 영역(26)을 형성하기 위한 공정으로서, NMOSFET인 경우에 인(P) 또는 비소(As)와 같은 N형 도펀트를 이온주입한다.
도 5b에 도시된 바와 같이, 게이트재산화(Gate Re-oxidation) 공정을 진행한다.
일반적으로, 게이트재산화 공정은 게이트(100) 형성을 위한 식각 공정시 게이트절연막(22)에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 반도체 기판(21) 상부에 잔류하는 폴리실리콘막의 잔막을 제거하고, 게이트(100)의 에지 하단부에 있는 게이트절연막(22)의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 진행하고 있다.
본 발명의 실시예와 같이, 게이트(100)가 폴리실리콘막과 같은 실리콘 함유 제1전극(23)을 포함하는 반도체소자 제조에서는 제1전극(23) 식각시에 드러나는 게이트절연막(22)이 손상되므로, 게이트(100)의 저항은 그대로 유지하면서 손상된 게이트절연막(22)을 회복하기 위해 제1전극(23)의 측면을 산화시키는 재산화(Re-oxidation) 공정이 수반된다.
특히, 게이트(100)의 에지 하단부에 있는 게이트절연막(22)은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속 도에 많은 영향을 미친다. 그렇기 때문에 게이트재산화 공정은 필수적으로 진행되어야 한다.
한편, 게이트 재산화 공정은 산소(O2), 수증기(H2O) 또는 수소(H2) 분위기에서 열처리하여 진행하는데, 이때 열처리 온도는 700℃∼900℃ 범위이다.
이와 같은 게이트재산화 공정을 통해 손상된 게이트절연막(22)의 품질이 회복되며(이하, 게이트절연막을 '22a'라고 약칭함), 아울러 게이트(100)의 에지 하단부에 버즈빅(Bird's beak, 22b)이 발생되어 게이트(100)의 에지 하단부에 위치하는 게이트절연막(22a)의 두께를 증가시킨다.
그리고, 게이트재산화 공정시에 폴리실리콘막으로 형성한 제1전극(23)은 물론 텅스텐실리사이드막인 제2전극(24)도 그 측면이 산화되어 측벽산화막(Sidewall oxide, 27)이 형성된다. 여기서, 측벽산화막(27)은 재산화된 실리콘 산화막(Re-oxidized silicon oxide)이라고도 일컫는다.
상기 게이트재산화 공정은, 산화막 두께 및 품질을 향상시키기 위해 전세정 공정으로 남아있던 게이트절연막을 스트립한 후 재산화 공정을 통해 게이트절연막을 다시 형성시킬 수도 있다.
도 5c에 도시된 바와 같이, 측벽산화막(27)이 형성된 반도체 기판(21)의 전면에 측벽질화막(Sidewall nitride, 28)을 형성한다. 이때, 측벽질화막(28)은 실리콘질화막(Si3N4) 또는 실리콘산화질화막(Silicon oxynitride)으로 형성한다. 한편, 측벽질화막외에 산화막 또는 산화막과 질화막의 적층막을 사용할 수도 있다. 이때, 산화막을 적용하는 경우에는 산화내성이 약한 텅스텐막이 게이트에 포함되어 있으며, ALD-SiO2로 형성한다.
더불어, 측벽질화막(28)외에 Hf, Zr, Al, Ta, Ti, Ce, Pr 또는 La 중에서 선택된 금속이 포함된 질화금속산화물과 같은 고유전상수를 갖는 절연막을 사용하거나, 이들의 적층막을 사용할 수도 있다.
다음으로, 측벽질화막(28)을 포함한 전면에 측벽폴리실리콘막(Sidewall polysilicon, 29)을 형성한다. 이때, 측벽폴리실리콘막(29)은 전하저장 역할을 하는 것으로, 폴리실리콘막외에 폴리실리콘게르마늄막, Ti, W, Ta, Hf 등이 포함된 저저항 금속 및 이들 질화금속막을 사용한다.
도 5d에 도시된 바와 같이, 측벽폴리실리콘막(29)을 선택적으로 식각하여 게이트(100)의 측벽쪽에만 측벽폴리실리콘막(29a)을 잔류시킨다.
이처럼 게이트(100)의 측벽쪽에만 측벽폴리실리콘막(29a)을 잔류시키는 이유는 측벽폴리실리콘막(29a)이 도전성을 갖는 물질이므로, 이웃한 단위셀간 서로 절연시키기 위함이다. 바람직하게는 행방향(x 방향)으로 배치된 단위셀간 절연을 위한 것이다.
상기한 측벽폴리실리콘막(29a)의 선택적 식각 공정은 블랭킷 에치백 공정을 이용하며, 이때 측벽질화막(28)도 식각되도록 하여 게이트(100)의 측벽쪽에만 측벽질화막(28a)을 잔류시킨다.
위와 같이, 게이트(100)의 측벽쪽에만 잔류하는 측벽폴리실리콘막(29a)은 소 노스형 비휘발성 메모리에서 정보 저장을 위한 물질로 사용되는 것으로, 이하, 측벽폴리실리콘막(29a)을 '전하저장 측벽(29a)'이라고 약칭한다.
전하저장 측벽(29a)은 게이트(100)보다 낮은 상부면을 갖도록 형성한다. 이를 위해 블랭킷 에치백 공정은 게이트(100) 상부에서 하드마스크(25)를 노출시키고, 활성영역 상부에서 게이트절연막(22a) 표면을 노출시키도록 실시한다. 이를 위해 식각 공정은 실리콘산화막인 게이트절연막(22a)에 대해 식각선택비를 갖는 식각레시피를 사용하고, 이에 더하여 식각공정은 측벽질화막(28a)도 동시에 식각할 수 있는 식각레시피를 사용한다.
도 5e에 도시된 바와 같이, 소스/드레인 영역(30)의 형성을 위한 이온주입 공정을 진행하여 트랜지스터를 완성한다.
위와 같이, 소스/드레인 영역(30)을 형성한 후에 전하저장 측벽(29a)의 절연을 위한 공정을 진행한다. 즉, 도 5d에서 진행한 식각 공정은 x 방향으로 인접한 전하저장측벽간 절연을 위한 것이었으나, 전하저장측벽이 폴리실리콘으로 된 도전막이므로 y 방향으로 인접한 전하저장측벽간 절연이 필요하다.
전하저장 측벽의 절연을 위한 공정은 도 6a 내지 도 6c를 참조하여 후술하기로 한다.
도 5f에 도시된 바와 같이, 전하저장측벽(29a)에 대한 추가 식각공정을 진행하여 x방향 및 y방향 모두에 대해 이웃한 셀간 절연이 이루어진 전하저장측벽(29b)을 형성하고, 전하저장측벽(29b)을 포함한 전면에 자기정렬콘택 공정시 배리어역할을 할 수 있는 스페이서질화막(31)을 형성한다.
도 5g에 도시된 바와 같이, 스페이서질화막(31) 상에 층간절연막(32)을 형성한 후, 자기정렬콘택 공정을 이용하여 층간절연막(32)을 식각하여 소스/드레인 영역(30)의 표면을 노출시키는 콘택홀(도시 생략)을 형성한다. 이어서, 콘택홀에 도전물질을 매립시켜 BLC1, BLC2로 일컫는 비트라인콘택(33)을 형성한다.
도 6a 내지 도 6c는 전하저장 측벽의 절연을 위한 방법을 도시한 공정 단면도이다.
도 6a는 도 5e의 결과를 나타낸 평면도로서, 반도체 기판(21)의 일측 상부에 게이트(100)가 배치되고, 게이트(100)의 양측벽에 측벽질화막(28a)과 전하저장 측벽(29a)이 배치되며, 게이트(100) 외측의 반도체 기판(21) 내부에는 소스/드레인영역(30)이 형성된다. 여기서, 미설명 도면부호 'ISO'는 소자분리영역이다.
위와 같은 도 6a에서 전하저장 측벽(29a)은 행방향(x 방향)으로 배치되는 단위셀간에는 서로 절연이 되어 있으나, 열방향(y 방향 또는 게이트 방향에 나란한 방향)으로 배치되는 단위셀간에는 서로 절연되어 있지 않다.
따라서, 열방향으로 배치되는 단위셀간 전하저장 측벽(29a)을 서로 절연시키기 위한 공정을 진행한다.
도 6b에 도시된 바와 같이, 전하저장 측벽(29a)을 포함하는 반도체 기판(21)의 전면에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 마스크패턴(41)을 형성한다.
이때, 마스크패턴(41)의 일측(x방향)은 전하저장측벽(29a)의 양측 에지로부터 소스/드레인 영역(30) 방향으로 일정 폭이 연장되는 형태를 갖고, 마스크패턴 (31)의 타측(y방향)은 소스/드레인영역(30)과 소자분리영역(ISO)의 일부를 동시에 오버랩하는 형태를 갖는다.
도 6c에 도시된 바와 같이, 마스크패턴(31)을 식각마스크로 전하저장 측벽(29a)의 노출된 부분을 선택적으로 식각한다. 이때, 마스크패턴(31)에 의해 덮힌 전하저장 측벽(29a)의 일부는 식각되지 않는다. 이하, 잔류하는 전하저장 측벽을 '29b'라고 약칭한다.
이러한 식각공정은 게이트절연막(22), 측벽질화막(28a)에 대해 선택성을 갖는 식각레시피를 사용한다. 또한, 식각공정은 이방성 식각 방법으로 실시한다.
다음으로, 마스크패턴(41)을 스트립한다.
위와 같은 마스크패턴(41)을 이용한 식각공정후에 잔류하는 전하저장 측벽(29b)은 각 단위셀을 구성하는 게이트(100)의 양측벽에 배치되는 형태이며, x 방향 및 y 방향으로 배치된 이웃하는 단위셀간 서로 절연되는 형태이다. 여기서, 전하저장측벽(29b)은 평면상으로 x 방향 폭에 비해 y 방향 폭이 더 큰 직사각형 형태를 갖는다.
상술한 실시예에 따른 소노스형 비휘발성 메모리 장치는 전하저장 측벽(29b)에 전하를 트랩 및 디트랩시키는 방식을 이용하여 비휘발성메모리 장치를 구현한다.
이하, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 원리를 살펴보기로 한다.
표1은 본 발명의 실시예에 따른 프로그래밍을 위한 바이어스 조건을 나타낸 것이고, 표2는 본 발명의 실시예에 따른 소거 동작을 위한 바이어스 조건을 나타낸 것이며, 표3은 본 발명의 실시예에 따른 리딩동작을 위한 바이어스 조건을 나타낸 것이다.
SFP1 프로그래밍을 위한 바이어스조건 V(WL)-V(p웰) V(BLC1)-V(BLC2) SPF1 예)V(WL)=3V, V(p웰)=GND, V(BLC1)=3V, V(BLC2)=GND
high (+) 바이어스 high (+) 바이어스 전자 주입
SFP2 프로그래밍을 위한 바이어스 조건 V(WL)-V(p웰) V(BLC2)-V(BLC1) SPF2 예)V(WL)=3V, V(p웰)=GND, V(BLC1)=GND, V(BLC2)=3V
high (+) 바이어스 high (+) 바이어스 전자 주입
SFP1 제거를 위한 바이어스조건 V(WL)-V(p웰) V(BLC1)-V(BLC2) SFP1 예)V(WL)=-3V, V(p웰)=GND, V(BLC1)=3V, V(BLC2)=GND
Low (-) 바이어스 High (+) 바이어스 전자 배출
SFP2 제거를 위한 바이어스 조건 V(WL)-V(p웰) V(BLC2)-V(BLC1) SFP2 예)V(WL)=-3V, V(p웰)=GND, V(BLC1)=GND, V(BLC2)=3V
Low (-) 바이어스 High (+) 바이어스 전자 배출
SFP1 SFP2 문턱전압이동(Forward:BLC1->BLC2) : SFP1 문턱전압이동(Reverse: BLC2->BLC1) : SFP2
Empty Empty No shift(Ref Vth) No shift(Ref Vth)
(-) 차아지드 Empty Large (+) Vth 이동 No shift(Ref Vth)
(-) 차아지드 (-) 차아지드 Large (+) Vth 이동 Large (+) Vth 이동
Empty (-) 차아지드 No shift(Ref Vth) Large (+) Vth 이동
표1 내지 표3에서, SFP1은 소스측 전하저장측벽을 나타내고, SFP2은 드레인측 전하저장측벽을 나타내며, BLC1은 소스측에 연결되는 비트라인콘택을, BLC2는 드레인측에 연결되는 비트라인콘택을 나타낸다.
우선 표1을 참조하여 프로그램(쓰기 동작) 방식을 살펴보면, p웰 및 비트라인콘택 BLC2에는 접지(Ground, GND), 비트라인콘택 BLC1 및 게이트(100)에 모두 고전압을 걸 경우, NMOSFET의 SFP1쪽으로 핫캐리어가 주입된다. 이 경우, SFP1은 음으로 차아지된다.
이 SFP1에 저장된 음전하를 소거시키기 위해서는 표2에 나타나 있듯이, P웰 및 BLC2에는 접지, BLC1에는 고전압바이어스, 워드라인(게이트)에는 저전압을 걸 경우에는 SFP1에 저장되어 있던 음전하가 배출(Extraction)된다.
SFP2에 전하를 주입 및 적출하는 방법도 동일하다.
다음으로, 표3을 참조하여 리딩(읽기 동작) 방식을 살펴보면, 리딩은 MOSFET의 문턱전압 차이를 이용하는데 자세한 바이어스 조건 및 그때의 문턱전압의 이동 방향을 표3에 나타내었다.
예를 들어 SFP1에 음전하가 들어있는 경우 BLC2-->BLC1 방향(Reverse)으로 소자를 동작시키면 문턱전압이 거의 변하지 않는 반면에 BLC1-->BLC2 방향(Forward)으로 소자를 동작시키면 문턱전압이 양의 방향으로 변하게 되며, 마찬가지로 SFP2의 전하 상태는 순방향 스윕(sweep)에는 영향을 거의 주지 않지만, 역방향 스윕에는 영향을 준다. 이러한 문턱전압 이동을 이용하면 SFP1 및 SPF2의 전하 상태를 독립적으로 감지할 수 있기 때문에 단위회로만으로 2개의 비트를 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 폴리실리콘으로 이루어진 부유측벽(SFP1,SFP2)을 이용하므로서 낮은 구동전압에서 빠른 속도로 비휘발성 메모리를 동작시킬 수 있는 효과가 있다.
또한, 본 발명은 리텐션타임을 일반적인 플래시 메모리와 거의 동일하게 가져갈 수 있는 효과가 있다.

Claims (14)

  1. 반도체 기판;
    상기 반도체 기판 상의 게이트절연막;
    상기 게이트절연막 상에 폴리실리콘 및 텅스텐실리사이드의 적층막으로 구성된 게이트;
    상기 게이트 외측의 반도체 기판 내에 형성된 소스/드레인 영역
    상기 게이트의 양측벽에 형성된 절연막 측벽; 및
    상기 절연막 측벽에 접하여 전하의 트랩 및 디트랩이 이루어지며 폴리실리콘으로 형성된 상기 게이트 양측벽의 전하저장측벽을 포함하고,
    상기 소스영역에서 드레인영역 방향으로 동작시키거나 상기 드레인영역에서 소스영역 방향으로 동작시켜 문턱전압이동을 유도하고, 상기 문턱전압이동을 이용하여 상기 전하전장측벽의 상태를 독립적으로 감지하는
    비휘발성 메모리 장치.
  2. 삭제
  3. 반도체 기판;
    상기 반도체 기판 상의 게이트절연막;
    상기 게이트절연막 상에 폴리실리콘 및 텅스텐실리사이드의 적층막으로 구성된 게이트;
    상기 게이트 외측의 반도체 기판 내에 형성된 소스/드레인 영역
    상기 게이트의 양측벽에 형성된 절연막 측벽; 및
    상기 절연막 측벽에 접하여 전하의 트랩 및 디트랩이 이루어지며 폴리실리콘게르마늄막, Ti, Ta 또는 Hf이 포함된 저저항 금속 또는 상기 저저항 금속의 질화막 중에서 선택되는 상기 게이트 양측벽의 전하저장측벽을 포함하고,
    상기 소스영역에서 드레인영역 방향으로 동작시키거나 상기 드레인영역에서 소스영역 방향으로 동작시켜 문턱전압이동을 유도하고, 상기 문턱전압이동을 이용하여 상기 전하전장측벽의 상태를 독립적으로 감지하는 비휘발성 메모리 장치.
  4. 제1항 또는 제3항에 있어서,
    상기 전하저장측벽은,
    상기 게이트의 상부면보다 낮은 위치를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항 또는 제3항에 있어서,
    상기 절연막 측벽은,
    질화막, 산화막 또는 산화막과 질화막의 적층막인 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항 또는 제3항에 있어서,
    상기 절연막 측벽은,
    상기 게이트에 접하는 산화막; 및
    상기 산화막에 접하되, Hf, Zr, Al, Ta, Ti, Ce, Pr 또는 La 중에서 선택된 금속이 포함된 질화금속산화물
    을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 폴리실리콘 및 텅스텐실리사이드의 적층막으로 구성된 게이트를 형성하는 단계;
    상기 게이트 외측의 반도체 기판 내에 LDD 영역을 형성하는 단계;
    상기 게이트의 측벽에 접하는 절연막 측벽을 형성하면서 상기 절연막 측벽 상에 이웃한 셀간 서로 절연되는 폴리실리콘막으로 된 전하저장측벽을 형성하는 단계; 및
    상기 전하저장측벽 외측의 반도체 기판 내에 상기 LDD 영역과 연결되는 소스/드레인 영역을 형성하는 단계
    를 포함하는 비휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 전하저장측벽을 형성하는 단계는,
    상기 게이트를 포함한 전면에 절연막을 형성하는 단계;
    상기 절연막 상에 폴리실리콘막을 형성하는 단계; 및
    상기 게이트절연막의 표면이 드러날때까지 상기 폴리실리콘막과 상기 절연막을 선택적으로 제거하여 상기 절연막측벽을 형성하면서 상기 게이트의 양측벽과 나란히 뻗는 전하저장측벽을 형성하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 게이트의 양측벽과 나란히 뻗는 전하저장측벽을 형성하는 단계후에,
    상기 전하저장측벽 상에 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴에 의해 노출된 전하저장측벽을 선택적으로 식각하여 셀트랜지스터가 형성되는 부분에만 상기 전하저장측벽을 잔류시키는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 전하저장측벽은,
    상기 게이트의 상부면보다 낮은 위치를 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 삭제
  12. 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 폴리실리콘 및 텅스텐실리사이드의 적층막으로 구성된 게이트를 형성하는 단계;
    상기 게이트 외측의 반도체 기판 내에 LDD 영역을 형성하는 단계;
    상기 게이트의 측벽에 접하는 절연막 측벽을 형성하면서 상기 절연막 측벽 상에 이웃한 셀간 서로 절연되는 폴리실리콘게르마늄막, Ti, Ta 또는 Hf이 포함된 저저항 금속 또는 상기 저저항 금속의 질화막 중에서 선택되는 어느 하나로 형성된 전하저장측벽을 형성하는 단계; 및
    상기 전하저장측벽 외측의 반도체 기판 내에 상기 LDD 영역과 연결되는 소스/드레인 영역을 형성하는 단계
    를 포함하는 비휘발성 메모리 장치의 제조 방법.
  13. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 절연막 측벽은,
    질화막, 산화막 또는 산화막과 질화막의 적층으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 절연막 측벽은,
    상기 게이트에 접하는 산화막과 Hf, Zr, Al, Ta, Ti, Ce, Pr 또는 La 중에서 선택된 금속이 포함된 질화금속산화물의 적층으로 형성하는 것을 특징으로 하는 비 휘발성 메모리 장치의 제조 방법.
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