KR100474176B1 - 멀티비트 메모리셀의 제조방법 - Google Patents
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Abstract
전하 캐리어의 트래핑을 위해 소오스 영역(6a) 및 드레인 영역(6b) 위에 제공된 메모리 층(3)은 채널 위에서 중단됨으로써, 소오스 영역 및 드레인 영역을 통해 트래핑된 전하 캐리어의 확산이 방지된다. 상기 메모리 층은 채널을 향한 소오스 영역 및 드레인 영역의 부분 위의 영역으로 제한되고 완전히 산화물 내로 매립된다.
Description
본 발명은 셀프 얼라인 ONO 영역을 가진 멀티비트 메모리셀의 제조방법에 관한 것이다.
미국 특허 US 5,768,192호에는 전자가 하나의 메모리 층 내의 소오스 또는 드레인에 트래핑(trapping)되는 비휘발성 메모리가 개시되어 있다. 상기 트래핑된 전자는 SONOS-트랜지스터(Semiconductor-Oxide-Nitride-Oxide-Semiconductor)로서 형성된 트랜지스터의 문턱전압을 결정한다. 소오스 또는 드레인에 전하가 존재하는 것은 저장된 비트로서 해석될 수 있으므로, 상기 방식의 셀에는 2개의 비트가 저장될 수 있다. 프로그래밍을 위해, 채널에 핫 전하 캐리어가 발생된다. 즉, 상기 전자가 반도체 재료로 이루어진 드레인 영역 근처에서 메모리 층 내로 주입된다. 이것을 위해, 통상적으로 5V의 전위차가 게이트를 통해 소오스로부터 드레인을 향한 방향으로 연장된 워드 라인에 인가된다. 소오스 영역 자체는 0 V에 접속되고, 비트 라인으로서 드레인 영역은 5 V에 접속된다. 인가된 전압의 반전에 의해 전하가 소오스 영역에도 트래핑될 수 있다. 소오스와 드레인 사이의 통상적인 1.2 V의 전위차 및 프로그래밍되지 않은 상태에서 문턱전압과 프로그래밍된 상태에서 문턱전압 사이의 게이트 전압은 소오스 측에 저장된 비트의 판독을 가능하게 한다. 게이트에서의 확실한 네거티브 전위와 드레인에서의 예컨대 5 V(워드라인 전류가 거의 흐르지 않음)는 트래핑된 전하 캐리어가 접지에 대해 포지티브한 소오스 또는 드레인 영역 내로 되돌아감으로써(GIDL, gate-induced drain leakage) 소거를 가능하게 한다.
최근, 고집적 메모리에서 소오스와 드레인의 간격은 단지 150 nm이다. 바람직하지 않은 조건(특히 높은 온도, 예컨대 자동차에서 도달될 수 있는 85℃) 하에서 메모리 칩을 저장하는 경우, 트래핑된 전하 캐리어가 유전 질화물 내에 충분히 국한되지 않으면, 문제없이 수행 가능한 하전/방전 사이클(연속 듀티, 내구성)의 수가 감소될 수 있다. 이 경우, 소오스 및 드레인에서 저장된 비트의 개별적 판독이 어려워진다.
미국 특허 5,877,523호에는 산화물층 및 메모리 층으로서 폴리실리콘 층이 제공되고 플로팅 게이트 전극의 형성을 위해 2개의 부분으로 구조화되는, 멀티 레벨 스플리트 게이트 플래시 메모리셀이 개시되어 있다. 남은 부분은 유전층으로 커버된다. 그 다음에, 도전층이 제공되어 게이트 전극으로 구조화된다. 후속해서, 소오스 및 드레인의 형성을 위한 도펀트의 주입이 이루어진다.
미국 특허 제 5,969,383호에는 채널 영역의 일부 위에 그리고 드레인 영역의 일부 위에 각각 이산화실리콘, 질화실리콘 및 이산화실리콘으로 된 층 시퀀스가 존재하고, 그것들 중 채널 위의 것에 제어 게이트 전극이 제공되는, 스플리트 게이트 메모리 소자가 개시된다. 여기서, 메모리셀의 프로그래밍은 질화실리콘 층에서 전하 캐리어의 트래핑에 의해 이루어진다. 채널 영역의 나머지 부분 위에 선택 게이트 전극이 배치된다.
미국 특허 5,796,140호에는 메모리셀의 제조방법이 개시되어 있는데, 여기서는 소오스 및 드레인이 도핑된 영역으로서 채널 영역에 의해 서로 분리되도록 형성되고, 상기 영역들 위에서 전하 캐리어의 저장을 위해 제공된 메모리 층이 경계층들 사이에 배치되어 그 안에 매립되고, 게이트 전극이 유전층에 의해 반도체 재료로부터 분리되어 제공되며, 상기 메모리 층은 채널 영역과 소오스 또는 드레인 영역 사이의 경계에 있는 영역을 제외하고 제거된다.
일본 특허 JP 2000-58680호에는 산화물-질화물-산화물 층이 게이트 전극의 플랭크(flank)에 제공되는, 반도체 메모리 소자가 개시되어 있다.
도 1 내지 6 또는 도 7 내지 10는 본 발명에 따른 제조방법의 여러 단계에서 메모리셀의 횡단면도.
본 발명의 목적은 바람직하지 않은 조건하에서도 보다 많은 수의 하전 및 방전 사이클을 보장하는 멀티비트 메모리셀의 제조방법을 제공하는 것이다.
상기 목적은 청구항 제 1항 또는 제 4항의 특징을 가진 방법에 의해 달성된다. 바람직한 실시예는 종속 청구항에 제시된다.
본 발명에 따라 제조된 멀티비트 메모리셀에서는 소오스 및 드레인에 전하 캐리어를 트래핑하기 위해 제공된 메모리 층이 채널 영역에 인접한 소오스 영역 또는 드레인 영역의 에지 영역으로 제한된다. 상기 메모리 층은 경계층 사이에 배치되고 더 큰 에너지 밴드 갭의 재료에 매립됨으로써, 각각의 소오스 영역 및 드레인 영역을 통해 메모리 층 내에 트래핑된 전하 캐리어가 거기에 국한된다.
메모리 층에 대한 재료로는 바람직하게는 질화물이 사용된다. 둘러싸는 재료로는 산화물이 적합하다. 실리콘재 시스템 내의 메모리셀에서 상기 메모리셀은 상기 실시예에서 약 5 eV의 에너지 밴드 갭을 가진 질화실리콘이고, 둘러싸는 경계층은 약 9 eV의 에너지 밴드 갭을 가진 산화실리콘이다. 메모리 층은 경계층의 재료 보다 작은 에너지 밴드 갭을 가진 다른 재료일 수 있다. 전하 캐리어의 양호한 전기적 가둠(confinement)을 위해 에너지 밴드 갭의 차가 가급적 커야 한다. 산화실리콘과 함께, 예컨대 산화탄탈, 하프늄실리케이트 또는 진성 도전성(도핑되지 않은) 실리콘이 메모리 층의 재료로서 사용될 수 있다. 질화실리콘은 약 7.9의 상대 유전 상수를 갖는다. 보다 더 높은 유전 상수(예를 들면, 15...18)를 가진 대체 재료를 사용하면, 메모리를 위해 제공된 층 스택의 전체 두께가 감소되기 때문에 바람직하다.
상기 방법에서는 전하 캐리어의 트래핑을 위해 제공된 메모리 층이 채널 영역을 향한 소오스 영역 및 드레인 영역의 경계 위의 영역 외부에서 완전히 제거된다. 그리고 나서, 게이트 산화물 및 게이트 전극 또는 워드 라인으로서 제공된 스트립 도체가 제조되어 구조화되고 메모리 층의 자유 에지가 경계층의 재료, 바람직하게는 산화물 내로 매립된다. 채널 영역 위의 메모리 층이 제거됨으로써, 이렇게 제조된 SONOS-트랜지스터 셀은 소오스 및 드레인 위에 서로 분리된 메모리 영역을 갖는다.
특히 바람직한 실시예에서, 게이트 산화물은 기판 내의 채널 영역의 반도체 재료 상에 제조될 뿐만 아니라, 게이트 전극의 플랭크에 수직 방향으로도 제조됨으로써, 그것에 인접한 메모리 층의 부가적 전기 절연이 이루어진다. 게이트 전극의 플랭크에 수직 산화물 층의 제조는 전계의 분포를 변경시키므로, 핫 일렉트론이 메모리 층의 방향으로 강력히 가속되고 거기서 트래핑된다. 이로 인해, 메모리셀의 성능이 특히 프로그래밍시에 현저히 개선된다.
이하, 본 발명에 따른 메모리셀의 제조방법을 첨부한 도면을 참고로 구체적으로 설명한다.
하나의 칩 상에는 상기 방식의 다수의 개별 메모리셀로 된 장치가 제조될 수 있다.
본 발명에 따른 제조방법의 제 1 실시예는 도 1 내지 6에 도시된다. 도 1에는 반도체 바디(1) 또는 기판 상에 성장된 반도체 재료 층 또는 반도체 재료 층 구조물의 횡단면도가 도시된다. 상기 반도체 재료가 소정 기본 도핑을 갖지 않으면, 공지된 방식으로 미리 주어진 도전성을 가진 소위 웰(예컨대, p-웰)이 도펀트를 필요한 농도로 주입함으로써 제조된다. 또한, 도 1에는 그 위에 제공된 하부 산화물 층(2)(바닥 산화물)이 하부 경계층으로서, 그 위에 전하 캐리어의 트래핑(trapping)을 위해 제공된 메모리 층(3)(이 실시예에서는 질화실리콘)이, 그 위에 부가의 산화물 층(4)(탑 산화물)이 상부 경계층으로서 그리고 선행 층 보다 더 두껍고 바람직하게는 역시 질화물인 보조층(5)이 최상부에 도시된다. 제 1 포토 기술에 의해, 예컨대 포토레지스트로 된 마스크를 사용해서, 메모리 층(3), 상부 산화물 층(4) 및 보조층(5)이 도 1에 도시된 방식으로 구조화됨으로써, 상기 층들의 측면이 메모리셀을 위해 제공된 영역으로 제한된다. 도 1에서 마스크는 이미 제거되어 있다.
보조층(5)은 반도체 재료 내로 도펀트의 주입에 의해 소오스(6a) 및 드레인(6b)의 영역을 제조하기 위해 마스크로서 사용된다. 실리콘으로 이루어진 p-도핑된 기판을 반도체 바디로서 사용하면, 도펀트로는 예컨대, 비소가 적합하다. 또한 도 2에 따라 래터럴 산화물 층(7)이 제조된다. 이것은 가장 간단하게는 기판의 실리콘을 산화함으로써 이루어진다. 이 때, 재료가 체적 확대됨으로써, 래터럴 산화물 층(7)의 표면이 메모리 층(3)의 상부에 배치된다.
필요에 따라 예컨대 산화물일 수 있는 부가 보조층(8)이 제 1 보조층(5)의 측면에 디포짓될 수 있다. 상기 부가 보조층(8)의 편평한 표면은 예컨대 CMP(chemical mechanical polishing)에 의해 제조될 수 있으며, 전체 표면이 평탄화된다. 그리고 나서, 제 1 보조층(5)이 바람직하게는 습식 화학적으로 제거되며, 이 때 상부 산화물 층(4)이 에칭 스톱층으로서 사용된다. 따라서, 도 3에 도시된 중간 구조물이 얻어진다.
그 다음에, 도 4에 도시된 스페이서(9)가 공지된 방식으로 제조된다. 이러한 목적을 위해, 바람직하게는 스페이서용으로 제공된 재료로 이루어진 층이 가급적 균일한 두께로 전체 표면에 디포짓된 다음, 이방성으로 에치백 됨으로써, 도시된 스페이서(9)가 보조층(8)의 내부 플랭크에 남게된다. 스페이서(9)가 나중에 제조될 게이트 전극의 구성 요소로서 사용될 수 있기 때문에, 상기 스페이서의 재료로는 인시튜 도핑된 폴리실리콘이 디포짓되는 것이 바람직하다. 그리고 나서, 상기 스페이서는, 상부 산화물 층(4), 메모리 층(3) 및 하부 산화물 층(2)이 상기 스페이서들 사이의 영역에서는 에칭되고 상기 스페이서 하부의 영역에서는 남아 있게 하기 위해 사용된다. 따라서, 메모리 층(3)은 게이트를 향한 소오스 및 드레인의 에지 영역으로 제한된다.
기판의 반도체 재료 상에 그리고 상기 스페이서로 형성된 측면 내부 플랭크에 도 5에 도시된 유전층(10)이 제조된다. 이것은 가장 간단하게는 특히 실리콘의 사용 시에 반도체 재료의 상부 측면을 산화함으로써 이루어진다. 게이트 전극(11)은 이것을 위해 제공된 재료가 스페이서들 사이의 리세스 내로 디포짓됨으로써 제조되거나 완전하게 된다. 바람직하게는 이것을 위해 마찬가지로 인시튜 도핑된 폴리실리콘이 사용된다. 새로운 CMP 단계가 표면을 도 5에 상응하게 평탄화하기 위해 사용된다.
도 6에는 예를 들면 메모리셀 장치의 워드 라인으로 제공되는 게이트 전극용 접속 라인으로서 스트립 도체를 디포짓한 후의 상태에서 메모리셀의 횡단면도가 도시된다. 상기 스트립 도체는 바람직하게는 마찬가지로 도핑된 폴리실리콘이다. 셀의 구조화는 도 6에 도시된 구조물이 투시면에 대해 수직 방향으로 제한됨으로써 완전하게 된다. 이것은 게이트 전극의 측면에서 재료를 상부 산화물 층(4) 아래까지 에칭하는 부가의 포토 기술에 의해 이루어진다. 그리고 나서, 메모리 층(3)이 바람직하게는 습식 화학적으로 에칭된다. 새로운 산화가 메모리 층(3)의 이제 노출된 에지를 산화물 내로 매립하기 위해 사용된다. 따라서, 도 6의 투시면에 대해 수직으로 양 방향으로 본 발명에 따른 방법의 결과인 메모리 층(3)이 산화물 층에 의해 제한된다. 따라서, 메모리 층의 모든 에지가 산화물 내로 매립됨으로써, 메모리 층의 두 부분 내에 트래핑된 전하 캐리어가 함께 흐르는 것이 지속적으로 방지된다. 따라서, 이 방법에 의해 지금까지의 메모리셀 보다 훨씬 긴 수명을 가진 작은 멀티비트 메모리셀이 제조될 수 있다.
미미하게 변형된 구조를 가진 본 발명에 따른 메모리셀을 제조하기 위한 다른 방법은 도 7 내지 10에 도시된다. 이 방법은 마찬가지로 반도체 바디(1)(도 7) 또는 기판 상에 성장된 반도체 재료 층 또는 층 구조물을 기초로 한다. 상기 반도체 재료가 소정 기본 도핑을 갖기 위해, 경우에 따라 p-웰 또는 n-웰이 필요한 농도의 도펀트 주입에 의해 제조된다. 그리고 나서, 하부 산화물 층(2)(바닥 산화물)이 하부 경계층으로서, 전하 캐리어의 트래핑을 위해 제공되는 메모리 층(3)이, 그리고 부가의 산화물 층(4)(탑 산화물)이 상부 경계층으로서 전체 표면에 제공된다.
예컨대, 폴리실리콘일 수 있는 보조층(80)은 도시된 윤곽에 따라 제조될 채널 영역(6) 위의 나머지 부분으로 구조화된다. 상기 보조층(80)을 사용해서, 바람직하게는 먼저 LDD 영역(61)(약하게 도핑된 드레인)을 채널 영역을 향한 소오스 영역 및 드레인 영역의 에지에 형성하기 위해, 도펀트의 주입이 이루어진다. 따라서, 기본 도핑과는 반대의 부호를 가진 낮은 도전성의 도핑 영역이 제조된다. 상기 주입은 p-웰의 경우 n--도핑을 위해 이루어진다. 공지된 방식으로 바람직하게는 소위 포켓 주입(62)이 기본 도핑(실시예에서는 p)의 도전형으로 기본 도핑 보다 약간 더 높은 도핑 농도로 이루어짐으로써, 소오스 영역 또는 드레인 영역의 예리한 경계가 얻어진다. 보조층(80)이 상기 주입을 위한 마스크로서 사용되면, 그 다음에 상기 보조층(80)이 도 7에 파선으로 도시된 크기로 등방성으로 에치백된다. 이 때, 층 두께가 약간 사라지기 때문에, 정확한 잔류 층 두께를 얻기 위해서는 최소 층 두께에 측정된 여유분이 포함되어야 한다. LDD- 및 포켓-주입이 필요 없다면, 보조층이 동일하게 파선으로 도시된 윤곽의 크기로 구조화된다.
도 8에는 보조층(80)의 서로 마주보는 플랭크에서 제조될 소오스 및 드레인 영역의 경계에 스페이서(90)가 제조되는 것이 도시된다. 상기 스페이서는 공지된 방식으로 먼저 전체 표면에 관련 재료(예컨대, 질화물)로 이루어진 층이 등방성으로 스페이서의 폭을 위해 제공된 층 두께로 제공된 다음, 수평 층 부분이 사라지고 실질적으로 원래 층 두께를 가진 수직 층 부분만이 남을 때 까지, 상기 층이 이방성으로 에치백됨으로써 제조된다. 상기 스페이서(90)를 사용해서, 소오스 영역(6a) 및 드레인 영역(6b)을 위한 도펀트 주입이 이루어진다. 상기 도핑의 도전형의 부호는 기본 도핑의 부호와 반대이다(예컨대, n+).
그리고 나서, 보조층(80)이 제거됨으로써, 스페이서(90)만이 남게된다. 상기 스페이서를 마스크로서 사용해서, 상기 스페이서에 의해 커버된 영역 외부에 있는 상부 산화물 층(4) 및 메모리 층(3)을 제거함으로써, 도 9에 도시된 구조물이 제조된다. 상기 스페이서(90)가 제거된 후에, 하부 산화물 층(2)의 상부면에는 산화물로 커버된 메모리 층의 나머지 부분만이 남는다. 상기 부분은 각각 채널 영역 및 소오스 영역 또는 드레인 영역 사이의 경계에 위치하는데, 보다 상세하게는 제조 방식의 결과로서 소오스 영역 또는 드레인 영역과 채녈 영역의 한 단부를 오버래핑하도록 위치한다.
적어도 채널 영역 및 메모리 층(3) 위에 형성된 산화물 층(13)이 제조됨으로써, 상기 메모리 층이 산화물에 의해 완전히 둘러싸인다. 상기 산화물 층(13)은 부분적으로 질화물의 재산화에 의해(특히, 반도체 재료로서 실리콘의 사용 시에: 2 Si3N4 + 12 H2O = 6 SiO2), 부분적으로 산화물의 디포짓에 의해(CVD-산화물, chemical vapor deposition; 특히 반도체 재료로서 실리콘의 사용 시에; TEOS 테트라에틸오르토실리케이트의 열 산화, Si(OC2H5)4 + 12 O2 = SiO
2) 제조된다. 실리콘의 열 산화는 부가적으로 실리콘이 채널 영역 반대편에 놓인 소오스 및 드레인 영역 부분 위에서 보다 두꺼운 산화물 층(70)으로 산화될 수 있다는 장점을 갖는다. 도 10에 도시된 구조물은 워드 라인 및 각각의 게이트 전극으로서 제공된 스트립 도체(12)의 제공에 의해 완전하게 된다. 상기 스트립 도체는 소오스로부터 채널 영역을 통해 드레인으로 연장되어 스트립 형태로 구조화됨으로써, 스트립 도체 측면이 투시면 전후의 가상 에지면에 의해 제한된다. 이로 인해 노출된 메모리 층 부분은 제거된다. 바람직하게는 이로 인해 노출된 메모리 층 에지가 밀봉 방식으로 산화물 내로 매립되고, 이것은 바람직하게는 재산화에 의해 이루어진다.
Claims (6)
- 소오스 영역(6a) 및 드레인 영역(6b)이 도핑된 영역으로서 반도체 바디(1) 또는 반도체 재료로 이루어진 층 내에 채널 영역(6)에 의해 서로 분리되어 형성되고,상기 영역 위에서 전하 캐리어의 저장을 위해 제공된 메모리 층(3)이 경계층(2, 4)들 사이에 배치되며,상기 메모리 층(3)은 채널 영역과 소오스 영역 사이의 경계 또는 채널 영역과 드레인 영역 사이의 경계에 배치된 영역을 제외하고 제거됨으로써, 메모리 층이 소오스 영역과 드레인 영역의 부분 위에 존재하고 채널 영역(6) 위에서는 중단되며,게이트 전극(11)이 유전층(10)에 의해 반도체 재료로부터 분리되어 제공되고 메모리 층의 자유 에지가 경계층의 재료와 동일한 종류인 재료 내로 매립되는, 멀티비트 메모리셀의 제조방법에 있어서,제 1단계에서, 반도체 바디(1) 또는 반도체 재료로 된 층 상에 산화물층(2), 메모리 층(3) 및 산화물 층(4)의 층 시퀀스가 형성되고,제 2 단계에서, 메모리셀을 위해 제공된 영역 외부에 있는 메모리 층이 제거되며,제 3 단계에서, 소오스 영역(6a) 및 드레인 영역(6b)을 위해, 도펀트가 반도체 재료 내로 주입되고,제 4 단계에서, 메모리 층이 차지한 영역 외부에 보조층(8)이 형성되는데, 상기 보조층(8)은 메모리 층의 영역에 후속하는 제 5 단계를 위해 충분한 급경사 플랭크를 가진 리세스를 갖고,제 5 단계에서, 상기 리세스 내에서 보조층의 플랭크에 스페이서(9)가 형성되고,제 6 단계에서, 스페이서들 사이에서 메모리 층이 제거되고 유전층(10) 및 게이트 전극(11)이 제조되어 구조화되고,제 7 단계에서, 스트립 도체(12)가 게이트 전극에 도전 접속되는 것을 특징으로 하는 멀티비트 메모리셀의 제조방법.
- 제 1항에 있어서,제 6 단계에서 상기 유전층(10)이 반도체 바디(1) 또는 반도체 재료로 이루어진 층 상에 그리고 스페이서(9)의 측면 상에 제조되는 것을 특징으로 하는 멀티비트 메모리셀의 제조방법.
- 제 1항 또는 제 2항에 있어서,제 6 단계와 제 7 단계 사이에서 상기 메모리 층(3)의 자유 에지가 산화물 내로 매립되는 것을 특징으로 하는 멀티비트 메모리셀의 제조방법.
- 소오스 영역(6a) 및 드레인 영역(6b)이 도핑된 영역으로서 반도체 바디(1) 또는 반도체 재료로 이루어진 층 내에 채널 영역(6)에 의해 서로 분리되도록 형성되고,상기 영역 위에서 전하 캐리어의 저장을 위해 제공된 메모리 층(3)이 경계층(2, 4)들 사이에 배치되며,상기 메모리 층(3)은 채널 영역과 소오스 영역 사이의 경계 또는 채널 영역과 드레인 영역 사이의 경계에 배치된 영역을 제외하고 제거됨으로써, 메모리 층이 소오스 영역과 드레인 영역의 부분 위에 존재하고 채널 영역(6) 위에서는 중단되며,게이트 전극(11)이 유전층(10)에 의해 반도체 재료로부터 분리되어 제공되고 메모리 층의 자유 에지가 경계층의 재료와 동일한 종류인 재료 내로 매립되는, 멀티비트 메모리셀의 제조방법에 있어서,제 1단계에서, 반도체 바디(1) 또는 반도체 재료로 된 층 상에 산화물층(2), 메모리 층(3) 및 산화물 층(4)의 층 시퀀스가 형성되고,제 2 단계에서, 그 위에 보조층(80)이 형성되어 채널 영역(6) 위의 부분들을 제외하고 제거됨으로써, 보조층의 남은 부분이 후속 단계를 위해 충분한 급경사를 가지며,제 3 단계에서, 보조층의 서로 마주 놓인 2개의 플랭크에 스페이서(90)가 제조되고,제 4 단계에서, 마스크로서 상기 스페이서를 사용해서 소오스 영역(6a) 및 드레인 영역(6b)을 형성하기 위한 도펀트가 반도체 재료 내로 도입되며,제 5 단계에서, 보조층이 제거되고,제 6 단계에서, 메모리 층에 제공된 산화물 층(4) 및 메모리 층(3) 중에서 스페이서가 없는 부분이 제거되며,제 6 단계에서, 상기 스페이서가 제거되고,제 7 단계에서, 적어도 채널 영역 및 메모리 층의 에지를 커버하는 유전층(10)이 형성되며,제 8 단계에서, 채널 영역 위로 연장하는 스트립 도체(12)가 제공되는 것을 특징으로 하는 멀티비트 메모리셀의 제조방법.
- 제 4항에 있어서,제 2 단계에서 상기 보조층(80)의 남은 부분을 사용해서 LDD 영역(61)을 형성하기 위한 도펀트의 주입 및 포켓 주입(62)이 이루어진 다음 보조층이 등방성으로 에치백되는 것을 특징으로 하는 멀티비트 메모리셀의 제조방법.
- 제 4항 또는 제 5항에 있어서,제 9 단계에서, 상기 스트립 도체(12)가 구조화됨으로써, 그것이 스트립형으로 소오스 영역(6a), 채널 영역(6) 및 드레인 영역(6b) 위로 연장되고, 스트립 도체 측면에 존재하는 메모리 층의 부분이 제거되고,제 10 단계에서, 메모리 층(3)의 자유 에지가 산화물 내로 매립되는 것을 특징으로 하는 멀티비트 메모리셀의 제조방법.
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