KR20020086639A - 불휘발성 반도체 기억 소자 및 그 제조 방법 - Google Patents

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KR20020086639A
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Abstract

불휘발성 기억 소자에 있어서, 플로팅 게이트와 제어 게이트 전극의 커플링비를 크게 하고, 기록 전압을 저감시켜, 소자의 미세화를 도모한다. 반도체층(Si 기판(1))과 제어 게이트 전극(CG) 사이의 절연막(터널 산화막(4), ONO 막구조(9)) 중에 플로팅 게이트 전극(FG)을 갖고, 플로팅 게이트 전극(FG)에 전하가 축적함으로써 트랜지스터의 임계치 전압이 변화하여, 데이터를 보유하는 불휘발성 기억 소자(소위, 플로팅 게이트형 플래시 메모리(300))에 있어서, 플로팅 게이트 전극(FG)을 제어 게이트 전극(CG)의 바닥면 및 측면의 대략 전체면과 절연막(ONO 막구조(9))을 개재하여 대향시킨다.

Description

불휘발성 반도체 기억 소자 및 그 제조 방법{Nonvolatile semiconductor memory device and its manufacturing method}
MIS형 LSI에서는 소자의 전원의 ON/OFF에 관계없이 데이터를 보유할 수 있는 불휘발성 반도체 기억 소자가 많이 사용되고 있다. 불휘발성 반도체 기억 소자로서는 여러가지 타입이 알려져 있지만, MIS형 구조의 게이트 절연막의 중간에 폴리Si 등으로 이루어지는 플로팅(floating) 게이트 전극을 설치하고, Si 기판으로부터 플로팅 게이트 전극에, Si 기판과 플로팅 게이트 전극 사이의 절연막을 개재하여 핫 캐리어, 터널 전류 등에 의해 전하를 주입하여, 플로팅 게이트 전극을 대전시킴으로써 MIS형 트랜지스터의 임계치 전압을 변화시켜서 기억을 보유시키는 이른바, 플로팅 게이트형 플래시 메모리(flash memory)가 실용화되고 있다.
플로팅 게이트형 플래시 메모리는 도 3a 내지 도 3g에 도시하는 바와 같이 제조된다. 우선, Si 기판(1)에 월 분리 영역 혹은 소자 분리 영역(2)을 통상의 로코스법, 샬롯 렌치법 등으로 형성하고, 임계치 전압 조정을 위한 매립층(3)을 이온주입법으로 형성한다(도 3a).
다음으로, 이 기판에 800℃, 15분 정도의 열산화에 의해 두께 8㎚ 정도의 Si 산화막(터널 산화막)(4)을 형성하고, 그 위에 플로팅 게이트 전극(FG)이 되는 두께 6㎚ 정도의 폴리Si막(5)을 LP-CVD 혹은 플라스마 CVD 등에 의해 형성한다. 다음으로, 폴리Si막(5)의 표면을 850℃, 10분 정도의 열산화에 의해 두께 5㎚ 정도의 Si 산화막(6)으로 하고, 그 위에 두께 12㎚ 정도의 Si 질화막(Si3N4)(7)을 LP-CVD 혹은 플라스마 CVD 등에 의해 형성하고, 이 Si 질화막(7)에 열산화를 실시하여 두께 6㎚ 정도의 Si 산화막(8)을 형성함으로써, Si 산화막(6), Si 질화막(7) 및 Si 산화막(8)으로 이루어지는 ONO 막구조(9)를 형성한다(도 3b).
이 ONO 막구조(9)상에, 제어 게이트 전극(CG)으로 이루어지는 인 등을 고농도로 포함하는 폴리Si와 WSi의 적층막(10)을 형성한다(도 3c). 이것을 통상의 리소그래피 기술 및 RIE 기술을 이용하여 패터닝함으로써 제어 게이트 전극(CG)을 형성하고, 제어 게이트 전극(CG)을 마스크로서, 예를 들면, 인 혹은 비소를 5×1013/㎠ 정도의 농도로 이온 주입함으로써 저농도 영역 LDDa, LDDb를 형성한다(도 3d).
다음으로, 통상의 CVD와 에치백법을 이용하여 제어 게이트 전극(CG)의 측벽(11)을 Si 산화막을 사용하여 형성하고, 이것을 마스크로서, 예를 들면, 인 등을 5×1015/㎠ 정도의 농도로 이온 주입함으로써 소스(S) 및 드레인(D)의 불순물을 도입한다. 그리고 이 불순물을 활성화하기 위해서, 전기로(電氣爐) 가열에서 900℃, 30분 정도의 열처리를 하거나, 혹은 급속 열처리(RTP) 장치에서 1050℃, 10초 정도의 열처리를 한다(도 3e).
다음으로, Si 산화막 등의 층간 절연막(12)을 형성하고(도 3f), 접속 구멍을 개구하여 W 혹은 폴리Si 등으로 이루어지는 플러그(13)를 형성하여, n-MIS형 트랜지스터로 이루어지는 플로팅 게이트형 플래시 메모리(100)를 얻는다(도 3g).
플로팅 게이트형 플래시 메모리(100)의 기록시에는 예를 들면, Si 기판(1)을 접지한 상태에서 제어 게이트 전극(CG)에 + 20 V 정도의 전압을 가한다. 그렇게 하면, 터널 전류에 의해 Si 기판(1)의 채널 영역(14)으로부터 플로팅 게이트 전극(FG)으로 전하(전자)가 주입된다. 플로팅 게이트 전극(FG)에 축적된 전하는 기록 시의 전압 20 V 를 끊은 후에도 플로팅 게이트 전극(FG)에 축적되어 있다. 이 축적상태에서는 n-MIS형 트랜지스터의 임계치 전압(Vth)은 높은 값이 되기 때문에, 0FF의 상태가 트랜지스터의 전원의 ON/OFF에 관계없이 유지된다. 이렇게 해서, 플로팅 게이트형 플래시 메모리(100)는 불휘발성 기억 소자로서 기능하게 된다.
그렇지만, 도 3a 내지 도 3g의 플로팅 게이트형 플래시 메모리(100)는 플로팅 게이트 전극(FG)과 Si 기판(1) 사이의 터널 산화막(4)에 부분적으로라도 리크(leak)가 있으면, 플로팅 게이트 전극(FG)에 축적된 전하 모두가 없어져 버리기 때문에, 터널 산화막(4)의 박막화가 지극히 곤란하다. 그 결과, 데이터의 기록 전압을 18 V 정도 이하로는 낮게 할 수 없고, 대응하는 드레인(D) 등의 구조를 미세화하는 것이 곤란해지고, 0.13 ㎛ 세대 이후의 미세한 불휘발성 기억 소자로서는실용화가 곤란하다고 생각되고 있다.
이에 대하여, 도 4와 같이, 금속(제어 게이트 전극(CG)), Si 산화막(21), Si 질화막(22), Si 산화막(4; 터널 산화막), Si 기판(1)으로 이루어지는 MONOS 구조(20)를 형성하고, Si 질화막(22) 중, 및 Si 산화막(21)과 Si 질화막(22)의 계면 근방에 존재하는 이산적인 트랩에 전하를 축적함으로써 트랜지스터의 임계치를 변화시켜 데이터를 보유한다, 소위 MONOS형 플래시 메모리(200)도 개발되고 있다. MONOS형 플래시 메모리(200)에 의하면, 이산적인 트랩에 전하를 축적하고 있기 때문에, 터널 산화막(4)에 부분적인 리크가 있더라도 축적 전하의 대부분이 없어지지는 않는다. 그 때문에, 터널 산화막(4)의 막 두께를 3㎚ 정도로, 플로팅 게이트형 플래시 메모리(100)에 비하여 상당히 얇게 할 수가 있고, 그 결과, 기록 전압을 10V 정도 이하로까지 낮게 할 수 있는 가능성을 갖고 있다.
그렇지만, MONOS형 플래시 메모리(200)의 트랩에서 축적할 수 있는 전하 밀도는 플로팅 게이트형 플래시 메모리(100)에 비하여 5자리수 정도로 낮다. 또한, MONOS형 플래시 메모리(200)의 트랩 밀도를 재현성 좋게, 또한 제어성 좋게 형성하는 것은 용이하지 않다. 이 때문에, 미세화된 MONOS형 플래시 메모리(200)에서는 데이터의 보유 시간(Data Retention), 기록/소거 반복 내성(인듀어런스)이 반드시 충분하지 않다.
한편, 플로팅 게이트에 관계되는 전체 용량에 대한, 플로팅 게이트와 제어 게이트의 용량의 비(용량 결합비 혹은 커플링비)를 증대시키기 위해서, 도 5에 도시하는 바와 같이, 플로팅 게이트 전극(FG)의 소자 분리 방향의 측벽 및 상측면을덮도록 ONO 막구조(9)를 형성하고, 그 ONO 막구조(9)의 측면 및 상측면을 덮도록 제어 게이트 전극(CG)을 형성한 플로팅 게이트형 플래시 메모리(101)도 알려져 있다(Y. S. Hisamune et al., IEDM Tech. Digest '93, p19(1993)).
그렇지만, 이 플로팅 게이트형 플래시 메모리(101)에 있어서 용량 결합비(커플링비)를 증대시키기 위해서는 플로팅 게이트 전극(FG)의 막 두께를 두껍게 형성해야만 하고, 제어 게이트 전극(CG)의 폭도 넓어져, 미세화에 맞지 않다. 또한, 플러그가 형성되기 어려워진다는 결점도 있다.
본 발명은 이상과 같은 종래의 불휘발성 기억 소자에 대하여, 전하의 용량 결합비(커플링비)가 크고, 기록 전압을 저감할 수 있으며, 또한 미세화에도 알맞은 새로운 불휘발성 기억 소자를 제공하는 것을 목적으로 한다.
본 발명은 MIS형 LSI에서 사용되는 데이터의 기억 소자에 관한 것으로, 특히 소자의 전원의 ON/OFF에 관계없이 데이터를 보유할 수 있는 불휘발성 반도체 기억 소자에 관한 것이다.
도 1a 내지 도 1i는 본 발명의 플로팅 게이트형 플래시 메모리의 제조 공정도.
도 2a 는 본 발명의 다른 예의 플로팅 게이트형 플래시 메모리의 평면도이고 도 2b는 그 단면도.
도 3a 내지 도 3g는 종래의 플로팅 게이트형 플래시 메모리의 제조 공정도.
도 4는 MONOS형 플래시 메모리의 단면도.
도 5는 종래의 플로팅 게이트형 플래시 메모리의 단면도.
본 발명자는 (i) 종래의 플로팅 게이트형 플래시 메모리에 있어서 기록 전압을 낮게 할 수 없는 한가지 원인으로서, 플로팅 게이트 전극에 관계되는 전체 용량에 대한, 제어 게이트 전극-플로팅 게이트 전극간의 용량의 비(커플링비)가 낮기 때문에, 제어 게이트 전극에 인가한 전압의 대부분이 제어 게이트 전극-플로팅 게이트 전극간에 인가되어, 실질적으로 플로팅 게이트 전극 Si 기판간의 터널 산화막에 인가되지 않는 것과, (ii) 따라서, 이 커플링비를 높게 함으로써 터널 산화막에 가해지는 전압을 실질적으로 높게 하고, 그것에 의하여 기록 전압을 낮게 할 수 있는 것과, (iii) 커플링비를 높게 하기 위해서는 더미 게이트법에 의해 게이트 홈을 형성하고, 게이트 홈 내의 바닥면뿐만 아니라 측면에도 플로팅 게이트 전극을 형성하는 것이 유효한 것을 발견하였다.
즉, 본 발명은 반도체 기판과 제어 게이트 전극 사이의 절연막 중에 플로팅 게이트 전극을 갖고, 플로팅 게이트 전극에 전하가 축적됨으로써 트랜지스터의 임계치 전압이 변화하여, 데이터를 보유하는 불휘발성 기억 소자로서, 플로팅 게이트 전극이 제어 게이트 전극의 바닥면 및 측면의 쌍방과 절연막을 개재하여 대향하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 소자를 제공한다.
또한, 상기 불휘발성 반도체 기억 소자의 제조 방법으로서, 반도체 기판 상에 더미 게이트를 형성하고, 또한 더미 게이트의 주위에 절연막으로 이루어지는 측벽을 형성한 후, 더미 게이트를 에칭 제거하여 게이트 홈을 형성하며, 게이트 홈 바닥면의 절연막 상 및 게이트 홈 측벽면 상에 플로팅 게이트 전극층 및 절연막을 순차 성막하고, 또한 제어 게이트 전극층을 성막하여 게이트 홈 내에 매립함으로써, 플로팅 게이트 전극이 제어 게이트 전극의 바닥면 및 측면의 쌍방과 절연막을 개재하여 대향하고 있는 불휘발성 반도체 기억 소자를 제조하는 방법을 제공한다.
이하, 도면을 참조하면서, 본 발명을 상세하게 설명한다. 또, 각 도면 중, 동일 부호는 동일 또는 동등한 구성요소를 나타내고 있다.
도 1a 내지 도 1i는 본 발명의 플로팅 게이트형 플래시 메모리의 일례의 제조 공정도이다.
우선, Si 기판(1)에 월 분리 혹은 소자 분리 영역(2)을 통상의 로코스법, 샤로트렌치법 등에 의해 형성하여, 임계치 전압 조정을 위한 매립층(3)을 이온 주입법에 의해 형성한다(도 1a).
다음으로, 이 기판에 800 내지 850℃, 10 내지 l5분 정도의 열산화에 의해 두께 7 내지 9 ㎚ 정도의 Si 산화막(터널 산화막)(4)을 형성하고, 그 위에 더미 게이트(DG)로 이루어지는 두께 500 내지 700 ㎚ 정도의 폴리 Si막(16)을 LP-CVD 등에 의해 형성한다(도 1b).
이 적층 구조에 대하여 리소그래피 기술 및 RIE 기술을 이용하여 패터닝함으로써 더미 게이트(DG)를 형성하고, 더미 게이트(DG)를 마스크로 하여, 예를 들면, 인 혹은 비소를 5×1013/㎠ 정도의 농도로 이온 주입함으로써 저농도 영역 LDDa, LDDb을 형성한다(도 1c).
다음으로, 통상의 CVD와 에치백법을 이용하여 더미 게이트(DG)에 측벽(11)을형성하고, 이것을 마스크로 하여, 예를 들면, 인 등을 5×1015/㎠ 정도의 농도로 이온 주입함으로써 소스(S) 및 드레인(D)의 불순물을 도입하고, 이들을 활성화하기 위해서 전기로 가열에서 850 내지 950℃, 20 내지 30분 정도의 열처리를 하거나, 혹은 급속 열처리(RTP)장치에서 1000 내지 1100℃, 5 내지 10초 정도의 열처리를 한다(도 1d).
다음으로, Si 산화막 등을 퇴적시킴으로써 더미 게이트(DG)와 그 주위를 덮는 층간 절연막(12)을 형성한다(도 1e). 그리고, CMP 등의 평탄화 기술에 의해 층간 절연막(12)을 평탄화하여 더미 게이트(DG)를 노출시키고, 노출된 더미 게이트(DG)를 에칭법에 의해 제거하여, 게이트 홈(17)을 형성한다(도 1f). 더미 게이트(DG)의 기초가 된 터널 산화막(4)은 더미 게이트(DG)의 에칭 후에 남도록 하여도 되고, 혹은 더미 게이트(DG)의 제거에 이어, 에칭에 의해 제거하여도 된다. 터널 산화막(4)을 제거한 경우에는 게이트 홈(17)의 바닥면에 터널 산화막(4)을 다시 형성한다.
다음으로, 게이트 홈(17) 내의 바닥면 및 측벽면의 전체면에, 플로팅 게이트 전극(FG)으로 이루어지는 폴리 Si막(5)을 막 두께 6 내지 8㎚ 정도 퇴적한다. 이 폴리 Si막(5)의 형성 방법으로서는 LP-CVD 혹은 플라스마 CVD 등에 의해서도 좋지만, 막두께의 균일화를 위해서, 원자층 화학적 기상 성장법(Atomic Layer Chemical Vapor Deposition : ALCVD)에 의한 것이 바람직하다.
다음으로, 폴리Si막(5)의 표면을 열산화함으로써 두께 4.5 내지 5.5 ㎚ 정도의 Si산화막(6)을 형성하고, 그 위에 두께 11 내지 l3 nm 정도의 Si 질화막(Si3N4)(7)을 형성하고, Si 질화막(7)에 열산화를 실시하여 두께 5 내지 7 ㎚ 정도의 Si산화막(8)을 형성함으로써, Si 산화막(6), Si 질화막(7) 및 Si 산화막(8)으로 이루어지는 ONO 막구조(9)를 형성한다. 이 ONO 막구조(9)의 형성 공정에서, Si 질화막(7)은 LP-CVD 혹은 플라스마 CVD 등에 의해 형성하여도 좋지만, 기초의 기판 형상에 대하여 거의 완전하게 균일한 막 두께로 초박막을 형성하기 위해서, 특히, 게이트 홈(17)의 코너의 부분에도 안정된 막 두께로 연속막을 형성하기 위해서, 원자층 화학적 기상 성장법에 의한 것이 바람직하다. 또한, ONO 막구조(9)를 더욱 균일한 막 두께의 연속막에 형성하고, 기록 전압을 낮게 하기 위해서는 Si 질화막(7)의 형성뿐만 아니라, Si 산화막(6), Si 질화막(7) 및 Si 산화막(8)의 각 막을 고온의 CVD법(700 내지 800℃)에 의해서 형성하는 것이 바람직하고, 추가적으로 원자층 화학적 기상 성장법에 의해서 형성하는 것이 더욱 바람직하다.
게이트 홈(17)을 포함하는 전체면에 인 등을 고농도로 포함하는 폴리Si와 WSi의 적층막(10)을 성막하여 게이트 홈(17)을 매립함으로써, 제어 게이트 전극(CG)을 형성한다(도 1g).
다음으로 이들을 평탄화함으로써, 게이트 홈(17) 외의 영역의 적층막(10), ONO 막구조(9), 폴리Si막(5)을 제거한다(도 1h). 그리고, 층간 절연막(12)에 접속 구멍을 개구하고 W 혹은 폴리Si 등으로 이루어지는 플러그(13)를 형성하여, 본 발명의 일 실시예의 플로팅 게이트형 플래시 메모리(300)를 얻는다(도 1i).
이렇게 해서 형성된 플로팅 게이트형 플래시 메모리(300)에서는 플로팅 게이트 전극(FG)이 제어 게이트 전극(CG)과, 상기 제어 게이트 전극(CG)의 바닥면뿐만 아니라, 측면에 걸쳐 대향하고 있기 때문에, 큰 용량으로 결합되게 된다. 예를 들면, 0.18㎛ 세대의 전형적인 플로팅 게이트형 플래시 메모리에서는 플로팅 게이트 전극(FG) 상의 ONO 막구조(9)의 Si 산화막 환산막 두께는 14.4㎚ 정도가 되기 때문에, 게이트 길이 0.18㎛, 게이트 폭 1.0㎛, 게이트 높이 0.6㎛의 경우, 도 3a 내지 도 3g에 도시한 종래의 플로팅 게이트형 플래시 메모리(100)에서는 플로팅 게이트와 접속 플러그의 용량을 무시한 경우, 플로팅 게이트 전극에 관계되는 전체 용량에 대한, 제어 게이트 전극(CG)-플로팅 게이트 전극(FG) 간의 용량의 비(커플링비)가 0.56 정도가 되지만, 도 1a 내지 도 1i의 본 발명의 플로팅 게이트형 플래시 메모리(300)에서는 10.9 정도가 되어, 커플링비를 약 20배나 향상시킬 수 있다. 따라서, 도 3a 내지 도 3g에 도시한 종래의 플로팅 게이트형 플래시 메모리(100)에서 20 V의 기록 전압이 필요시 되는 경우에, 도 1a 내지 도 1i의 플로팅 게이트형 플래시 메모리(300)에서는 필요한 기록 전압이 7.8 V 정도가 된다. 따라서, 플로팅 게이트형 플래시 메모리를 구성하는 트랜지스터의 드레인 내압을 대폭 저감시키는 것이 가능해지고, 소자의 미세화를 도모할 수 있다.
본 발명은 여러가지 예를 취할 수 있다. 예를 들면, 도 1a 내지 도 1i의 플로팅 게이트형 플래시 메모리(300)에 있어서, 플로팅 게이트 전극(FG)은 폴리 Si막(5)에 한하지 않고, 성막 기술이 확립되어 있는, 원자층 화학적 기상 성장법에의해 TiCl4와 NH3를 사용하여 형성하는 TiN막으로 하여도 좋다. 플로팅 게이트 전극(FG)을 TiN막으로 형성하는 경우, 이 TiN막과 제어 게이트 전극(CG) 사이의 절연막은 CVD법 혹은 원자층 화학적 기상 성장법에 의해, 균일한 막 두께의 연속막에 신뢰성 높게 형성하는 것이 바람직하다.
또한, 터널 산화막(4)의 기초가 되는 Si 기판으로서는 실리콘 단결정 웨이퍼 등의 반도체 기판이나, 임의의 기판 상에 에피택셜(epitaxial) 실리콘층, 폴리실리콘층, 아몰퍼스(amorphous) 실리콘층 등을 형성한 것을 사용할 수 있다. 또한, 반도체 기판은 상술한 실리콘으로 이루어지는 것 외에, Si-Ge 등으로 이루어지는 것이어도 되고, 본 발명에 있어서의 반도체 기판은 이들을 널리 포함한다.
또한, 본 발명의 플로팅 게이트형 플래시 메모리에는 도 2a 및 도 2b에 도시하는 플로팅 게이트형 플래시 메모리(301)와 같이, 게이트 홈(17) 외에, 플로팅 게이트 전극(FG), ONO 막구조(9) 및 제어 게이트 전극(CG)을 평면 형상으로 돌출시킨 돌출 전극(18)을 형성하여도 좋다.
이 돌출 전극(18)을 갖는 플로팅 게이트형 플래시 메모리(301)의 제조 방법은, 도 1a 내지 도 1i에 도시한 플로팅 게이트형 플래시 메모리(300)와, 제어 게이트 전극을 구성하는 적층막(10)의 게이트 홈(17)으로의 매립(도 1g)까지는 같고, 그 후, 리소그래피 기술 및 에칭 기술을 이용하여 평면 형상의 돌출 전극(18)을 형성하고, 마지막으로 층간 절연막(12)에 접속 구멍을 개구하여 플러그(13)를 충전한다.
이와 같이 돌출 전극(18)을 설치하면, 도 1a 내지 도 1i의 플로팅 게이트형 플래시 메모리(300)에 비하여 제조 공정수가 증가하지만, 플로팅 게이트 전극에 관계되는 전체 용량에 대한 제어 게이트 전극(CG)-플로팅 게이트 전극(FG) 간의 용량의 비(커플링비)를 더욱 크게 할 수 있어, 기록 전압을 한층 더 저감시킬 수 있다.
본 발명의 플로팅 게이트형 플래시 메모리에 의하면, 제어 게이트 전극의 바닥면뿐만 아니라 측면에 있어서 플로팅 게이트 전극과 제어 게이트 전극을 대향시키기 때문에, 플로팅 게이트 전극으로의 전하의 축적 용량이 크고, 기록 전압을 저감할 수 있다. 또한 이 기록 전압의 저감에 의해, 플로팅 게이트형 플래시 메모리를 구성하는 트랜지스터의 드레인 전압을 낮게 할 수 있기 때문에, 트랜지스터의 미세화를 도모할 수 있다.
특히, 플로팅 게이트 전극과 제어 게이트 전극 사이의 절연막을 원자층 화학적 기상 성장법으로 형성하면, 게이트 홈의 바닥면 및 측면에 걸쳐 연속적으로 균일한 막 두께로 형성할 수 있기 때문에, 기록 전압을 더욱 안정적으로 저하시킬 수 있다.

Claims (6)

  1. 반도체 기판과 제어 게이트 전극 사이의 절연막 중에 플로팅 게이트 전극을 갖고, 플로팅 게이트 전극에 전하가 축적됨으로써 트랜지스터의 임계치 전압이 변화하여, 데이터를 보유하는 불휘발성 기억 소자로서,
    플로팅 게이트 전극이 제어 게이트 전극의 바닥면 및 측면의 쌍방과 절연막을 개재하여 대향하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 소자.
  2. 제 1 항에 있어서, 제어 게이트 전극과 플로팅 게이트 전극 사이의 절연막이 제어 게이트 전극의 바닥면 및 측면의 대략 전체면에 균일한 두께로 설치되어 있는 불휘발성 반도체 기억 소자.
  3. 제 2 항에 있어서, 제어 게이트 전극과 플로팅 게이트 전극 사이의 절연막이 원자층 화학적 기상 성장법에 의해 형성된, Si 산화막, Si 질화막 및 Si 산화막의 적층막으로 이루어지는 불휘발성 반도체 기억 소자.
  4. 반도체 기판과 제어 게이트 전극 사이의 절연막 중에 플로팅 게이트 전극을 갖고, 상기 플로팅 게이트 전극에 전하를 축적함으로써 트랜지스터의 임계치 전압이 변화하여, 데이터를 보유하는 불휘발성 기억 소자의 제조 방법으로서,
    반도체층 상에 더미 게이트를 형성하고, 추가로 더미 게이트의 주위에 절연막으로 이루어지는 측벽을 형성한 후, 더미 게이트를 에칭 제거하여 게이트 홈을 형성하고, 게이트 홈 바닥면의 절연막 상 및 게이트 홈 측벽면 상에 플로팅 게이트 전극층 및 절연막을 순차 성막하고, 또한 제어 게이트 전극층을 성막하여 게이트 홈 내에 매립함으로써, 플로팅 게이트 전극이 제어 게이트 전극의 바닥면 및 측면의 쌍방과 절연막을 개재하여 대향하고 있는 불휘발성 반도체 기억 소자를 제조하는 방법.
  5. 제 4 항에 있어서, 플로팅 게이트 전극층 상에 형성하는 절연막을 게이트 홈 바닥면 및 게이트 홈 측벽면 상의 대략 전체면에 균일한 두께로 형성하는 불휘발성 반도체 기억 소자의 제조 방법.
  6. 제 5 항에 있어서, 플로팅 게이트 전극층 상에 형성하는 절연막으로서, Si 산화막, Si 질화막, 및 Si 산화막의 적층막을 원자층 화학적 기상 성장법에 의해 형성하는 불휘발성 반도체 기억 소자의 제조 방법.
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