KR100654560B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

소노스 구조의 플래시 메모리 소자 및 그 제조 방법이 개시된다. 본 플래시 메모리 소자는, 반도체 기판의 활성 영역에 형성된 트랜치를 사이에 두고 서로 분리된 소스 및 드레인 확산 영역과, 상기 트랜치 내부로부터 상기 기판 위로 돌출되어 형성된 제어 게이트와, 상기 제어 게이트의 외벽에 형성되고 상기 트랜치의 내벽과 상기 제어 게이트 사이에 개재된 전하저장층과, 상기 전하저장층을 사이에 두고 상기 제어 게이트의 양 측벽에 형성된 한쌍의 절연 스페이서를 포함한다. 여기서, 전하저장층은 ONO 구조로 형성될 수 있다. 또한, 기판의 표면으로부터 트랜치의 바닥부까지의 깊이는 소스 및 드레인 확산 영역의 깊이 보다 더 크게 형성되어 있다.
플래시 메모리, 소노스, 제어 게이트

Description

플래시 메모리 소자 및 그 제조 방법{FLASH MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 소노스 구조를 가지는 종래의 플래시 메모리 소자의 단면도이다.
도 2는 본 발명에 따른 소노스 구조의 플래시 메모리 소자의 단면도이다.
도 3a 내지 도 3h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하는 도면들이다.
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 소노스(SONOS; Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.
이 중에서 소노스 소자는 게이트 절연막이 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 이루어진 ONO 구조의 전하저장층으로 형성되며, 전하가 질화막이 가진 깊은 에너지 준위에 트랩되기 때문에 플로팅 게이트 소자에 비하여 신뢰성 측면에서 보다 우수하며 낮은 전압하에서 프로그램 및 소거 동작이 가능하다.
도 1에는 일반적인 소노스 소자의 구조를 도시하였다. 도 1을 참조하면, 기판(10)과 제어 게이트(20) 사이에 다층의 전하저장층(18)이 개재되어 있다. 다층의 전하저장층(18)은 터널 산화막(18a), 실리콘 질화막(18b) 및 블로킹 산화막(18c)이 적층되어 형성된다. 그리고, 제어 게이트(20)는 다층의 전하저장층(18) 위에 형성되며, 그 측벽에는 스페이서 형태의 측벽 절연막(22)이 형성되어 있다.
한편, 소노스 구조를 가지는 플래시 메모리 소자의 경우, 위와 같이 형성된 제어 게이트(20)가 워드 라인을 구성하게 되는데, 소자의 집적도를 높이기 위해서는 복수의 워드 라인을 구성하는 제어 게이트(20)의 CD(Critical Dimension)를 아주 작게 만들어야 한다. 최근에는 제어 게이트의 CD를 나노 스케일로 형성하고 있는데, 이처럼 게이트의 폭이 감소하게 되면 그 하부에 형성된 채널 또한 매우 좁게 형성된다. 채널의 길이가 좁아지면 이른바 단채널 효과(Short Channel Effect)로 인해 드레인 및 소스 사이에 갑자기 많은 전류가 흐르는 현상이 발생할 수 있다. 따라서, 소자의 문턱 전압이 낮아지게 되어 오동작이 발생하게 된다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 제어 게이트의 폭을 매우 좁게 형성하더라도 채널의 길이를 충분히 유지할 수 있는 소노스 구조의 플래시 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 제어 게이트에 대한 별도의 패터닝 공정이 없이도 나노 스케일의 CD를 가진 제어 게이트를 형성할 수 있는 방법을 제공하는 것이다. 따라서, 나노 스케일의 제어 게이트를 패터닝하기 위해서는 그에 상응하는 고가의 노광 장비를 이용하여야 하지만, 본 발명에 의하면 나노 스케일의 노광 장비 없이도 나노 스케일의 CD를 가진 제어 게이트를 형성할 수 있다.
본 발명에 따른 플래시 메모리 소자는, 반도체 기판의 활성 영역에 형성된 트랜치를 사이에 두고 서로 분리된 소스 및 드레인 확산 영역과, 상기 트랜치 내부로부터 상기 기판 위로 돌출되어 형성된 제어 게이트와, 상기 제어 게이트의 외벽에 형성되고 상기 트랜치의 내벽과 상기 제어 게이트 사이에 개재된 전하저장층과, 상기 전하저장층을 사이에 두고 상기 제어 게이트의 양 측벽에 형성된 한쌍의 절연 스페이서를 포함한다. 여기서, 전하저장층은 ONO 구조로 형성될 수 있다. 또한, 기판의 표면으로부터 트랜치의 바닥부까지의 깊이는 소스 및 드레인 확산 영역의 깊이 보다 더 크게 형성되어 있다.
또한, 본 발명에 따른 플래시 메모리 소자의 제조 방법은, (a) 반도체 기판의 활성 영역 위에 하드 마스크막을 형성하는 단계와, (b) 상기 하드마스크막을 패터닝하여 제1 트랜치를 형성하는 단계와, (c) 상기 제1 트랜치의 내벽에 서로 이격된 한쌍의 하드 마스크 스페이서를 형성하는 단계와, (d) 상기 하드 마스크막 및 상기 하드 마스크 스페이서를 식각 마스크로 사용하여 상기 기판을 소정의 깊이로 식각함으로써 상기 기판에 제2 트랜치를 형성하는 단계와, (e) 상기 하드 마스크 스페이서 및 상기 제2 트랜치의 내벽에 전하저장층을 형성하는 단계와, (f) 상기 전하저장층 위로 도전막을 형성하여 상기 제2 트랜치 및 상기 하드 마스크 스페이서 사이의 갭을 매립하는 단계와, (g) 상기 하드 마스크막 및 상기 하드 마스크 스페이서를 제거하여 상기 기판과의 사이에 상기 전하저장층이 개재된 제어 게이트를 형성하는 단계를 포함한다.
제어 게이트는 제2 트랜치의 내부로부터 상기 기판의 표면 위로 돌출되게 형 성된다. 전하저장층은, 제어 게이트의 외벽에 형성되고, 트랜치의 내벽과 제어 게이트 사이에 개재된다. 또한, 기판에는 제2 트랜치에 의해 격리되는 LDD(Lightly Doped Drain) 영역, 소스 및 드레인 확산 영역을 형성할 수 있다. 제어 게이트의 양 측벽에는 한쌍의 절연 스페이서가 더 형성될 수 있다.
이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 게이트 패터닝 방법의 바람직한 실시예를 자세히 설명하기로 한다.
[실시예 1]
도 2에는 본 발명에 따른 소노스 구조의 플래시 메모리 소자의 단면을 도시하였다.
도 2를 참조하면, 소자 분리막(미도시)에 의해 정의된 반도체 기판(10)의 활성 영역에 소정의 깊이로 트랜치(15c)가 형성되어 있다. 또한, 제어 게이트(20)는 트랜치(15c)의 내부로부터 기판(20)의 표면 위로 돌출되어 있다. 제어 게이트(20)의 외벽에는 ONO 구조의 전하저장층(18)이 형성되며, 트랜치(15c)의 내벽과 제어 게이트(20)의 하단부 사이에 개재되어 있다. 전하저장층(18)에 의해 둘러싸여진 제어 게이트(20)의 측벽에는 한쌍의 절연 스페이서(22)가 형성되어 있다. 그리고, 한쌍의 절연 스페이서(22) 아래의 기판 내부에는 LDD(Lightly Doped Drain) 영역(10a)이 트랜치(15c)에 의해 각각 격리되어 있다. 아울러, 절연 스페이서(22)의 좌우측에 위치한 기판의 내부에는 소스 및 드레인 확산 영역(10b)이 형성된다. 소스 및 드레인 확산 영역(10b) 또한 트랜치(15c)에 의해 격리된다.
상술한 구조의 플래시 메모리 소자에서는, 기판의 표면으로부터 트랜치(15c) 의 바닥부까지의 깊이가 소스 및 드레인 확산 영역(10b)의 깊이 보다 더 크게 형성되어 있다. 즉, 소스 및 드레인 확산 영역(10b)은 트랜치(15c)에 의해 격리되어 있으므로, 채널 길이가 확장된다. 종래의 플래시 메모리 소자에서는 제어 게이트의 폭을 나노 스케일로 형성하는 경우 짧아진 채널 길이로 인해 단채널 효과가 발생할 수 있으나, 상술한 구조의 플래시 메모리 소자에서는 제어 게이트의 폭이 나노 스케일로 형성하더라도 채널 길이가 확장되어 있어서 효과적으로 단채널 효과가 방지될 수 있다.
[실시예 2]
도 3a 내지 도 3h를 참조하여 본 발명에 따른 플래시 메모리 소자를 제조하는 방법을 설명한다.
먼저, 도 3a를 참조하면, 소자 분리막(미도시)을 형성하여 기판(10)의 활성 영역을 정의한 후, 활성 영역 위에 산화막(12)을 형성한다. 그리고, 산화막(12) 위에 하드 마스크막으로서 질화막(14)을 형성한다. 산화막(12)은 질화막(14)을 실리콘 기판(10) 위에 직접 형성할 때 발생할 수 있는 손상을 방지하는 버퍼층으로서 기능한다.
다음으로, 도 3b를 참조하면, 질화막(14)을 사진 공정 및 식각 공정을 통해 패터닝하여 제1 트랜치(15a)를 형성한다. 제1 트랜치(15a)에 의해서 산화막(12)의 표면이 노출된다.
이어서, 도 3c를 참조하면, 제1 트랜치(15a)의 내벽에 소정의 간격만큼 이격된 한쌍의 하드 마스크 스페이서(16)를 형성한다. 하드 마스크 스페이서(16) 사이 에는 갭(15b)이 형성된다. 하드 마스크 스페이서(16)는, 먼저 질화막(14) 위 및 제1 트랜치(15a) 내부에 하드 마스크막을 형성한 후에 이를 에치백하여 형성된다. 특히, 하드 마스크 스페이서(16)는 하드 마스크막(14)와 동일한 실리콘 질화막으로 형성되는 것이 바람직하다.
다음으로, 도 3d를 참조하면, 질화막(14) 및 하드 마스크 스페이서(16)를 식각 마스크로 사용하여, 기판(10)을 소정의 깊이로 식각함으로써 제2 트랜치(15c)를 형성한다. 이때, 제2 트랜치(15c)는 하드 마스크 스페이서(16) 사이의 갭(15b)만큼의 폭으로 형성된다. 특히, 제2 트랜치(15c)는 후속하는 공정에서 형성될 소스/드레인 확산 영역보다 더 깊게 형성되는 것이 바람직하다.
계속해서, 도 3e를 참조하면, 기판(10)의 전면 위로 전하저장층(18)을 증착한다. 이때, 전하저장층(18)은 질화막(14)의 상부, 하드 마스크 스페이서(16) 및 제2 트랜치(15c)의 내벽에 균일하게 증착된다. 전하저장층(18)은 ONO막으로 형성될 수 있으며, 하드 마스크 스페이서(16) 및 제2 트랜치(15c)의 표면에 소정의 두께로 형성된다.
다음으로, 도 3f를 참조하면, 전하저장층(18)이 증착된 기판(10)의 전면 위로 도전막(20a)을 증착한다. 이때, 도전막(20a)은 하드 마스크 스페이서(16) 및 제2 트랜치(15)에 의해 형성된 빈 공간을 매립하도록 형성된다. 여기서, 도전막으로는 불순물이 도핑된 폴리실리콘을 이용할 수 있다.
이어서, 질화막(14) 및 하드 마스크 스페이서(16)를 제거하면 도 3g와 같은 구조의 제어 게이트(20)가 형성된다. 전하저장층(18) 및 도전막(20a)은 하드 마스 크 스페이서(16) 사이의 갭(15b) 및 제2 트랜치(15c) 내부 뿐만 아니라, 질화막(14) 위에도 형성될 수 있으나, 질화막(14) 위에 형성된 전하저장층(18) 및 도전막(20a)의 일부는 질화막(14)과 함께 제거될 수 있다. 또한, 질화막(14)의 제거에는 습식 식각 공정을 이용하는 것이 바람직하고, 나아가 실리콘 질화막을 선택적으로 제거할 수 있는 인산 용액을 이용하는 것이 더욱 바람직하다. 아울러, 하드 마스크 스페이서(16)를 실리콘 질화막으로 형성하면, 질화막(14)와 동시에 제거할 수 있다.
도 3g에는 질화막(14) 및 하드 마스크 스페이서(16)을 선택적으로 제거하고 난 후에 전하저장층(18) 및 제어 게이트(20)가 형성된 상태를 도시하였다. 또한, 도 3g에는 제어 게이트(20)를 마스크로 하여 기판(10)의 내부에 도펀트를 주입하여 형성한 LDD 영역(10a)를 함께 나타내었다. 도 3g에서 보듯이, LDD 영역(10a)은 기판 내에 형성된 제2 트랜치(15c)로 인해 그 좌우측에 각각 격리되어 형성된다.
다음으로, 도 3h에서 보듯이, 제어 게이트(20)의 좌우측벽에 서로 대향하는 한쌍의 절연 스페이서(22)를 형성한다. 여기서, 전하저장층(18)은 제어 게이트(20) 및 절연 스페이서(22)의 사이에 개재된다. 절연 스페이서(22)는 실리콘 질화막으로 형성될 수 있는데, 먼저 실리콘 질화막을 기판 전면 위에 형성한 후 이를 에치백하여 형성된다. 계속해서, 절연 스페이서(22)를 마스크로 하여 도펀트를 이온 주입함으로써 기판 내에 소스/드레인 확산 영역(10b)을 형성한다. 이렇게 형성된 소스/드레인 확산 영역(10b)은 제2 트랜치(15c) 보다 얕게 형성되어 트랜치(15c)에 의해 격리된다.
본 발명에 따르면, 제어 게이트의 폭을 매우 좁게 형성하더라도 채널의 길이를 충분히 유지할 수 있는 소노스 구조의 플래시 메모리 소자를 제조할 수 있다. 따라서, 나노 스케일의 폭을 가진 제어 게이트를 형성하더라도, 단채널 효과에 의해 문턱 전압이 낮아지는 현상을 방지할 수 있다. 또한, 제어 게이트의 CD는 하드 마스크 스페이서를 이용하여 조절될 수 있으므로, 별도의 패터닝 공정을 요하지 않는다. 따라서, 나노 스케일의 노광 장비 없이도 나노 스케일의 CD를 가진 제어 게이트를 용이하게 형성할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 반도체 기판의 활성 영역에 형성된 트랜치를 사이에 두고 서로 분리된 소스 및 드레인 확산 영역과,
    상기 트랜치 내부로부터 상기 기판 위로 돌출되어 형성된 제어 게이트와,
    상기 제어 게이트의 외벽에 형성되고 상기 트랜치의 내벽과 상기 제어 게이트 사이에 개재된 전하저장층과,
    상기 전하저장층을 사이에 두고 상기 제어 게이트의 양 측벽에 형성된 한쌍의 절연 스페이서를 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  2. 제1항에서,
    상기 전하저장층은 ONO 구조로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  3. 제1항에서,
    상기 기판의 표면으로부터 상기 트랜치의 바닥부까지의 깊이는 상기 소스 및 드레인 확산 영역의 깊이 보다 더 큰 것을 특징으로 하는 플래시 메모리 소자.
  4. (a) 반도체 기판의 활성 영역 위에 하드 마스크막을 형성하는 단계와,
    (b) 상기 하드마스크막을 패터닝하여 제1 트랜치를 형성하는 단계와,
    (c) 상기 제1 트랜치의 내벽에 서로 이격된 한쌍의 하드 마스크 스페이서를 형성하는 단계와,
    (d) 상기 하드 마스크막 및 상기 하드 마스크 스페이서를 식각 마스크로 사용하여 상기 기판을 소정의 깊이로 식각함으로써 상기 기판에 제2 트랜치를 형성하는 단계와,
    (e) 상기 하드 마스크 스페이서 및 상기 제2 트랜치의 내벽에 전하저장층을 형성하는 단계와,
    (f) 상기 전하저장층 위로 도전막을 형성하여 상기 제2 트랜치 및 상기 하드 마스크 스페이서 사이의 갭을 매립하는 단계와,
    (g) 상기 하드 마스크막 및 상기 하드 마스크 스페이서를 제거하여 상기 기판과의 사이에 상기 전하저장층이 개재된 제어 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제4항에서,
    상기 하드 마스크막 및 상기 하드 마스크 스페이서는 동일한 재료로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  6. 제4항에서,
    상기 (g) 단계에서, 상기 제어 게이트는 상기 제2 트랜치의 내부로부터 상기 기판의 표면 위로 돌출되게 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  7. 제4항에서,
    상기 (g) 단계에서, 상기 전하저장층은 상기 제어 게이트의 외벽에 형성되고, 상기 트랜치의 내벽과 상기 제어 게이트 사이에 개재된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  8. 제4항에서,
    상기 (g) 단계 이후에 상기 기판에 LDD(Lightly Doped Drain) 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  9. 제4항에서,
    상기 (g) 단계 이후에 상기 전하저장층을 개재하여 상기 제어 게이트의 양 측벽에 한쌍의 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  10. 제4항에서
    상기 기판에 소스 및 드레인 확산 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
KR1020050130756A 2005-12-27 2005-12-27 플래시 메모리 소자 및 그 제조 방법 KR100654560B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100948459B1 (ko) * 2007-11-29 2010-03-17 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
JP2010021492A (ja) * 2008-07-14 2010-01-28 Toshiba Corp 不揮発性半導体記憶装置およびその制御方法
CN102800677A (zh) * 2012-01-12 2012-11-28 上海华力微电子有限公司 Sonos器件单元
CN102610654A (zh) * 2012-03-14 2012-07-25 上海华力微电子有限公司 一种具有高擦除速度的锥形能带氮化硅层sonos结构器件
CN103606564B (zh) * 2013-07-24 2019-01-15 复旦大学 一种电编程-紫外光擦除的存储器件结构及其制备方法
TWI679752B (zh) * 2018-12-18 2019-12-11 力晶積成電子製造股份有限公司 記憶體元件及其製造方法
CN110120349A (zh) * 2019-05-15 2019-08-13 东南大学成贤学院 InGaZnO薄膜晶体管的源漏电极及晶体管制备方法
CN110277393A (zh) 2019-06-19 2019-09-24 上海华力微电子有限公司 闪存及其制造方法
CN112271134B (zh) * 2020-10-20 2021-10-22 苏州东微半导体股份有限公司 半导体功率器件的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274366A (ja) 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2002217318A (ja) 2001-01-19 2002-08-02 Sony Corp 不揮発性半導体記憶素子及びその製造方法
KR20030003341A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 트렌치 게이트를 이용한 트랜지스터 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6083793A (en) * 1998-02-27 2000-07-04 Texas Instruments - Acer Incorporated Method to manufacture nonvolatile memories with a trench-pillar cell structure for high capacitive coupling ratio
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
US6754105B1 (en) * 2003-05-06 2004-06-22 Advanced Micro Devices, Inc. Trench side wall charge trapping dielectric flash memory device
US6963108B1 (en) * 2003-10-10 2005-11-08 Advanced Micro Devices, Inc. Recessed channel
CN100362664C (zh) * 2004-03-26 2008-01-16 力晶半导体股份有限公司 非挥发性存储单元及其制造方法
CN100343980C (zh) * 2004-03-29 2007-10-17 力晶半导体股份有限公司 非挥发性存储元件及其制造方法
JP4760081B2 (ja) * 2004-04-21 2011-08-31 株式会社デンソー 半導体装置及びその製造方法
KR100546409B1 (ko) * 2004-05-11 2006-01-26 삼성전자주식회사 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법
KR100591768B1 (ko) * 2004-07-12 2006-06-26 삼성전자주식회사 메모리 소자들 및 그 형성 방법들
US7399673B2 (en) * 2005-07-08 2008-07-15 Infineon Technologies Ag Method of forming a charge-trapping memory device
US7211487B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7211858B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Split gate storage device including a horizontal first gate and a vertical second gate in a trench

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274366A (ja) 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2002217318A (ja) 2001-01-19 2002-08-02 Sony Corp 不揮発性半導体記憶素子及びその製造方法
KR20030003341A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 트렌치 게이트를 이용한 트랜지스터 제조방법

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