TWI493693B

TWI493693B - 非揮發性記憶體及其製造方法

Info

Publication number: TWI493693B
Application number: TW099139029A
Authority: TW
Inventors: Guan Wei Wu; I Chen Yang; Yao Wen Chang; Tao Cheng Lu
Original assignee: Macronix Int Co Ltd
Priority date: 2010-11-12
Filing date: 2010-11-12
Publication date: 2015-07-21
Also published as: TW201220478A

Description

非揮發性記憶體及其製造方法

本發明是有關於一種非揮發性記憶體(non-volatile memory)及其製造方法，且特別是有關於一種可以避免第二位元效應(second bit effect)與程式化干擾(program disturbance)的非揮發性記憶體及其製造方法。

非揮發性記憶體由於具有存入的資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。特別是，快閃記憶體(flash memory)由於具有可多次進行資料之存入、讀取、抹除等操作，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

氮化物快閃記憶體(nitride-based flash memory)為目前常見的一種非揮發性記憶體。在氮化物快閃記憶體中，利用由氧化物層-氮化物層-氧化物層所構成的電荷捕捉結構(即熟知的ONO層)可儲存二位元的資料。一般來說，二位元的資料可分別儲存於電荷捕捉結構中的氮化物層的左側(即左位元)或右側(即右位元)

然而，在氮化物快閃記憶體中存在著第二位元效應，即當對左位元進行讀取操作時，會受到右位元的影響，或當對右位元進行讀取操作時，會受到左位元的影響。此外，隨著記憶體尺寸逐漸縮小，通道(channel)的長度也隨之縮短，造成第二位元效應更為顯著，因而影響了記憶體的操作裕度(operation window)與元件效能。另外，由於記憶體尺寸逐漸縮小，各元件之間的間距也隨之縮短，因此相鄰的記憶體在進行程式化操作時，也容易產生程式化干擾的問題。

本發明的實施例提供一種非揮發性記憶體，其可以避免在操作時產生第二位元效應與程式化干擾。

本發明的實施例另提供一種非揮發性記憶體的製作方法，其可製造具有較大操作裕度的非揮發性記憶體。

本發明的實施例提出一種非揮發性記憶體，其包括基底、閘極結構、第一摻雜區、第二摻雜區以及一對隔離結構。閘極結構配置於基底上。閘極結構包括電荷儲存結構、閘極以及間隙壁。電荷儲存結構配置於基底上。閘極配置於電荷儲存結構上。間隙壁配置於閘極與電荷儲存結構的側壁上。第一摻雜區與第二摻雜區分別配置於電荷儲存結構二側的基底中，且至少位於間隙壁的下方。此對隔離結構分別配置於閘極結構二側的基底中。

依照本發明實施例所述之非揮發性記憶體，上述之第一摻雜區與第二摻雜區例如位於此對隔離結構之間，且此對隔離結構的深度大於第一摻雜區與第二摻雜區的深度。

依照本發明實施例所述之非揮發性記憶體，上述之第一摻雜區與第二摻雜區例如分別圍繞此對隔離結構中的一者，且第一摻雜區與第二摻雜區的深度大於此對隔離結構的深度。

依照本發明實施例所述之非揮發性記憶體，上述之電荷儲存結構包括第一介電層、電荷儲存層以及第二介電層。第一介電層配置於基底上。電荷儲存層配置於第一介電層上。第二介電層配置於電荷儲存層上。

依照本發明實施例所述之非揮發性記憶體，上述之電荷儲存層的材料例如為氮化物或高介電常數材料。

依照本發明實施例所述之非揮發性記憶體，上述之閘極結構包括穿隧介電層、浮置閘極、閘間介電層以及控制閘極。穿隧介電層配置於基底上。浮置閘極配置於穿隧介電層上。閘間介電層配置於浮置閘極上。控制閘極配置於閘間介電層上。間隙壁配置於穿隧介電層、浮置閘極、閘間介電層與控制閘極的側壁上。

依照本發明實施例所述之非揮發性記憶體，上述之閘間介電層例如為由氧化層/氮化層/氧化層所構成的複合結構。

本發明的實施例提出一種非揮發性記憶體的製造方法，此方法是先提供基底。然後，於基底上形成電荷儲存結構與閘極。接著，於電荷儲存結構與閘極的側壁上形成間隙壁。而後，於電荷儲存結構二側的基底中形成摻雜區。於閘極與間隙壁二側的基底中形成溝渠。之後，於溝渠中形成隔離結構。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之溝渠的深度例如大於摻雜區的深度。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之摻雜區例如圍繞溝渠，且摻雜區的深度大於溝渠的深度。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之摻雜區的形成方法例如是進行摻雜製程。

依照本發明實施例所述之非揮發性記憶體的製造方法，上述之隔離結構的形成方法例如是先於基底上形成絕緣材料層，且絕緣材料層覆蓋閘極與間隙壁，並填滿溝渠。然後，進行平坦化製程，移除部分絕緣材料層，直到暴露出閘極。

本發明的實施例提出一種非揮發性記憶體，其包括基底、二個閘極結構、摻雜區以及隔離結構。閘極結構配置於基底上。每一個閘極結構包括電荷儲存結構以及閘極。電荷儲存結構配置於基底上。閘極配置於電荷儲存結構上。摻雜區配置於基底中且位於二個閘極結構之間。隔離結構配置摻雜區中。

依照本發明實施例所述之非揮發性記憶體，上述之隔離結構的深度例如大於摻雜區的深度。

依照本發明實施例所述之非揮發性記憶體，上述之摻雜區的深度例如大於隔離結構的深度。

依照本發明實施例所述之非揮發性記憶體，上述之閘極結構包括穿隧介電層、浮置閘極、閘間介電層以及控制閘極。穿隧介電層配置於基底上。浮置閘極配置於穿隧介電層上。閘間介電層配置於浮置閘極上。控制閘極配置於閘間介電層上。

依照本發明實施例所述之非揮發性記憶體，上述之每一個閘極結構還包括配置於穿隧介電層、浮置閘極、閘間介電層與控制閘極的側壁上的間隙壁。　依照本發明實施例所述之非揮發性記憶體，上述之每一個閘極結構還包括配置於閘極與電荷儲存結構的側壁上的間隙壁。

基於上述，在本發明的實施例中，在形成作為源極區與汲極區的摻雜區時，以閘極與間隙壁為罩幕，因此當掺質被植入基底中之後，間隙壁可作為掺質擴散的緩衝區。一些掺質擴散至間隙壁下方，而不會僅擴散至電荷儲存結構的下方，因此可以有效地避免源極區與汲極區之間的長度(即記憶體的通道長度)縮短，進而避免了對記憶體進行操作時所產生的第二位元效應。

此外，在本發明的實施例中，由於隔離結構配置於閘極結構二側的基底中，因此在對非揮發性記憶體進行程式化操作時，可以有效地避免程式化干擾的問題。

需要瞭解的是，上述一般的說明以及下述詳細的說明為示範性的，其並非用以限定本發明。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1D為依照本發明一實施例所繪示的非揮發性記憶體之製造流程剖面圖。首先，請參照圖1A，提供基底100。基底100例如為矽基底或絕緣層上有矽(silicon on insulator，SOI)基底。然後，於基底100上依序形成電荷儲存結構104與閘極106。電荷儲存結構104是由介電層104a、電荷儲存層104b與介電層104c所構成的複合結構。介電層104a、104c的材料例如為氧化物，而電荷儲存層104b的材料例如為氮化物或高介電常數材料(例如HfO₂ 、TiO₂ 、ZrO₂ 、Ta₂ O₅ 或Al₂ O₃ )。介電層104a作為穿隧介電層，而介電層104c作為電荷阻擋層。閘極106的材料例如為摻雜多晶矽。電荷儲存結構104與閘極106的形成方法例如是先於基底100上依序沈積第一層介電材料層、電荷儲存材料層、第二層介電材料層與閘極材料層。然後，進行圖案化製程，以將閘極材料層、第二層介電材料層、電荷儲存材料層與第一層介電材料層圖案化。

然後，請參照圖1B，於電荷儲存結構104與閘極106的側壁上形成間隙壁108。間隙壁108的形成方法例如是先於基底100上共形地(conformally)形成間隙壁材料層。然後，進行非等向性蝕刻製程，移除部分間隙壁材料層。間隙壁108的材料例如為氧化物、氮化物或其組合。電荷儲存結構104、閘極106與間隙壁108構成閘極結構102。之後，於電荷儲存結構104二側的基底100中形成摻雜區110、112。摻雜區110、112的形成方法例如是以閘極106與間隙壁108為罩幕，進行摻雜製程，以將所需的掺質(dopant)植入基底100中。當掺質被植入基底100中之後會產生擴散現象。在本實施例中，由於電荷儲存結構104與閘極106的側壁上形成有間隙壁108，因此以閘極106與間隙壁108為罩幕植入掺質之後，間隙壁108可作為掺質擴散的緩衝區。基底100中的掺質並不會大量地擴散至電荷儲存結構104的下方，而是擴散至間隙壁108的下方，或極少部分地擴散至電荷儲存結構104的下方。也就是說，所形成的摻雜區110、112之間的距離(即記憶體的通道長度)並不會因此而大幅縮短，進而可以避免對記憶體進行操作時產生第二位元效應。

接著，請參照圖1C，於閘極106與間隙壁108二側的基底100中形成溝渠114。溝渠114的形成方法例如是以閘極106與間隙壁108為罩幕，進行非等向性蝕刻製程，以移除部分基底100。溝渠114的深度大於摻雜區110、112的深度。在移除部分基底100的過程中，部分的摻雜區110、112也會被同時移除，而保留下位於間隙壁108下方的摻雜區110a、112a。

之後，請參照圖1D，於溝渠114中形成隔離結構116，以製成非揮發性記憶體10。隔離結構116的形成方法例如是先於基底100上形成絕緣材料層，且絕緣材料層覆蓋閘極106與間隙壁108，並填滿溝渠114。然後，進行平坦化製程，移除部分絕緣材料層，直到暴露出閘極106。

在本實施例中，由於隔離結構116分別形成於閘極結構102二側的基底中，因此在對非揮發性記憶體10進行程式化操作時，可以有效地避免程式化干擾的問題。

以下將以圖1D為例，對本實施例的非揮發性記憶體作說明。

請參照圖1D，非揮發性記憶體10包括基底100、閘極結構102、摻雜區110a、摻雜區112a以及一對隔離結構116。閘極結構102配置於基底100上。閘極結構102包括電荷儲存結構104、閘極106以及間隙壁108。電荷儲存結構104配置於基底100上。電荷儲存結構104包括介電層104a、電荷儲存層104b以及介電層104c。介電層104a配置於基底100上，作為穿隧介電層。電荷儲存層104b配置於介電層104a上，用以儲存電荷。介電層104c配置於電荷儲存層104b上，作為電荷阻擋層。閘極106配置於電荷儲存結構104上。間隙壁108配置於閘極106與電荷儲存結構104的側壁上。摻雜區110a與摻雜區112a分別配置於電荷儲存結構104二側的基底100中，且位於間隙壁108的正下方，且部分地延伸至電荷儲存結構104的下方。摻雜區110a與摻雜區112a分別作為源極區與汲極區。視實際情況，摻雜區110a與摻雜區112a也可以分別作為汲極區與源極區。隔離結構116分別配置於閘極結構102二側的基底100中。摻雜區110a與摻雜區112a位於隔離結構116之間，且隔離結構116的深度大於摻雜區110a與摻雜區112a的深度。

此外，在另一實施例中，摻雜區110a與摻雜區112a也可以僅位於間隙壁108的下方。

圖2A至圖2D為依照本發明另一實施例所繪示的非揮發性記憶體之製造流程剖面圖。在本實施例中，與圖1A至圖1D中相同的元件將以相同的標號表示，於此不另行描述。首先，請參照圖2A，於基底100上依序形成電荷儲存結構104與閘極106。電荷儲存結構104是由介電層104a、電荷儲存層104b與介電層104c所構成的複合結構。

然後，請參照圖2B，於電荷儲存結構104與閘極106的側壁上形成間隙壁108。電荷儲存結構104、閘極106與間隙壁108構成閘極結構102。之後，於閘極結構102二側的基底100中形成溝渠200。

接著，請參照圖2C，於電荷儲存結構104二側的基底100中形成摻雜區110b、112b。摻雜區110b、112b的形成方法例如是以閘極106與間隙壁108為罩幕，進行摻雜製程，以將所需的掺質植入溝渠200的側壁與底部。同樣地，當掺質被植入後，間隙壁108可作為掺質擴散的緩衝區。基底100中的一些掺質擴散至間隙壁108的下方，或者極少部分的掺質也會擴散至電荷儲存結構104的下方。因此，所形成的摻雜區110b、112b之間的距離(即記憶體的通道長度)並不會因此而大幅縮短，進而可以避免對記憶體進行操作時產生第二位元效應。

之後，請參照圖2D，於溝渠200中形成隔離結構202，以製成非揮發性記憶體20。隔離結構200的形成方法例如是先於基底100上形成絕緣材料層，且絕緣材料層覆蓋閘極106與間隙壁108，並填滿溝渠200。然後，進行平坦化製程，移除部分絕緣材料層，直到暴露出閘極106。

同樣地，在本實施例中，由於隔離結構202分別形成於閘極結構102二側的基底中，因此在對非揮發性記憶體20進行程式化操作時，可以有效地避免程式化干擾的問題。

以下將以圖2D為例，對本實施例的非揮發性記憶體作說明。

請參照圖2D，非揮發性記憶體20與非揮發性記憶體10的差異在於：在非揮發性記憶體10中，摻雜區110a與摻雜區112a位於隔離結構116之間，且隔離結構116的深度大於摻雜區110a與摻雜區112a的深度，而在非揮發性記憶體20，摻雜區110b與摻雜區112b則是分別圍繞一個隔離結構202，且摻雜區110b與摻雜區112b的深度大於隔離結構202的深度。

同樣地，在另一實施例中，摻雜區110b與摻雜區112b也可以僅位於間隙壁108的下方。

特別一提的是，在上述各實施例中，電荷儲存結構104是由介電層104a、電荷儲存層104b與介電層104c所構成的複合結構。在其他實施例中，也可以視實際需求而改變電荷儲存結構104的結構。

此外，在另一實施例中，上述的閘極結構也可以是由穿隧介電層、浮置閘極、閘間介電層以及控制閘極所構成的結構。如圖3與圖4所示，穿隧介電層300配置於基底100上，浮置閘極302配置於穿隧介電層300上，閘間介電層304配置於浮置閘極302上。控制閘極306配置於閘間介電層304上。間隙壁108配置於穿隧介電層300、浮置閘極302、閘間介電層304與控制閘極306的側壁上。閘間介電層304例如為由氧化層/氮化層/氧化層所構成的複合結構。浮置閘極302作為電荷儲存結構。

綜上所述，在本發明的實施例中，在形成摻雜區時，以閘極與間隙壁為罩幕來進行摻雜，因此當摻質被植入基底中之後，間隙壁可作為摻質擴散的緩衝區。一些摻質擴散至間隙壁下方，而不會僅擴散至電荷儲存結構的下方，因此可以有效地避免記憶體的通道長度縮短，進而可以避免對記憶體進行操作時產生第二位元效應，並增加操作裕度。

此外，在本發明實施例的非揮發性記憶體中，隔離結構配置於閘極結構二側的基底中，因此在對非揮發性記憶體進行程式化操作時，可以有效地避免程式化干擾的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20‧‧‧非揮發性記憶體

100‧‧‧基底

102‧‧‧閘極結構

104‧‧‧電荷儲存結構

104a、104c‧‧‧介電層

104b‧‧‧電荷儲存層

106‧‧‧閘極

108‧‧‧間隙壁

110、112、110a、110b、112a、112b‧‧‧摻雜區

114、200‧‧‧溝渠

116、202‧‧‧隔離結構

300‧‧‧穿隧介電層

302‧‧‧浮置閘極

304‧‧‧閘間介電層

306‧‧‧控制閘極

圖1A至圖1D為依照本發明一實施例所繪示的非揮發性記憶體之製造流程剖面圖。

圖2A至圖2D為依照本發明另一實施例所繪示的非揮發性記憶體之製造流程剖面圖。

圖3為依照本發明另一實施例所繪示的非揮發性記憶體之剖面示意圖。

圖4為依照本發明又一實施例所繪示的非揮發性記憶體之剖面示意圖。

10．．．非揮發性記憶體

100．．．基底

102．．．閘極結構

104．．．電荷儲存結構

104a、104c．．．介電層

104b．．．電荷儲存層

106．．．閘極

108．．．間隙壁

110a、112a．．．摻雜區

116．．．隔離結構

Claims

一種非揮發性記憶體，包括：一基底；一閘極結構，配置於該基底上，該閘極結構包括：一電荷儲存結構，配置於該基底上；一閘極，配置於該電荷儲存結構上；以及一間隙壁，配置於該閘極與該電荷儲存結構的側壁上；一第一摻雜區與一第二摻雜區，分別配置於該電荷儲存結構二側的該基底中，且至少位於該間隙壁的下方，該第一摻雜區與該第二摻雜區分別作為源極區與汲極區；以及一對隔離結構，分別配置於該閘極結構二側的該基底中，其中該第一摻雜區與該第二摻雜區分別僅接觸該些隔離結構的側壁，且並未位於該些隔離結構的下方。
如申請專利範圍第1項所述之非揮發性記憶體，其中該第一摻雜區與該第二摻雜區位於該對隔離結構之間，且該對隔離結構的深度大於該第一摻雜區與該第二摻雜區的深度。
如申請專利範圍第1項所述之非揮發性記憶體，其中該電荷儲存結構包括：一第一介電層，配置於該基底上；一電荷儲存層，配置於該第一介電層上；以及一第二介電層，配置於該電荷儲存層上。
如申請專利範圍第3項所述之非揮發性記憶體，其中該電荷儲存層的材料包括氮化物或高介電常數材料。
如申請專利範圍第1項所述之非揮發性記憶體，其中該閘極結構包括：一穿隧介電層，配置於該基底上；一浮置閘極，配置於該穿隧介電層上；一閘間介電層，配置於該浮置閘極上；以及一控制閘極，配置於該閘間介電層上，其中該間隙壁配置於該穿隧介電層、該浮置閘極、該閘間介電層與該控制閘極的側壁上。
如申請專利範圍第5項所述之非揮發性記憶體，其中該閘間介電層為由氧化層/氮化層/氧化層所構成的複合結構。
一種非揮發性記憶體的製造方法，包括：提供一基底；於該基底上形成一電荷儲存結構與一閘極；於該電荷儲存結構與該閘極的側壁上形成一間隙壁；於該電荷儲存結構二側的該基底中形成一摻雜區，該摻雜區作為源極區與汲極區；移除部分該基底與部分該摻雜區，於該閘極與該間隙壁二側的該基底中形成一溝渠，使得該摻雜區僅位於該溝渠的側壁上且並未位於該溝渠的下方；以及於該溝渠中形成一隔離結構，其中該摻雜區與該隔離結構直接接觸。
如申請專利範圍第7項所述之非揮發性記憶體的製造方法，其中該溝渠的深度大於該摻雜區的深度。
如申請專利範圍第7項所述之非揮發性記憶體的製造方法，其中該摻雜區的形成方法包括進行摻雜製程。
如申請專利範圍第7項所述之非揮發性記憶體的製造方法，其中該隔離結構的形成方法包括：於該基底上形成一絕緣材料層，且該絕緣材料層覆蓋該閘極與該間隙壁，並填滿該溝渠；以及進行平坦化製程，移除部分該絕緣材料層，直到暴露出該閘極。
一種非揮發性記憶體，包括：一基底；二閘極結構，配置於該基底上，每一閘極結構包括：一電荷儲存結構，配置於該基底上；以及一閘極，配置於該電荷儲存結構上；一摻雜區，配置於該基底中且位於該些閘極結構之間，該摻雜區作為源極區與汲極區；以及一隔離結構，配置於該摻雜區中，其中該摻雜區僅接觸該隔離結構的側壁且並未位於該隔離結構的下方。
如申請專利範圍第11項所述之非揮發性記憶體，其中該隔離結構的深度大於該摻雜區的深度。
如申請專利範圍第11項所述之非揮發性記憶體，其中該電荷儲存結構包括：一第一介電層，配置於該基底上；一電荷儲存層，配置於該第一介電層上；以及一第二介電層，配置於該電荷儲存層上。
如申請專利範圍第13項所述之非揮發性記憶體，其中該電荷儲存層的材料包括氮化物或高介電常數材料。
如申請專利範圍第11項所述之非揮發性記憶體，其中該閘極結構包括：一穿隧介電層，配置於該基底上；一浮置閘極，配置於該穿隧介電層上；一閘間介電層，配置於該浮置閘極上；以及一控制閘極，配置於該閘間介電層上。
如申請專利範圍第15項所述之非揮發性記憶體，其中每一閘極結構更包括一間隙壁，配置於該穿隧介電層、該浮置閘極、該閘間介電層與該控制閘極的側壁上。
如申請專利範圍第15項所述之非揮發性記憶體，其中該閘間介電層為由氧化層/氮化層/氧化層所構成的複合結構。
如申請專利範圍第11項所述之非揮發性記憶體，其中每一閘極結構更包括一間隙壁，配置於該閘極與該電荷儲存結構的側壁上。