KR100806787B1 - 플래쉬 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 반도체 소자의 제조방법에 있어서, 특히, 도펀트 아웃 디퓨젼(Dopant Out Diffusion)에 의한 도펀트 손실을 최소화한 플래쉬 반도체 소자의 제조방법에 관한 것이다.

본 발명에 따른 플래쉬 반도체 소자의 제조방법은, STI(Shallow Trench Isolation)방법으로 반도체 기판에 산화막이 갭필된 소자분리막을 형성하는 단계, 상기 소자분리막이 구비된 상기 반도체 기판상에 터널 산화막, 플로팅 게이트, ONO(Oxide-Nitride-Oxide)막 및 콘트롤 게이트로 구성된 하나 이상의 게이트 폴리를 형성하는 단계, 상기 소자분리막 이외의 영역에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 상기 소자분리막 내에 갭필된 산화막을 식각하여 RCS(Recess Common Source) 영역을 형성하는 단계, 상기 RCS 영역에 대해 도펀트를 이온주입하는 단계, 상기 포토레지스트 패턴을 H₂ 플라즈마 가스로 에싱하여 제거하는 단계 및 상기 도펀트가 이온주입된 RCS 영역에 대해 어닐링을 수행하는 단계를 포함하여 이루어진다.

플래쉬 반도체 소자, RCS(Recess Common Source), 어닐링

Description

플래쉬 반도체 소자의 제조방법{Method of Manufacturing Flash Semiconductor Device}

도 1a는 종래의 SAS(Self-Aligned Source) 공정을 설명하기 위한 플래시 메모리 소자의 단면을 도시한 예시도.

도 1b는 종래의 공통 소스 영역에서 도펀트가 확산된 단면을 도시한 단면도.

도 1c는 SAS 공정에서 형성된 공통 소스 영역에서 도펀트 아웃 확산에 의한 상태를 나타낸 단면도.

도 2는 본 발명의 실시예에 따른 RCS 공정을 설명하기 위한 순서도.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 RCS 공정에 따른 플래쉬 반도체 소자의 단면을 도시한 단면도.

도 4는 본 발명의 실시예에 따른 RCS 공정에 따른 플래쉬 반도체 소자의 도펀트 효율을 도시한 그래프.

<도면의 주요부분에 대한 부호의 설명>

100: 기판 110: N-웰

120: P-웰 130: 트렌치

140: 게이트 폴리 141: 터널 산화막

142: 플로팅 게이트 143: ONO막

144: 콘트롤 게이트 150: 캡핑층

본 발명은 플래쉬 반도체 소자의 제조방법에 관한 것으로서, 더욱 자세하게는 도펀트 아웃 디퓨젼(Dopant Out Diffusion)에 의한 도펀트 손실을 최소화한 플래쉬 반도체 소자의 제조방법에 관한 것이다.

플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)의 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행하도록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.

플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메 모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.

또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수도 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.

한편, NOR형 구조의 플로팅 게이트 소자의 제조 과정은, 일반적으로 셀 문턱 전압을 조정하고, 플로팅 게이트, 게이트간 절연막(예컨대, ONO(Oxide-Nitride-Oxide)막) 및 콘트롤 게이트로 구성되는 스택 게이트 폴리를 형성하고, SAS(Self-Aligned Source) 공정을 통해 공통 소스 라인을 형성하는 방식으로 진행된다. 여기서, SAS 기술은 워드 라인 방향으로 셀 사이즈를 축소하기 위한 것인데, 게이트 전극용 폴리실리콘층, 실리콘 기판 및 필드 산화막의 식각 선택비를 이용하여 필드 산화막을 식각한 후, 불순물 이온 주입 공정을 통해 공통 소스 라인(Common Source Line)을 형성하는 기술을 말한다.

도 1a 내지 도 1c를 참조하여, 종래의 SAS 공정을 간략히 설명하면 다음과 같다. 먼저, 터널 산화막(22), 플로팅 게이트(24), 게이트간 유전막(26) 및 콘트롤 게이트(28)로 이루어진 스택(20)을 형성한 후 SAS 공정을 진행한다. SAS 공정 에서는, 8~16 비트 셀에 대한 소스 영역을 한꺼번에 오픈한 후, 소자 분리 영역에 형성된 산화막(즉, STI(Shallow Trench Isolation)로 형성된 필드 산화막)을 제거한다. 따라서, 공통 소스 영역, 즉 스택 게이트(20) 사이로 노출되는 공통 소스 라인이 형성될 영역에서는, 도 1a에서 보듯이, 기판(10) 내에 트랜치(14)가 형성된다.

그리고, 노출된 기판 표면에 도펀트(As 또는 P)를 이온 주입하여 이온주입층을 형성한다. 이렇게 형성된 이온주입층은 공통 소스 라인(11,12)이 되어, 각 셀의 소스 확산 영역을 전기적으로 연결한다. 도 1b는 공통 소스 영역에서 비트 라인에 수직한 단면을 나타내며, SAS 공정에 의해 형성된 트랜치(14)에 의해 기판(10)의 표면이 요철 모양으로 형성된다.

그러나, 트랜치(14)를 형성하기 위한 SAS 공정에서 0.13 ㎛ 이하의 반도체 소자에서는 후속하는 이온 주입 공정에서 도펀트(As 또는 P)를 다수 이온 주입하는 경우, 도 1c에 도시된 바와 같이 측면의 공통 소스 라인(11)에서는 도펀트 아웃 디퓨젼(Dopant Out Diffusion)에 의한 도펀트 손실이 발생하여 공통 소스 라인의 저항값(R_S)을 낮추는데 어려움이 있다.

본 발명은 플래시 반도체 소자의 공통 소스 라인을 형성하기 위한 공정에서 도펀트 아웃 디퓨젼(Dopant Out Diffusion)에 의한 도펀트 손실을 효과적으로 최소화할 수 있는 플래쉬 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 플래쉬 반도체 소자의 제조방법의 일 특징은, STI(Shallow Trench Isolation)방법으로 반도체 기판에 산화막이 갭필된 소자분리막을 형성하는 단계, 상기 소자분리막이 구비된 상기 반도체 기판상에 터널 산화막, 플로팅 게이트, ONO(Oxide-Nitride-Oxide)막 및 콘트롤 게이트로 구성된 하나 이상의 게이트 폴리들을 형성하는 단계, 상기 소자분리막 이외의 영역에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 상기 소자분리막 내에 갭필된 산화막을 식각하여 RCS(Recess Common Source) 영역을 형성하는 단계, 상기 RCS 영역에 대해 도펀트를 이온주입하는 단계, 상기 포토레지스트 패턴을 H₂ 플라즈마 가스로 에싱하여 제거하는 단계 및 상기 도펀트가 이온주입된 RCS 영역에 대해 어닐링을 수행하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 어닐링은 RTP(Rapid Thermal Process) 방법을 이용하여 800℃ ~ 1050℃의 온도와 N₂의 분위기 가스에서 10초 동안 수행하는 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

도 2는 본 발명의 실시예에 따른 RCS 공정을 설명하기 위한 순서도이고, 도 3a 내지 도 3d는 본 발명의 실시예에 따라 플래쉬 반도체 소자의 셀영역의 단면을 도시한 단면도이다.

먼저, 도 2에 도시된 바와 같이 RCS(recessed common source) 공정에 따라 공통 소스 영역에 STI(Shallow Trench Isolation) 방법으로 소자분리막을 형성한다(S201).

상기 소자분리막은 기판(100)에 대해 액티브 영역과 필드 영역을 정의하기 위하여 도 3a에 도시된 바와 같이 소정 깊이의 트렌치(130)를 형성한 후 산화막을 갭필하여 형성하는 것으로, 본 발명의 경우, 일반적인 STI 공정을 이용하여 트렌치(130)를 형성한다.

산화막이 갭필된 트렌치(130)를 형성한 후, 기판(100)에 대해 이온주입공정을 실시하여 웰(110,120)을 형성한다(S202). 반도체 기판(100)이 p형 기판인 경우, 웰은 N-웰(N-well: 110) 및 P-웰(P-well: 120)로 이루어질 수 있다. 여기서, N-웰(110)은 예컨대 인(Phosphorus, P)을 이용한 이온주입공정을 실시하여 형성하고, P-웰(120)은 보론(Boron, B) 등을 이용한 이온주입공정을 실시하여 형성할 수 있다.

이어서, 도 3b에 도시된 바와 같이, 산화막이 갭필된 트렌치(130)의 양측으로 게이트 폴리(140)를 각각 구비한다(S203).

게이트 폴리(140)를 구비하기 위해서, P-웰(120) 상에 메모리 셀의 데이타 저장 및 소거를 위해 전자를 출입시키기 위한 터널 산화막(tunnel oxide; 141)을 형성한다. 이후, 폴리 실리콘을 이용하여 터널 산화막(141) 위에 플로팅 게이트(142)를 형성하고, 인터폴리(interpoly) 절연막으로서 ONO(Oxide-Nitride-Oxide)막(143)을 형성한다. 이어서, 폴리 실리콘막을 이용하여 워드라인 및 선택라인으로 기능하는 컨트롤 게이트(144)를 형성한다. 여기서, 컨트롤 게이트(144)의 도전성을 높이기 위하여 텅스텐 실리사이드(WSix; silicide)층(도시하지 않음)을 컨트롤 게이트(144) 상에 적층구조로 형성할 수 있다.

터널 산화막(141), 플로팅 게이트(142), ONO막(143) 및 콘트롤 게이트(144)는 하나의 게이트 폴리(140)로서 구비되며, 메모리 소자의 비트 라인 방향으로 수개의 게이트 폴리가 소정의 간격을 두고 형성된다.

게이트 폴리(140)가 형성된 후, 게이트 폴리(140) 사이의 트렌치(130)에 갭필된 산화막에 대해 식각을 수행하여 RCS(Recess Common Source) 영역을 형성한다(S204).

RCS 영역(131,132)을 형성하기 위해서 먼저, 게이트 폴리(140)가 형성된 기 판(100) 상에 공통 소스 영역인 트렌치(130)를 노출시키는 포토레지스트 패턴(150)을 형성한다. 포토레지스트 패턴(150)은 공통 소스 라인을 형성하지 않는 다른 기판 영역을 마스킹한다. 그리고, 콘트롤 게이트(144)로 형성된 폴리 실리콘을 식각 마스크로 하여, 트렌치(130)에 도포된 산화막을 제거한다. 산화막이 제거되면, 도 3c에 도시되듯이 트렌치가 움푹 패인형태의 공통 소스 영역으로서 노출된다.

노출된 트렌치(130)를 포함한 기판(100) 표면에 대해 도펀트를 이온 주입(implantation)하여 불순물 확산층(도시하지 않음)을 형성함으로써 공통 소스 영역인 RCS 영역(131,132)을 구비한다(S205).

트렌치(130)에 불순물 확산층을 형성하여 도 3d에 도시된 바와 같이 RCS 영역(131,132)을 구비하기 위해서, As 등과 같은 n형 도펀트를 노출된 트렌치(130)에 주입하고 이렇게 형성된 불순물 확산층은 공통 소스 영역으로서 RCS 영역(131,132)으로 구비됨으로써, 각 셀의 소스 확산 영역을 전기적으로 연결한다.

공통 소스 영역으로서 RCS 영역(131,132)으로 구비한 후, RCS 영역(131,132)의 공통 소스 라인을 형성하지 않는 다른 기판 영역을 마스킹하는 포토레지스트 패턴(150)을 제거하기 위한 에싱(ashing) 공정을 수행한다(S206). 에싱 공정은 예를 들어, 8000sccm의 H₂ 가스를 플라즈마 상태로 이용하여 250℃에서 포토레지스트 패턴(150)을 제거하도록 수행될 수 있고, 부가적으로 에싱 공정을 통해 포토레지스트 패턴(150)을 제거하면서 세정처리(cleaning)를 수행할 수도 있다.

에싱 공정을 통해 포토레지스트 패턴(150)을 제거한 후, 공통 소스 영역으로서 RCS 영역(131,132)에 주입된 n형 도펀트들의 안정화를 위해 어닐링처리를 수행한다(S207). 여기서, n형 도펀트들의 안정화를 위해 어닐링처리를 수행하는 이유는 종래에 공통 소스 영역의 저항 값(Rs)을 낮추기 위한 도펀트 주입공정에서 공통 소스 영역중 측면의 RCS 영역(131)에서 도펀트 아웃 디퓨젼(Dopant Out Diffusion)으로 인해 도펀트들의 손실이 크게 발생하기 때문에 측면의 RCS 영역(131)에 존재하는 도펀트들의 안정화를 위해 어닐링 처리가 필요하다.

도펀트들의 안정화를 위한 어닐링 처리는 예컨대, RTP(Rapid Thermal Process) 방법을 이용하는 경우에 800℃ ~ 1050℃의 온도와, N₂의 분위기 가스에서 10초 동안 수행될 수 있다.

이후, 도펀트들의 안정화를 위한 어닐링 처리가 수행된 반도체 기판(100)에 대해 소정의 플래쉬 반도체 소자의 제조 공정이 적용되어 플래쉬 반도체 소자로서 제조된다.

이와 같이 공통 소스 영역에 대한 어닐링 처리를 수행한 반도체 소자는 도 4에 도시된 바와 같이 도펀트 아웃 디퓨젼에 의한 도펀트 손실율이 90%(A곡선 참조)인 종래의 반도체 소자에 비해 도펀트 아웃 디퓨젼에 의한 도펀트 손실율이 80%(B곡선 참조)로서 측정되고, 따라서 본 발명의 실시예에 따른 반도체 소자는 도펀트 아웃 디퓨젼으로 인한 도펀트 손실을 최소화하여 공통 소스 영역의 저항값(Rs)을 약 20% 이상 향상시킬 수 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.

또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

상기한 바와 같이 본 발명은 도펀트 아웃 디퓨젼으로 인한 도펀트 손실을 최소화하여 공통 소스 영역의 저항값(Rs)을 약 20% 이상 향상시킬 수 있는 반도체 소자의 제조방법을 제공하여 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (4)

1. STI(Shallow Trench Isolation)방법으로 반도체 기판에 산화막이 갭필된 소자분리막을 형성하는 단계;

   상기 소자분리막이 구비된 상기 반도체 기판상에 터널 산화막, 플로팅 게이트, ONO(Oxide-Nitride-Oxide)막 및 콘트롤 게이트로 구성된 하나 이상의 게이트 폴리를 형성하는 단계;

   상기 소자분리막 이외의 영역에 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 식각마스크로 상기 소자분리막 내에 갭필된 산화막을 식각하여 RCS(Recess Common Source) 영역을 형성하는 단계;

   상기 RCS 영역에 대해 도펀트를 이온주입하는 단계;

   상기 포토레지스트 패턴을 H₂ 플라즈마 가스로 에싱하여 제거하는 단계; 및

   상기 도펀트가 이온주입된 RCS 영역에 대해 어닐링을 수행하는 단계를 포함하여 이루어지는 플래쉬 반도체 소자의 제조방법.
2. 삭제
3. 삭제
4. 제 1 항에 있어서,

   상기 어닐링은 RTP(Rapid Thermal Process) 방법을 이용하여 800℃ ~ 1050℃의 온도와 N₂의 분위기 가스에서 10초 동안 수행하는 것을 특징으로 하는 플래쉬 반도체 소자의 제조방법.

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