KR20110042581A - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 SAS(self-aligned source) 영역의 저항을 감소시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것으로,
본 발명에 따른 플래시 메모리 소자의 제조방법은 활성영역과 필드 영역을 정의하기 위해 반도체 기판에 소자분리막을 형성하는 단계와, 상기 반도체 기판의 활성영역 상에 게이트 패턴을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 이온주입공정을 수행하여 상기 소자분리막의 바닥면과 인접한 깊이에 SAS(self-aligned source) 영역을 형성하는 단계와, 상기 소자분리막의 바닥면에 공통 소오스 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
SAS 영역, 공통 소오스 영역

Description

플래시 메모리 소자의 제조방법{Method Manufactruing of Flash Memory Device}
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 SAS(self-aligned source) 영역의 저항을 감소시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소 자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
이러한 플래시 메모리 소자 부분에서 회로의 고 집적도 경쟁력이 높아짐에 따라 셀 사이즈 축소는 필수 불가결하며, 따라서 미세 회로를 구현하기 위한 노력은 지속 되고 있다. SAC(self aligned contact), SA-STI(self-aligned shallow trench isolation)와 같은 셀프-얼라인 기술은 이러한 노력의 일환이라 할 수 있으며 오늘날 반도체 소자의 셀 사이즈를 최소화 시키는데 결정적인 역할을 하고 있다. 이 중 SAS(self-aligned source) 방식으로 플래시 소자의 공통 소스 라인(common source line)을 형성하는 공정을 지칭하는 RCS(recessed common source)가 많이 적용되고 있다.
이러한 RCS 공정은 두 플래시 메모리 소자 사이의 STI의 격리(isolation) 물질을 제거하고 이온 주입 공정을 통해서 공통 소스를 형성하는 공정이다.
따라서, 본 발명은 SAS(self-aligned source) 영역의 저항을 감소시킬 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 활성영역과 필드 영역을 정의하기 위해 반도체 기판에 소자분리막을 형성하는 단계와, 상기 반도체 기판의 활성영역 상에 게이트 패턴을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 이온주입공정을 수행하여 상기 소자분리막의 바닥면과 인접한 깊이에 SAS(self-aligned source) 영역을 형성하는 단계와, 상기 소자분리막의 바닥면에 공통 소오스 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 소자는 활성영역과 필드 영역을 정의하기 위해 반도체 기판에 형성된 트렌치와, 상기 반도체 기판의 활성영역 상에 형성된 게이트 패턴과, 상기 반도체 기판의 활성 영역에 이온주입공정을 수행하여 상기 트렌치의 바닥면과 인접한 깊이에 형성된 SAS(self-aligned source) 영역과, 상기 트렌치의 바닥면에 형성된 공통 소오스 불순물 영역을 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 활성 영역에 깊은 이온 주입을 이용하여 SAS 영역을 형성함으로써 활성영역과 필드영역이 직접적으로 마주하게 되어 평탄화된 연결을 하는 것과 같은 효과를 가 지게 된다. 또한, 일반적인 플래시 메모리 소자에서 필드영역과 활성영역의 외곽을 경유하여 형성되는 SAS 영역에 비하여 전체적인 SAS 영역의 길이가 짧아짐으로써 저항을 감소시킬 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 반도체 기판(100) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(미도시)을 형성한 후, 패드 산화막(미도시) 상에 패드 질화막(미도시)을 형성하여 패드 산화막 및 패드 질화막이 순차적으로 적층된 하드 마스크막을 형성한다. 이 경우 패드질화막 은 실리콘나이트라이드(SiN)로 형성되며, 후술할 공정에서 시행하는 화학 기계적 연마(Chemical Mechanical Polishing: CMP)시 정지막(Stop layer)으로 사용된다. 또한, 패드산화막은 이러한 패드 질화막으로 인한 스트레스를 제거하기 위한 버퍼(Buffer) 역할을 한다.
이후, 활성영역을 형성하기 위해 포토레지스트막(미도시)을 도포한 후, 노광 및 현상공정으로 하드마스크막 위에 소자분리막이 형성될 패드 질화막 표면을 노출시키는 개구부들을 갖는 포토레지스트막 패턴(미도시)을 형성한다.
그리고, 포토레지스트 패턴을 식각마스크로 이용하여 노출된 영역의 패드 산화막 및 패드 질화막을 선택적으로 제거하여 식각된 패드 산화막 패턴 및 패드 질화막 패턴으로 이루어진 하드마스크막 패턴을 형성한다. 그 다음, 포토레지스트막 패턴을 제거하고, 하드 마스크막 패턴을 식각마스크로 이용하여 반도체 기판(100)의 노출 표면을 일정 깊이로 식각하여 트렌치를 형성한다. 다음으로, 트랜치가 매립되도록 반도체 기판(100) 전면에 매립 절연막을 형성하고, CMP를 이용한 평탄화 공정을 수행하여 소자분리막(120)을 형성한다.
이어서, 세정공정을 통해 패드 산화막 패턴, 질화막 패턴을 제거한다. 이와 같은 소자분리막(120)에 의해 활성영역 및 필드영역이 정의된다.
다음으로, 소자분리막(120) 영역 외에 반도체 기판(100) 상에 터널 산화막(미도시)을 형성한 후, 소자분리막(120)을 포함한 반도체 기판(100) 전면에 제 1 폴리실리콘막을 형성한다.
이어서, 제 1 폴리실리콘막을 패터닝하여 플로팅 게이트로 사용할 제 1 폴리 실리콘막 패턴(160)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 제 1 폴리실리콘막 패턴(160)을 포함한 반도체 기판(100) 전면에 ONO(Oxide/nitride/Oxide)막(180)을 차례대로 형성하여 게이트간 절연막을 형성한 후, ONO막(180) 전면에 콘트롤 게이트용 제 2 폴리실리콘막(200)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, RIE를 이용한 게이트 패터닝 공정을 수행하여 제 1 폴리실리콘막 패턴(160), ONO막(180) 및 제 2 폴리실리콘막(200)을 선택적으로 식각하여 플로팅 게이트(160a), 게이트간 절연막(180a) 및 콘트롤 게이트(200a)로 이루어진 게이트 패턴을 형성한다.
이후, 도 1d에 도시된 바와 같이, 활성영역 상에 As를 이용한 깊은 이온 주입 공정을 수행하여 소자분리막(120)의 바닥면에 인접한 깊이에 SAS 영역(220)을 형성한다. 이때의 이온 주입 공정은 깊은 이온 주입을 위해 100keV~300keV의 고에너지로 수행하는 것이 바람직하다.
다음으로, 도 1e에 도시된 바와 같이, 게이트 패턴을 포함한 반도체 기판(100) 전면에 포토레지스트(미도시)를 도포한 후, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 소오스 영역을 정의한다. 이어, 패터닝된 포토레지스트를 마스크로 이용하여 소자분리막(120)을 선택적으로 플라즈마 식각하여 소오스 영역을 노출시킨다.
이후, 패터닝된 포토레지스트를 마스크로 이용하여 노출된 반도체 기판(100)의 소오스 영역에 불순물 이온을 주입하여 소자분리막(120)의 바닥면에 공통 소오 스 불순물 영역(240)을 형성한다. 그리고, 포토레지스트를 제거하고, 반도체 기판(100)에 열처리 공정을 실시하여 공통 소오스 불순물 영역(240) 내에 주입된 불순물 이온을 확산시킨다.
즉, 본 발명에 따른 플래시 메모리 소자는 활성 영역에 깊은 이온 주입을 이용하여 SAS 영역(220)을 형성하고, 후에 형성되는 공통 소오스 불순물 영역(240)과 직접적으로 연결될 수 있도록 함으로써 활성영역과 필드영역이 직접적으로 마주하게 되어 평탄화된 연결을 하는 것과 같은 효과를 가지게 된다. 이러한 구성으로 인하여, 일반적인 플래시 메모리 소자에서 필드영역과 활성영역의 외곽을 경유하여 형성되는 SAS 영역에 비하여 본 발명은 활성영역과 필드영역의 평탄화된 연결로 전체적인 SAS 영역의 길이가 짧아짐으로써 저항을 감소시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도.

Claims (9)

  1. 활성영역과 필드 영역을 정의하기 위해 반도체 기판에 소자분리막을 형성하는 단계와,
    상기 반도체 기판의 활성영역 상에 게이트 패턴을 형성하는 단계와,
    상기 반도체 기판의 활성 영역에 이온주입공정을 수행하여 상기 소자분리막의 바닥면과 인접한 깊이에 SAS(self-aligned source) 영역을 형성하는 단계와,
    상기 소자분리막의 바닥면에 공통 소오스 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 SAS 영역은 As를 주입하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 이온주입공정은 100keV~300keV의 고에너지로 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 소자분리막의 바닥면에 공통 소오스 불순물 영역을 형성하는 단계는
    상기 게이트 패턴을 포함한 반도체 기판에 공통 소오스 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 이용한 식각공정을 통해 소자분리막을 제거하여 공통 소오스 영역을 노출하는 단계와,
    상기 소자분리막의 바닥면에 불순물 이온을 주입하여 공통 소오스 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 반도체 기판에 열처리 공정을 실시하여 공통 소오스 불순물 영역 내에 주입된 불순물 이온을 확산시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 게이트 패턴은 플로팅 게이트, ONO막 및 콘트롤 게이트로 형성된 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 SAS 영역과 공통 소오스 불순물 영역은 연결되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  8. 활성영역과 필드 영역을 정의하기 위해 반도체 기판에 형성된 트렌치와,
    상기 반도체 기판의 활성영역 상에 형성된 게이트 패턴과,
    상기 반도체 기판의 활성 영역에 이온주입공정을 수행하여 상기 트렌치의 바닥면과 인접한 깊이에 형성된 SAS(self-aligned source) 영역과,
    상기 트렌치의 바닥면에 형성된 공통 소오스 불순물 영역을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  9. 제 8항에 있어서,
    상기 SAS 영역은 As를 주입하여 형성되는 것을 특징으로 하는 플래시 메모리 소자.
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