KR100731088B1 - 플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법 - Google Patents

Abstract

플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법이 개시된다. 본 방법은, (a) 반도체 기판 위에 활성 소자 영역을 정의하는 복수의 소자 분리막을 형성하되 그 상부가 상기 기판 표면 위로 소정의 높이 만큼 돌출되도록 형성하는 단계와, (b) 상기 활성 소자 영역에 터널 산화막을 형성하는 단계와, (c) 상기 복수의 소자 분리막이 형성된 영역과 상기 활성 소자 영역을 포함하는 상기 기판의 전 영역에 형성하되, 상기 활성 소자 영역을 따라 그루브가 형성되도록 플로팅 게이트 형성막을 형성하는 단계와, (d) 상기 플로팅 게이트 형성막 위에 상기 활성 소자 영역을 따라 형성된 상기 그루브가 유지되도록 하드 마스크막을 형성하는 단계와, (e) 상기 하드 마스크막 위에 형성된 상기 그루브에 마스킹 물질을 채우는 단계와, (f) 상기 그루브에 채워진 상기 마스킹 물질을 식각 마스크로 사용하여 상기 하드 마스크막을 패터닝하는 단계와, (g) 패터닝된 상기 하드 마스크막을 식각 마스크로 사용하여 상기 플로팅 게이트 형성막을 패터닝하는 단계를 포함한다.

플래시 메모리, 플로팅 게이트

Description

플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법{METHOD FOR FORMING FLOATING GATE ARRAY OF FLASH MEMORY DEVICE}

도 1a는 일반적인 플래시 메모리 소자의 워드 라인에 평행한 단면의 형상을 주사전자현미경(Scanning Electron Microscopy)으로 촬영한 이미지이고, 도 1b는 종래의 플래시 메모리 소자의 단위 셀을 나타낸 평면도이다.

도 2a 내지 도 2c는 본 발명에 따른 플로팅 게이트 어레이 형성 방법의 일 실시예를 공정 순서대로 설명하기 위한 단면도들이다.

도 3a 내지 도 3c는 본 발명에 따른 플로팅 게이트 어레이 형성 방법의 다른 실시예를 공정 순서대로 설명하기 위한 단면도들이다.

도 4a는 본 발명에 따라 형성된 플로팅 게이트의 단면 형성을 주사전자현미경(Scanning Electron Microscopy)으로 촬영한 이미지이고, 도 4b는 본 발명에 따라 형성된 플래시 메모리 소자의 단위 셀을 나타낸 평면도이다.

본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는 플래시 메모리 소자의 플로팅 게이트를 형성하는 방법에 관한 것이다.

플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)의 장점을 조합하여, 1개의 트랜지스터로서EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.

플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.

이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐 리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.

도 1a에는 일반적인 NOR형 플래시 메모리 소자의 단면도를 도시하였다. 도 1a에서 도시된 소자의 단면은 플래시 메모리 소자의 워드 라인에 평행한 수직 단면을 나타낸다. 종래의 플래시 메모리 소자에서는, 워드 라인에 수직한 방향으로 일련의 소자 분리막(12), 예컨대 STI(Shallow Trench Isolation)을 기판(10)에 형성하여 활성 소자 영역을 정의한다. 그리고 나서, 기판(10)의 활성 소자 영역에 터널 산화막으로 사용되는 실리콘 산화막(14)을 소정의 두께로 형성한 후, 플로팅 게이트로 사용할 다결정 실리콘층을 형성한다. 이렇게 형성된 다결정 실리콘층을 사진 공정 및 에칭 공정을 통해 패터닝하여 복수의 플로팅 게이트 어레이(16a)를 형성한다. 그리고, 소정의 간격으로 이격된 플로팅 게이트 어레이(16a) 위에 게이트간 유전막(20) 및 다결정 실리콘층으로 이루어진 콘트롤 게이트(22)를 형성하여 스택 게이트를 완성한다.

이상에서 설명한 종래의 플래시 메모리 소자의 제조 과정에서는, 먼저 기판에 STI를 형성한 후 별도의 사진 공정을 통해서 플로팅 게이트들을 패터닝하는 방식으로 진행되는데, 이 때 플로팅 게이트와 활성 소자 영역이 도 1a의 A 영역에서와 같이 서로 중첩된다. 이는 사진 공정의 오버랩 마진을 확보하기 위한 것인데, 이로 인해 단위 셀의 사이즈가 증가하게 된다. 즉, 도 1b에서 보듯이, 대략 10.5F² (여기서, F는 비교를 위한 일차원 단위) 정도의 면적이 된다. 도 1b에서, 도면 부호 22는 워드 라인을 구성하는 콘트롤 게이트를 나타내고, 도면 부호 30은 활성 소자 영역을 나타내며, 도면 부호 32는 드레인 컨택을 나타낸다.

단위 셀의 사이즈를 보다 감소시키기 위한 방법으로서, 최근 SA-STI(Self-Aligned STI) 공정이 개발되었다. 이 방법에 의하면 STI를 형성하는 공정과 플로팅 게이트를 패터닝하는 공정을 하나의 공정으로 진행할 수 있다. 즉, 기판 위에 터널 산화막, 플로팅 게이트 형성막을 먼저 형성한 후에, 마스크 산화막을 이용하여 플로팅 게이트 형성막, 터널 산화막 및 기판의 일부를 동시에 식각하여 기판 내에 트랜치를 형성한다. 그리고 나서, 트랜치를 산화막으로 매립함으로써 STI를 형성한다.

이 방법에 따르면, 플로팅 게이트 패턴의 측벽이 STI를 따라 정렬되어 있으므로, 단위 셀의 면적을 줄일 수는 있으나, 트랜치가 일반적인 STI의 트랜치보다 더 깊게 형성되어 있어서 이를 산화물로 갭필하는 것이 어려울 뿐만 아니라, 그 형성 공정이 통상의 STI 형성 공정과 상이하여 하나의 소자 내에 메모리 셀과 로직 셀을 같이 형성하는 경우에는 적용하기 어렵다. 또한 STI 갭필 후에 CMP(Chemical-Mechanical Polishing) 공정을 적용할 경우 플로팅 게이트 및 터널 산화막이 손상될 수 있으며, CMP 공정을 적용하지 않는다면 평탄화가 어려워 후속 공정에 문제를 일으키게 된다.

상술한 문제를 해결하기 위하여 창안된 본 발명은, 종래의 SA-STI 공정과 대 략 동일한 수준으로 단위 셀의 면적을 줄일 수 있으며, 일반적인 CMOS (Complementary Metal Oxide Semiconductor) 소자의 제조 공정을 그대로 이용하므로 임베디드 플래시 소자(Embeded Flash Device)의 제조에도 용이하게 적용할 수 있는 플래시 메모리 소자의 플로팅 게이트 형성 방법을 제공하는 것을 목적으로 한다.

또한, 본 발명의 다른 목적은, SA-STI 공정에 비해 보다 단순한 공정으로 보다 신뢰성있는 자기 정렬된 플로팅 게이트 패턴을 형성하는 것이다.

본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법은, (a) 반도체 기판 위에 활성 소자 영역을 정의하는 복수의 소자 분리막을 형성하되 그 상부가 상기 기판 표면 위로 소정의 높이 만큼 돌출되도록 형성하는 단계와, (b) 상기 활성 소자 영역에 터널 산화막을 형성하는 단계와, (c) 상기 복수의 소자 분리막이 형성된 영역과 상기 활성 소자 영역을 포함하는 상기 기판의 전 영역에 형성하되, 상기 활성 소자 영역을 따라 그루브가 형성되도록 플로팅 게이트 형성막을 형성하는 단계와, (d) 상기 플로팅 게이트 형성막 위에 형성된 상기 그루브에 마스킹 물질을 채우는 단계와, (e) 상기 그루브에 채워진 상기 마스킹 물질을 식각 마스크로 사용하여 상기 플로팅 게이트 형성막을 패터닝하는 단계를 포함한다.

또한, 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법은, (a) 반도체 기판 위에 활성 소자 영역을 정의하는 복수의 소자 분리막을 형성하되 그 상부가 상기 기판 표면 위로 소정의 높이 만큼 돌출되도록 형성하는 단 계와, (b) 상기 활성 소자 영역에 터널 산화막을 형성하는 단계와, (c) 상기 복수의 소자 분리막이 형성된 영역과 상기 활성 소자 영역을 포함하는 상기 기판의 전 영역에 형성하되, 상기 활성 소자 영역을 따라 그루브가 형성되도록 플로팅 게이트 형성막을 형성하는 단계와, (d) 상기 플로팅 게이트 형성막 위에 상기 활성 소자 영역을 따라 형성된 상기 그루브가 유지되도록 하드 마스크막을 형성하는 단계와, (e) 상기 하드 마스크막 위에 형성된 상기 그루브에 마스킹 물질을 채우는 단계와, (f) 상기 그루브에 채워진 상기 마스킹 물질을 식각 마스크로 사용하여 상기 하드 마스크막을 패터닝하는 단계와, (g) 패터닝된 상기 하드 마스크막을 식각 마스크로 사용하여 상기 플로팅 게이트 형성막을 패터닝하는 단계를 포함할 수 있다.

이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법의 바람직한 실시예들을 자세히 설명하기로 한다.

[실시예 1]

먼저, 도 2a 내지 도 2c를 참조하여 제1 실시예를 설명한다. 여기서, 도 2a 내지 도2c는 NOR형 플래시 메모리 소자의 워드 라인에 평행한 수직 단면을 도시한다.

도 2a에서 보듯이, STI와 같은 소자 분리막(12)을 기판(10) 내에 형성하여, 활성 소자 영역을 구분한다. 소자 분리막(12)은 워드 라인에 수직한 방향, 즉 비트 라인 방향으로 배열된다. 특히, 소자 분리막(12)은 그 상부가 상기 기판 표면 위로 소정의 높이(H) 만큼 돌출되도록 형성되는 것이 바람직하다. STI의 경우 트랜치 매립 산화물을 보다 높게 형성하면 된다.

그리고 나서, 활성 소자 영역에 터널 산화막(14)을 실리콘 열산화 방식에 의해 형성한 후, 소자 분리막이 형성된 영역 및 활성 소자 영역을 모두 포함하는 기판(10)의 전 영역에 플로팅 게이트 형성막(16)을 형성한다. 플로팅 게이트 형성막으로는 불순물이 미리 도핑된 다결정 실리콘을 이용할 수 있다. 특히, 플로팅 게이트 형성막(16)은 기판(10)의 모폴로지(Mopology)를 따라 형성될 것이므로, 활성 소자 영역 양측의 소자 분리막(12) 위에 형성된 부분이 위로 돌출된 프로파일을 갖는다. 즉, 상대적으로 낮은 지역인 활성 소자 영역 위에 형성된 플로팅 게이트 형성막(16)의 일부는 오목하게 들어간 형상을 갖게 된다. 따라서, 플로팅 게이트 형성막(16)에는 활성 소자 영역을 따라 그루브(17)가 형성된다.

다음으로, 플로팅 게이트 형성막(16) 위에 그루브(17)를 채우는 마스킹 물질을 도포한다. 마스킹 물질(18)은 방사방지막(Anti-Reflective layer)으로 사용하는 재료를 이용하여도 되고, 포토레지스트 또는 SOG(Spin On Glass) 산화물을 이용하는 것도 무방하다. 마스킹 물질(18)로 그루브(17)를 채우는 공정은, 먼저 플로팅 게이트 형성막(16) 위에 충분히 두껍게 형성한 다음, 마스크를 사용하지 않은 블랭크 식각으로 평탄화하는 방식으로 진행될 수 있다.

마스킹 물질(18)은 그루브(17)를 따라 형성되므로, 소자 분리막(12) 상부의 플로팅 게이트 형성막(16)의 표면은 노출된다. 따라서, 마스킹 물질(18)을 식각 마스크로 사용한 식각 공정을 진행하면, 도 2b에서와 같이, 활성 소자 영역에만 플로팅 게이트 형성막이 남게 되고, 소자 분리막(12) 상부의 플로팅 게이트 형성막은 모두 제거된다. 그루브(17)를 따라 형성된 마스킹 물질(18)은 대략 소자 분리막 (12)의 경계선과 일치하게 되므로, 패터닝된 플로팅 게이트(16a)의 측벽이 소자 분리막(12)의 측벽과 나란하게 정렬된다.

그 후, 도 2c에서 보듯이, 플로팅 게이트 어레이(16a) 위에 게이트간 유전막으로 사용하는 ONO(Oxide-Nitride-Oxide) 유전막(20) 및 다결정 실리콘으로 이루어진 콘트롤 게이트(22)를 형성한다.

이렇게 형성된 플래시 메모리 소자의 단위 셀의 평면도를 도 4b에 나타내었다. 도 4b에 나타낸 단위 셀은 플로팅 게이트(16a)의 측벽이 소자 분리막(12)의 측벽과 나란하게 정렬되어 있으므로, 대략 7F²의 면적을 가지게 된다. 따라서, 종래의 방법에 의해 형성된 플래시 메모리 소자의 단위 셀의 면적(대략 10.5F², 도 1b 참조)과 비교하면, 약 66.7% 수준까지 감소함을 알 수 있다.

[실시예 2]

다음으로, 도 3a 내지 도 3c를 참조하여 본 발명의 제2 실시예를 설명한다. 도 3a 내지 도 3c에 나타낸 단면은 플래시 메모리 소자의 워드 라인에 평행한 수직 단면이다.

제2 실시예에서, 기판(10)에 소자 분리막(12), 터널 산화막(14), 플로팅 게이트 형성막(16)을 형성하는 과정은 제1 실시예와 유사하므로 설명을 생략한다. 제2 실시예에서도, 플로팅 게이트 형성막(16)은 기판(10)의 모폴로지를 따라 형성되므로, 활성 소자 영역을 따라 그루브(17)가 형성되어 있다.

도 3a를 참조하면, 플로팅 게이트 형성막(16)을 형성한 후, 그루브(17)가 그 대로 유지될 수 있도록 하드 마스크막(19)을 얇게 형성한다. 하드 마스크막(19)으로는 실리콘 산화막 또는 실리콘 질화막을 형성하여도 되고, 산화막/질화막으로 구성된 이중막으로 형성하여도 무방하다. 하드 마스크막(19)을 추가로 형성하는 이유는, 제1 실시예에서, 그루브(17)에 채워진 마스킹 물질(18)이 그 하부의 플로팅 게이트 형성막(16)의 식각 과정 중에 플라즈마에 의해 조금씩 소모될 수 있으며, 만약 패터닝이 완료되기 전에 마스킹 물질(18)이 모두 소모되면 플로팅 게이트 패턴을 완성할 수 없기 때문이다.

다음으로, 도 3b에서 보듯이, 하드 마스크막(19) 위의 그루브(17)에 마스킹 물질(18)을 채운다. 마스킹 물질로는 방사방지막 재료, 포토레지스트 및 SOG(Spin On Glass) 산화물 중 어느 하나를 사용할 수 있다. 마스킹 물질을 그루브에 채우는 과정은 제1 실시예와 유사하다. 여기서, 하드 마스크막(19)은 그 하부의 플로팅 게이트 형성막(16)의 모폴로지를 따라 그루브(17)가 대략 그대로 유지될 수 있도록 형성된다. 따라서, 마스킹 물질을 사용하여 그루브(17)을 채우더라도, 제1 실시예에서와 같이, 그 경계면이 대략 소자 분리막(12)의 측벽과 일치하게 형성될 수 있다.

하드 마스크막(19)은 얇게 형성되어 있으므로, 그 위에 형성된 마스킹 물질(18)의 양이 적더라도 하드 마스크막(19)을 패터닝하는 동안에 완전 소모될 개연성이 낮다. 따라서, 하드 마스크막(19)은 마스킹 물질(18)을 식각 마스크로 사용한 식각 공정을 통해 안전하게 패터닝될 수 있다(도 3c 참조).

다음으로, 패터닝된 하드 마스크막(19) 역시 그 경계가 소자 분리막(12)의 측벽과 대략 일치하게 형성될 것이므로, 이 패터닝된 하드 마스크(19)을 사용하여 플로팅 게이트 형성막(16)을 패터닝하면 도 2b와 동일한 구조의 플로팅 게이트 어레이(16a)가 형성된다.

도 4a에는 하드 마스크(19) 및 마스킹 물질(18)을 이용하여 형성한 단위 셀의 플로팅 게이트를 관측한 SEM(Scanning Electron Microscopy) 이미지를 나타내었다. 도 4a를 통해 알 수 있듯이, 플로팅 게이트(16a)의 측벽은 소자 분리막(12)의 측벽에 나란하게 정렬되어 있다. 또한, 제2 실시예를 통해서 형성한 단위 셀 역시 도 4b와 같이 축소된 면적을 가지게 된다.

본 발명에 따르면, 종래의 SA-STI 공정과 대략 동일한 수준으로 단위 셀의 면적을 줄일 수 있으며, 또한 SA-STI 공정에 비해 보다 단순한 공정으로 플로팅 게이트의 양 측벽이 소자 분리막에 자기 정렬된 플로팅 게이트 어레이를 얻을 수 있다. 본 발명에 따른 자기 정렬된 플로팅 게이트 형성 방법은 셀 구조가 NOR형이든 NAND형이든 상관없이 적용할 수 있다.

지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (7)

1. 삭제
2. 삭제
3. 삭제
4. 플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법으로서,

   (a) 반도체 기판 위에 활성 소자 영역을 정의하는 복수의 소자 분리막을 형성하되 그 상부가 상기 기판 표면 위로 소정의 높이 만큼 돌출되도록 형성하는 단계와,

   (b) 상기 활성 소자 영역에 터널 산화막을 형성하는 단계와,

   (c) 상기 복수의 소자 분리막이 형성된 영역과 상기 활성 소자 영역을 포함하는 상기 기판의 전 영역에 형성하되, 상기 활성 소자 영역을 따라 그루브가 형성되도록 플로팅 게이트 형성막을 형성하는 단계와,

   (d) 상기 플로팅 게이트 형성막 위에 상기 활성 소자 영역을 따라 형성된 상기 그루브가 유지되도록 하드 마스크막을 형성하는 단계와,

   (e) 상기 하드 마스크막 위에 형성된 상기 그루브에 마스킹 물질을 채우는 단계와,

   (f) 상기 그루브에 채워진 상기 마스킹 물질을 식각 마스크로 사용하여 상기 하드 마스크막을 패터닝하는 단계와,

   (g) 패터닝된 상기 하드 마스크막을 식각 마스크로 사용하여 상기 플로팅 게이트 형성막을 패터닝하는 단계를 포함하는 플로팅 게이트 어레이 형성 방법.
5. 제4항에서,

   상기 플로팅 게이트 형성막은 불순물이 도핑된 다결정 실리콘막인 것을 특징으로 하는 플로팅 게이트 어레이 형성 방법.
6. 제4항에서,

   상기 하드 마스크막은 산화막 및 질화막 중 적어도 하나로 이루어진 것을 특징으로 하는 플로팅 게이트 어레이 형성 방법.
7. 제4항에서,

   상기 마스킹 물질은 방사방지막 재료, 포토레지스트 및 SOG(Spin On Glass) 산화물 중 어느 하나인 것을 특징으로 하는 플로팅 게이트 어레이 형성 방법.

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