CN113363263B - 非易失性存储器结构及其制造方法 - Google Patents
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Abstract
本发明提供一种非易失性存储器结构及其制造方法。非易失性存储器结构包括基底、多个电荷存储层、第一介电层与控制栅极。电荷存储层位于基底上。相邻两个电荷存储层之间具有开口。第一介电层位于电荷存储层上与开口的表面上。位于开口中的第一介电层的底部剖面轮廓为两侧凹陷的轮廓。控制栅极位于第一介电层上，且填入开口。上述非易失性存储器结构可提升存储器元件的电性效能。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，尤其涉及一种非易失性存储器结构及其制造方法。
背景技术
由于非易失性存储器(non-volatile memory)可进行多次数据的存入、读取与擦除等操作，且具有当电源供应中断时，所存储的数据不会消失、数据存取时间短以及低消耗功率等优点，所以已成为个人电脑和电子设备所广泛采用的一种存储器。然而，如何能够进一步地提升存储器元件的电性效能(electrical performance)为目前业界持续努力的目标。
发明内容
本发明提供一种非易失性存储器结构及其制造方法，其可提升存储器元件的电性效能。
本发明提出一种非易失性存储器结构，包括基底、多个电荷存储层、第一介电层与控制栅极。电荷存储层位于基底上。相邻两个电荷存储层之间具有开口。第一介电层位于电荷存储层上与开口的表面上。位于开口中的第一介电层的底部剖面轮廓为两侧凹陷的轮廓。控制栅极位于第一介电层上，且填入开口。
本发明提出一种非易失性存储器结构的制造方法，包括以下步骤。在基底上形成多个电荷存储层。相邻两个电荷存储层之间具有开口。在电荷存储层上与开口的表面上形成第一介电层。位于开口中的第一介电层的底部剖面轮廓为两侧凹陷的轮廓。在第一介电层上形成控制栅极。控制栅极填入开口。
基于上述，在本发明所提出的非易失性存储器结构及其制造方法中，由于位于开口中的第一介电层的底部剖面轮廓为两侧凹陷的轮廓，且控制栅极填入开口且位于具有凹陷轮廓的第一介电层上，因此可有效地提升控制栅极与电荷存储层之间的耦合率，进而可提升存储器元件的电性效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为本发明一实施例的非易失性存储器结构的上视图；
图2A至图2N为沿着图1中的剖面线的非易失性存储器结构的制造流程剖面图。
附图标号说明：
100：基底
102：栅介电材料层
102a：栅介电层
104：电荷存储材料层
104a：电荷存储层
106：硬掩膜层
106a：图案化硬掩膜层
108、110、112、108a、110a、112a：掩膜层
114、138：沟渠
116、128、140、144：介电层
118：填充材料层
118a：填充层
120：侧部结构层
120a、142：侧部结构
122：隔离材料层
122a：隔离层
124、146：气隙
126：开口
130：控制栅极
132：多晶硅层
134：金属层
136：顶盖层
AA：有源区(active region)
D1：第一方向
D2：第二方向
S1、S3：第一侧
S2、S4：第二侧
具体实施方式
图1为本发明一实施例的非易失性存储器结构的上视图。图2A至图2N为沿着图1中的剖面线的非易失性存储器结构的制造流程剖面图。在图1中省略图图2A至图2N中的部分构件，以清楚示出出图1中各构件之间的配置关系。
图2A至图2L为沿着图1中的I-I’剖面线的剖面图。请参照图2A，可在基底100上形成栅介电材料层102。栅介电材料层102的材料例如是氧化硅。栅介电材料层102的形成方法例如是热氧化法。
接着，可在栅介电材料层102上形成电荷存储材料层104。电荷存储材料层104可为单层结构或多层结构。电荷存储材料层104的材料可为浮置栅极材料，如掺杂多晶硅、未掺杂多晶硅或其组合。
然后，可在电荷存储材料层104上形成硬掩膜层106。硬掩膜层106可为单层结构或多层结构。在本实施例中，硬掩膜层106是以多层结构为例，但本发明并不以此为限。硬掩膜层106可包括掩膜层108、掩膜层110与掩膜层112。在一些实施例中，掩膜层108的材料可为氧化硅，掩膜层110的材料可为氮化硅，且掩膜层112的材料可为氧化硅，但本发明并不以此为限。掩膜层108、掩膜层110与掩膜层112可分别通过化学气相沉积法形成。
请参照图2B，对硬掩膜层106、电荷存储材料层104、栅介电材料层102与基底100进行图案化处理，而形成图案化硬掩膜层106a、多个电荷存储层104a与多个栅介电层102a，且在基底100中形成沟渠114。沟渠114可延伸至相邻两个电荷存储层104a之间与图案化硬掩膜层106a中。藉此，可在基底100上形成多个电荷存储层104a。在一些实施例中，电荷存储层104a可为浮置栅极，但本发明并不以此为限。此外，沟渠114可在基底100中定义出有源区AA。上述图案化处理例如是组合使用微影处理与蚀刻处理。此外，图案化硬掩膜层106a可包括对掩膜层108、掩膜层110与掩膜层112进行图案化处理所形成的掩膜层108a、掩膜层110a与掩膜层112a。
接着，可在沟渠114的表面上形成介电层116。介电层116例如是氧化物层。介电层116的形成方法例如是热氧化法。
请参照图2C，可形成填满沟渠114的填充材料层118。填充材料层118的材料例如是通过旋转涂布所形成的旋涂碳(spin on carbon，SOC)。填充材料层118的形成方法例如是旋转涂布法。
请参照图2D，可移除部分填充材料层118，而在沟渠114中形成填充层118a。填充层118a的顶部可低于图案化硬掩膜层106a的顶部，但本发明并不以此为限。部分填充材料层118的移除方法例如是干式蚀刻法或组合使用化学机械研磨法与干式蚀刻法。此外，在移除部分填充材料层118的处理中，可同时移除掩膜层112a，但本发明并不以此为限。举例来说，可先通过化学机械研磨处理移除部分填充材料层118与掩膜层112a，再通过干式蚀刻处理移除沟渠114中的部分填充材料层118，而形成填充层118a。
请参照图2E，可共形地在沟渠114中形成覆盖填充层118a的侧部结构层120。侧部结构层120的材料例如是氮化硅。侧部结构层120的形成方法例如是原子层沉积法(atomiclayer deposition，ALD)。
请参照图2F，可对侧部结构层120进行蚀刻处理(如，干式蚀刻处理)，而在沟渠114顶部的两侧壁上形成两个侧部结构120a，且暴露出填充层118a。在本实施例中，侧部结构120a可位于介电层116上，但本发明并不以此为限。此外，上述干式蚀刻处理更可移除图案化硬掩膜层106a上方的侧部结构层120，而暴露出图案化硬掩膜层106a。每个侧部结构120a可具有相对的第一侧S1与第二侧S2。第一侧S1比第二侧S2更接近相邻的图案化硬掩膜层106a，且第一侧S1的底部可高于第二侧S2的底部。藉此，可使得侧部结构120a的形状成为翼状(wing shape)。
请参照图2G，可移除填充层118a。填充层118a的移除方法例如是湿式蚀刻法。举例来说，在填充层118a的材料为旋涂碳且侧部结构120a的材料为氮化硅的情况下，由于具有臭氧的SPM(硫酸与过氧化氢的混合物)(即，SPOM)对填充层118a与侧部结构120a具有高蚀刻选择比，因此可使用SPOM作为湿式蚀刻剂来移除填充层118a。
请参照图2H，可形成填入沟渠114的隔离材料层122。隔离材料层122覆盖侧部结构120a与图案化硬掩膜层106a。此外，在隔离材料层122中可形成气隙124。隔离材料层122的材料例如是氧化硅。隔离材料层122的形成方法例如是化学气相沉积法。
另外，可通过侧部结构120a的厚度来调整气隙124的尺寸。举例来说，当侧部结构120a的厚度越大时，隔离材料层122较不易填入沟渠114中，因此可形成较大的气隙124。当侧部结构120a的厚度越小时，隔离材料层122较容易填入沟渠114中，因此可形成较小的气隙124。
请参照图2I，可移除部分隔离材料层122，而在沟渠114中形成隔离层122a，且暴露出侧部结构120a与图案化硬掩膜层106a。隔离层122a的顶部可高于电荷存储层104a的底部。在隔离层122a中可具有气隙124。气隙124可将相邻两个电荷存储层104a的至少一部分进行隔离，藉此可降低相邻两个电荷存储层104a之间的耦合效应(coupling effect)。部分隔离材料层122的移除方法例如是干式蚀刻法。
请参照图2J，可移除侧部结构120a，而形成开口126。开口126位于隔离层122a上方。开口126底部的两侧可低于隔离层122a的顶部。藉此，可使得相邻两个电荷存储层104a之间具有开口126。侧部结构120a的移除方法例如是湿式蚀刻法。在一些实施例中，当侧部结构120a的材料为氮化硅时，可使用磷酸作为蚀刻剂来移除侧部结构120a。此外，在移除侧部结构120a的处理中，可同时移除掩膜层110a，但本发明并不以此为限。
请参照图2K，可对隔离层122a进行蚀刻处理(如，干式蚀刻法)，以调整隔离层122a的高度，而使得隔离层122a的高度低于电荷存储层104a的高度。此外，可移除图案化掩膜层106a(掩膜层108a)。举例来说，可通过上述干式蚀刻处理同时移除图案化掩膜层106a(掩膜层108a)，但本发明并不以此为限。另外，在上述干式蚀刻处理中，可同时移除部分介电层116。在其他实施例中，亦可省略对隔离层122a所进行的上述干式蚀刻处理。
请参照图2L，在电荷存储层104a上与开口126的表面上形成介电层128。位于开口126中的介电层128的底部剖面轮廓为两侧凹陷的轮廓。藉此，可使得介电层128的剖面形状成为牙根状(tooth root shape)。介电层128可为单层结构或多层结构。介电层128的材料例如是氧化硅、氮化硅或其组合。举例来说，介电层128可为氧化硅层/氮化硅层/氧化硅层的复合层。介电层128的形成方法例如是化学气相沉积法。
接着，在介电层128上形成控制栅极130，且控制栅极130填入开口126。由于控制栅极130填入开口126且位于具有凹陷轮廓的介电层128上，因此可有效地提升控制栅极130与电荷存储层104a之间的耦合率，进而可提升存储器元件的电性效能。控制栅极130可为单层结构或多层结构。在本实施例中，控制栅极130可包括多晶硅层132与金属层134。多晶硅层132位于介电层128上。多晶硅层132可为单层结构或多层结构。多晶硅层132的材料可为掺杂多晶硅、未掺杂多晶硅或其组合。金属层134位于多晶硅层132上。金属层134的材料可为金属硅化物，如硅化钨(WSi)、硅化钴(CoSi)或硅化镍(NiSi)。然后，可在控制栅极130上形成顶盖层136。顶盖层136的材料例如是氮化硅。
此外，控制栅极130与顶盖层136的形成方法可包括以下步骤，但本发明并不以此为限。首先，可依序在介电层128上形成控制栅极材料层(可包括多晶硅材料层与金属材料层)(未示出)与顶盖材料层(未示出)。接着，可通过微影处理与蚀刻处理对控制栅极材料层与顶盖材料层进行图案化，而形成控制栅极130与顶盖层136。
在本实施例中，请参照图1，以多个控制栅极130、多个顶盖层136与多个有源区AA为例来进行说明，但本发明并不以此为限。只要具有至少一个控制栅极130与至少一个顶盖层136即属于本发明所涵盖的范围。相邻两个控制栅极之间可具有沟渠138。此外，沟渠138更可位于相邻两个顶盖层136之间。多个控制栅极130可在第一方向D1上延伸且可在第二方向D2上排列。多个顶盖层136可在第一方向D1上延伸且可在第二方向D2上排列。此外，多个有源区AA可在第二方向D2上延伸且可在第一方向D1上排列。第一方向D1相交于第二方向D2。举例来说，第一方向D1可垂直于第二方向D2。
图2M与图2N为沿着图1中的II-II’剖面线的剖面图。
请参照图2M，可在沟渠138的表面上形成介电层140。介电层140例如是氧化物层。介电层140的形成方法例如是热氧化法。
接着，可在沟渠138顶部的两侧壁上形成两个侧部结构142。在本实施例中，侧部结构142可位于介电层140上，但本发明并不以此为限。每个侧部结构142可具有相对的第一侧S3与第二侧S4。第一侧S3比第二侧S4更接近相邻的顶盖层136，且第一侧S3的底部可高于第二侧S4的底部。藉此，可使得侧部结构142的形状成为翼状。此外，侧部结构142的材料与形成方法可参考侧部结构120a的材料与形成方法，于此不再说明。
请参照图2N，形成填入沟渠138中的介电层144。此外，在介电层144中可具有气隙146。气隙146可将相邻两个控制栅极130的至少一部分进行隔离，藉此可降低相邻两个控制栅极130之间的耦合效应。介电层144的材料例如是氧化硅。介电层144的形成方法例如是化学气相沉积法。
另外，可通过侧部结构142的厚度来调整气隙146的尺寸。举例来说，当侧部结构142的厚度越大时，介电层144较不易填入沟渠138中，因此可形成较大的气隙146。当侧部结构142的厚度越小时，介电层144较容易填入沟渠138中，因此可形成较小的气隙146。
基于上述实施例可知，在上述非易失性存储器结构10的制造方法中，由于位于开口126中的介电层128的底部剖面轮廓为两侧凹陷的轮廓，且控制栅极130填入开口126且位于具有凹陷轮廓的介电层128上，因此可有效地提升控制栅极130与电荷存储层104a之间的耦合率，进而可提升存储器元件的电性效能。
以下，通过图2L与图2N来说明本实施例的存储器结构10。在本实施例中，虽然存储器结构10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图2L与图2N，非易失性存储器结构10包括基底100、多个电荷存储层104a、介电层128与控制栅极130。此外，非易失性存储器结构10还可包括栅介电层102a、介电层116、隔离层122a、顶盖层136、介电层140、侧部结构142与介电层144中的至少一者。电荷存储层104a位于基底100上。相邻两个电荷存储层104a之间具有开口126。介电层128位于电荷存储层104a上与开口126的表面上。位于开口126中的介电层128的底部剖面轮廓为两侧凹陷的轮廓。控制栅极130位于介电层128上，且填入开口126。栅介电层102a位于电荷存储层104a与基底100之间。介电层116位于沟渠114的表面上。隔离层122a位于相邻两个电荷存储层104a之间的基底100中。顶盖层136位于控制栅极130上。介电层140位于沟渠138的表面上。侧部结构142位于沟渠138顶部的两侧壁上。介电层144填入沟渠138中。此外，非易失性存储器结构10的各构件的材料、特性、形成方法与配置方式已于上述实施例中进行详尽地说明，于此不再重复说明。
综上所述，通过上述实施例的非易失性存储器结构及其制造方法，可有效地提升控制栅极与电荷存储层之间的耦合率，进而可提升存储器元件的电性效能。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (8)
1.一种非易失性存储器结构，其特征在于，包括：
基底；
多个电荷存储层，位于所述基底上，其中相邻两个电荷存储层之间具有开口；
第一介电层，位于所述多个电荷存储层上与所述开口的表面上，其中位于所述开口中的所述第一介电层的底部剖面轮廓为两侧凹陷的轮廓；
控制栅极，位于所述第一介电层上，且填入所述开口，其中所述非易失性存储器结构包括多个所述控制栅极，所述多个控制栅极在第一方向上延伸且在第二方向上排列，所述第一方向相交于所述第二方向，且相邻两个控制栅极之间具有沟渠；
多个顶盖层，位于所述多个控制栅极上，其中所述多个顶盖层在所述第一方向上延伸，且在所述第；方向上排列，且所述沟渠位于相邻两个顶盖层之间；以及
两个侧部结构，位于所述沟渠顶部的两侧壁上，其中每个侧部结构具有相对的第一侧与第二侧，所述第一侧比所述第二侧更接近相邻的所述顶盖层，且所述第一侧的底部高于所述第二侧的底部。
2.根据权利要求1所述的非易失性存储器结构，其特征在于，还包括：
隔离层，位于相邻两个电荷存储层之间的所述基底中，其中所述开口位于所述隔离层上方，且所述开口底部的两侧低于所述隔离层的顶部。
3.根据权利要求2所述的非易失性存储器结构，其特征在于，所述隔离层的顶部高于所述多个电荷存储层的底部，在所述隔离层中具有气隙。
4.根据权利要求1所述的非易失性存储器结构，其特征在于，还包括：
第二介电层，填入所述沟渠中。
5.根据权利要求4所述的非易失性存储器结构，其特征在于，在所述第二介电层中具有气隙。
6.一种非易失性存储器结构的制造方法，其特征在于，包括：
在基底上形成多个电荷存储层，其中相邻两个电荷存储层之间具有开口；
在所述多个电荷存储层上与所述开口的表面上形成第一介电层，其中位于所述开口中的所述第一介电层的底部剖面轮廓为两侧凹陷的轮廓；
在所述第一介电层上形成控制栅极，其中所述控制栅极填入所述开口，其中
所述多个电荷存储层的形成方法包括：
在所述基底上形成栅介电材料层；
在所述栅介电材料层上形成电荷存储材料层；
在所述电荷存储材料层上形成硬掩膜层；以及
对所述硬掩膜层、所述电荷存储材料层、所述栅介电材料层与所述基底进行图案化处理，而形成图案化硬掩膜层、所述多个电荷存储层与多个栅介电层，且在所述基底中形成沟渠，其中所述沟渠延伸至相邻两个电荷存储层之间与所述图案化硬掩膜层中；以及
在所述沟渠中形成隔离层，其中所述开口位于所述隔离层上方，且所述开口底部的两侧低于所述隔离层的顶部，其中所述隔离层的形成方法包括：
在所述沟渠中形成填充层，其中所述填充层的顶部低于所述图案化硬掩膜层的顶部；
共形地在所述沟渠中形成覆盖所述填充层的侧部结构层；
对所述侧部结构层进行蚀刻处理，而在所述沟渠顶部的两侧壁上形成两个侧部结构，且暴露出所述填充层；
移除所述填充层；
形成填入所述沟渠的隔离材料层，其中所述隔离材料层覆盖所述两个侧部结构与所述图案化硬掩膜层；以及
移除部分所述隔离材料层，而在所述沟渠中形成所述隔离层，且暴露出所述两个侧部结构与所述图案化硬掩膜层。
7.根据权利要求6所述的非易失性存储器结构的制造方法，其特征在于，还包括：
在形成所述第一介电层之前，移除所述两个侧部结构，而形成所述开口；以及
在形成所述第一介电层之前，移除所述图案化掩膜层。
8.根据权利要求6所述的非易失性存储器结构的制造方法，其特征在于，还包括：
对所述隔离层进行蚀刻处理，以调整所述隔离层的高度，而使得所述隔离层的高度低于所述多个电荷存储层的高度。
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