CN114420641A - 半导体结构的形成方法以及半导体结构 - Google Patents

半导体结构的形成方法以及半导体结构 Download PDF

Info

Publication number
CN114420641A
CN114420641A CN202011173598.6A CN202011173598A CN114420641A CN 114420641 A CN114420641 A CN 114420641A CN 202011173598 A CN202011173598 A CN 202011173598A CN 114420641 A CN114420641 A CN 114420641A
Authority
CN
China
Prior art keywords
bit line
layer
line structure
opening
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011173598.6A
Other languages
English (en)
Inventor
陈龙阳
武宏发
吴公一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202011173598.6A priority Critical patent/CN114420641A/zh
Priority to PCT/CN2021/108403 priority patent/WO2022088788A1/zh
Priority to US17/455,986 priority patent/US11956944B2/en
Publication of CN114420641A publication Critical patent/CN114420641A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
    • H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明实施例提供一种半导体结构的形成方法以及半导体结构，其中，半导体结构的形成方法，包括：提供基底，基底包括相邻排列的接触区和虚拟区，基底上形成有分立排布的第一位线结构和第一介质层，第一位线结构与第一介质层围成分立的电容接触开口；形成填充电容接触开口的第一牺牲层；在虚拟区中，去除部分高度的第一位线结构、部分高度的第一介质层和部分高度的第一牺牲层，形成位于第二位线结构、第二介质层和第二牺牲层顶部的第一开口；形成填充第一开口的绝缘层在接触区中，去除第一牺牲层，形成第二开口；形成位于第二开口中的电容接触结构，本发明实施例避免了随着关键尺寸的微缩，电容接触垫的导线短路问题。

Description

半导体结构的形成方法以及半导体结构
技术领域
本发明涉及半导体领域，特别涉及一种半导体结构的形成方法以及半导体结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)的发展追求高速度、高集成密度和低功耗的性能特点。
随着半导体结构尺寸的微缩，尤其是关键尺寸小于20nm的DRAM制造过程中，DRAM阵列区和外围区的刻蚀负载效应越来越大，为了保证DRAM阵列区电路结构的完整性和有效性，通常需要在阵列区中设计虚拟结构。
在DRAM制造过程中，虚拟电容接触结构和虚拟位线结构是最常见的虚拟结构，然而申请人发现：由于制程的需求，在电容接触结构的制程工艺流程中需要用到多次湿法清洗工艺，导致虚拟电容接触结构的部分结构被破坏，从而形成较深的空洞，随着关键尺寸的微缩，电容接触垫的导线排布越来越密集，空洞在形成电容接触垫的导线时，容易被填入金属材料，从而导致形成的电容接触垫的导线短路。
发明内容
本发明实施例提供一种半导体结构的形成方法以及半导体结构，避免了随着关键尺寸的微缩，电容接触垫的导线短路问题。
为解决上述技术问题，本发明的实施例提供了一种半导体结构的形成方法，包括：提供基底，基底包括相邻排列的接触区和虚拟区，基底上形成有分立排布的第一位线结构和第一介质层，且第一介质层的延伸方向与第一位线结构的延伸方向相交，第一位线结构与第一介质层围成分立的电容接触开口；形成填充电容接触开口的第一牺牲层；在虚拟区中，去除部分高度的第一位线结构、部分高度的第一介质层和部分高度的第一牺牲层，形成位于第二位线结构、第二介质层和第二牺牲层顶部的第一开口，其中，剩余的第一位线结构作为第二位线结构，剩余的第一介质层作为第二介质层，剩余的第一牺牲层作为第二牺牲层；形成填充第一开口的绝缘层在接触区中，去除第一牺牲层，形成第二开口；形成位于第二开口中的电容接触结构。
与相关技术相比，通过在形成电容接触结构的制程工艺流程之前，刻蚀部分高度的虚拟电容接触结构和部分高度的虚拟位线结构，形成第一开口，并形成填充第一开口的绝缘层，防止在形成电容接触结构的过程中，虚拟电容接触结构的部分结构被破坏，从而形成较深的空洞，导致的后续出现形成的电容接触垫的导线短路问题。
另外，形成填充电容接触开口的第一牺牲层，包括以下步骤：形成填充电容接触开口且覆盖第一位线结构和第一介质层的第一牺牲膜；去除高于第一位线结构顶部表面的第一牺牲膜，形成第一牺牲层。
另外，在虚拟区中，去除部分高度的第一位线结构、第一介质层和牺牲层，形成位于第二位线结构、第二介质层和第二牺牲层顶部的第一开口，包括以下步骤：在接触区中，形成位于第一位线结构、第一介质层和第一牺牲层顶部表面的掩膜层；基于掩膜层，刻蚀去除虚拟区中部分高度的第一位线结构、第一介质层和第一牺牲层，形成第二位线结构、第二介质层、第二牺牲层和第一开口。
另外，在接触区中，形成位于第一位线结构、第一介质层和第一牺牲层顶部表面的掩膜层，包括以下步骤：形成位于第一位线结构、第一介质层和第一牺牲层顶部表面的掩膜；在接触区的掩膜顶部表面形成光刻胶；基于光刻胶图形化掩膜，形成掩膜层。
另外，在垂直于基底的方向上，位于第二位线结构中的金属层和形成的第一开口底部表面的距离为20nm～90nm。通过保证第二位线结构中的金属层与第一开口底部表面之间的距离，减小位线结构的金属层与其他导电结构之间的寄生电容。
另外，形成填充第一开口的绝缘层，包括以下步骤：形成填充第一开口且覆盖接触区的绝缘膜；刻蚀绝缘膜，直至接触区中暴露出第一位线结构和第一介质层的顶部表面，形成绝缘层。
另外，采用湿法清洗的方式去除接触区中的第一牺牲层。
另外，形成位于第二开口中的电容接触结构，包括以下步骤：形成位于第二开口中的底导电层，底导电层顶部表面高度低于第一位线结构顶部表面的高度；形成填充第二开口的顶导电层。
另外，形成位于第二开口中的底导电层，包括以下步骤：形成填充第二开口且覆盖虚拟区的第一导电膜；去除高于第一位线结构顶部表面的第一导电膜，形成用于填充第二开口的第二导电膜；去除部分厚度的第二导电膜，剩余第二导电膜形成底导电层。
本发明实施例还提供了一种半导体结构，包括：基底，包括相邻排列的接触区和虚拟区；位线结构和介质层，介质层的延伸方向与位线结构的延伸方向相交，位线结构与介质层围成分立的电容接触开口；其中，位线结构包括第一位线结构和第二位线结构，介质层包括第一介质层和第二介质层，第二位线结构和第二介质层位于虚拟区中，第一位线结构和第一介质层位于接触区中，且第二位线结构的高度低于第一位线结构的高度，第二介质层的高度低于第一介质层的高度；第二牺牲层，填充虚拟区中的电容接触开口；绝缘层，位于虚拟区中第二位线结构、第二介质层和第二牺牲层顶部表面，绝缘层的顶部表面与第一位线结构顶部表面齐平；电容接触结构，填充接触区中的电容接触开口。
另外，电容接触结构包括：底导电层，位于接触区中的电容接触开口中，底导电层顶部表面的高度低于第一位线结构顶部表面的高度；顶导电层，位于底导电层顶部表面，用于填充接触区中的电容接触开口。
另外，绝缘层底部表面的高度与第二位线结构中的金属层的高度差为20nm～90nm。
相比于相关技术而言，通过位于第二位线结构和第二介质层顶部的绝缘层，即位于虚拟位线结构和介质层围成的虚拟电容接触结构顶部的绝缘层，防止在形成电容接触结构的过程中，虚拟电容接触结构的部分结构被破坏，从而形成较深的空洞，导致的后续出现形成的电容接触垫的导线短路问题。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1为本发明第一实施例提供的半导体结构的俯视示意图；
图2、图5、图7、图10、图13、图16、图18、图21和图24为本发明第一实施例半导体结构的形成方法中沿A1方向上各步骤对应的剖面示意图；
图3、图8、图11、图14、图19和图22为本发明第一实施例半导体结构的形成方法中沿A2方向上各步骤对应的剖面示意图；
图4、图6、图9、图12、图15、图17、图20、图23和图25为本发明第一实施例半导体结构的形成方法中沿A3方向上各步骤对应的剖面示意图。
具体实施方式
目前，由于制程的需求，在电容接触结构的制程工艺流程中需要用到多次湿法清洗工艺，湿法清洗工艺存在刻蚀负载效应，对刻蚀密集的区域的刻蚀速率会相应减小，导致在形成电容接触开口的过程中，存在对其他结构的过刻蚀，例如对虚拟电容接触结构的过刻蚀，导致虚拟电容接触结构存在较深的空洞。后续在形成电容接触垫的导线时，部分金属材料填入空洞中，随着关键尺寸的微缩，电容接触垫的导线排布越来越密集，相邻电容接触垫的导电的部分金属材料可能填入同一空洞中，从而导致形成的电容接触垫的导线短路。
为解决上述问题，本发明第一实施例提供了一种半导体结构的形成方法，包括：提供基底，基底包括相邻排列的接触区和虚拟区，基底上形成有分立排布的第一位线结构和第一介质层，且第一介质层的延伸方向与第一位线结构的延伸方向相交，第一位线结构与第一介质层围成分立的电容接触开口；形成填充电容接触开口的第一牺牲层；在虚拟区中，去除部分高度的第一位线结构、部分高度的第一介质层和部分高度的第一牺牲层，形成位于第二位线结构、第二介质层和第二牺牲层顶部的第一开口，其中，剩余的第一位线结构作为第二位线结构，剩余的第一介质层作为第二介质层，剩余的第一牺牲层作为第二牺牲层；形成填充第一开口的绝缘层在接触区中，去除第一牺牲层，形成第二开口；形成位于第二开口中的电容接触结构。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本发明第一实施例提供的半导体结构的俯视示意图；图2、图5、图7、图10、图13、图16、图18、图21和图24为本发明第一实施例半导体结构的形成方法中沿A1方向上各步骤对应的剖面示意图；图3、图8、图11、图14、图19和图22为本发明第一实施例半导体结构的形成方法中沿A2方向上各步骤对应的剖面示意图；图4、图6、图9、图12、图15、图17、图20、图23和图25为本发明第一实施例半导体结构的形成方法中沿A3方向上各步骤对应的剖面示意图。
参考图1，提供基底100，基底100包括相邻排列的接触区110和虚拟区120。
具体地，基底100包括阵列区和外围区130，其中阵列区分为接触区110和虚拟区120。接触区110用于形成电容接触结构，电容接触结构用于实现存储电容与晶体管的电连接，虚拟区120用于形成虚拟电容接触结构，虚拟电容接触结构用于保证在关键尺寸小于20nm的DRAM制造过程中，DRAM阵列区电路结构的完整性和有效性。
图1中A3方向为位线结构的延伸方向，A1方向和A2方向为介质层的延伸方向，本实施例以相互垂直的延伸的位线结构和介质层为例进行具体介绍，在其他实施例中，位线结构和介质层的延伸方向相交即可，以围成电容接触开口。介质层与位线结构围成的电容接触开口如图1中较大的方块所示，接触区110中的电容接触开口和虚拟区120中的电容接触开口采用不同的填充仅是为了体现位于不同区域的电容接触开口，并不对电容接触开口的材料和结构进行限定。
图1中位于电容接触开口两侧的小方框即位线结构侧壁的隔离层。位线结构侧壁采用多层隔离层的结构，以减小位线结构与填充电容接触开口形成的电容接触之间的寄生电容。需要说明的是，本实施例以位线结构侧壁存在多层隔离层为例进行具体介绍，位线结构侧壁存储在剁成隔离层只是作为一个较优的实施方式，并不构成对本实施例的限定，在其他实施例方式中，位线结构侧壁的隔离层可以为单层结构。
下面对照分别沿A1、A2和A3方向的剖面结构示意图对本实施例的半导体结构的形成方法进行具体介绍。
参考图2～图4，提供基底100，基底100包括相邻排列的接触区110和虚拟区120，基底100上形成有分立排布的第一位线结构102和第一介质层103，第一介质层103的延伸方向与第一位线结构102的延伸方向相交，第一位线结构102与第一介质层103围成分立的电容接触开口(未图示)，并形成填充电容接触开口(未图示)的第一牺牲层104。
具体地，基底100中包括浅沟槽隔离结构140和字线结构150。浅沟槽隔离结构140用于隔离相邻有源区(未图示)，字线结构150为埋入式结构，形成在基底100内部，作为晶体管的栅极，用于连接第一位线结构102，需要说明的是，基底100中还包括浅沟槽隔离结构140和字线结构150外的其他半导体结构，由于其他半导体结构并不涉及到本发明的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除浅沟槽隔离结构140和字线结构150外的其他半导体结构，用于半导体结构的正常运行。
基底100的材料可以包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中基底100采用硅材料，本领域技术人员清楚，本实施例采用硅材料作为基底100是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
第一位线结构102包括依次堆叠设置的位线接触层112、导电接触层122、金属层132以及顶层介质层142。
位线接触层112的材料包括锗化硅或多晶硅，用于电连接字线结构150；导电接触层122的材料包括氮化钛，用于半导体导电材料形成的位线接触层112与金属导电材料形成金属层132之间的电连接，以降低第一位线结构102与字线结构150电连接路径的电阻；金属层132可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，用于第一位线结构102的信号传输；顶层介质层142的材料包括氮化硅、二氧化硅或氮氧化硅，在本实施例中，顶层介质层142的材料为氮化硅，用于保护第一位线结构102中的金属层132与DRAM中的其它导电结构发生短路现象。
在本实施例中，顶层介质层142还覆盖位线接触层112、导电接触层122和金属层132的侧壁，作为第一位线结构102的第一隔离层。第一隔离层侧壁还形成有第二隔离层152，第二隔离层152侧壁还形成有第三隔离层162。本实施例通过在第一位线结构102侧壁形成多层隔离层的结构，以减小第一位线结构102与填充电容接触开口形成的电容接触结构之间的寄生电容。
具体地，第二隔离层152的材料包括氮化硅、二氧化硅或氮氧化硅，在本实施例中，第二隔离层152的材料为二氧化硅；第三隔离层162的材料包括氮化硅、二氧化硅或氮氧化硅，在本实施例中，第三隔离层162的材料为氮化硅。在其他实施例中第二隔离层还可以为空气隔离层，通过空气隔离可以进一步减小第一位线结构102与填充电容接触开口形成的电容接触之间的寄生电容。
第一介质层103采用绝缘材料形成，具体地，第一介质层103包括氮化硅、二氧化硅或氮氧化硅，在本实施例中，第一介质层103的材料与顶层介质层142的材料相同。
在本实施例中，第一牺牲层104为采用旋转涂覆(Spin-On Deposition，SOD)的方式形成的氧化硅，采用SOD的方式形成第一牺牲层104具有较好的粘附性和间隙填充能力，保证形成的第一牺牲层104可以完全填充第一介质层103与第一位线结构102围成的电容接触开口。
具体地，形成填充电容接触开口的第一牺牲层104，包括以下步骤：形成填充电容接触开口且覆盖第一位线结构102和第一介质层103的第一牺牲膜(未图示)，去除高于第一位线结构102顶部表面的第一牺牲膜(未图示)，形成第一牺牲层104。
参考图5～图9，在虚拟区120中，去除部分高度的第一位线结构102、部分高度的第一介质层103和部分高度的第一牺牲层104，形成位于第二位线结构202、第二介质层203和第二牺牲层204顶部的第一开口401，其中，剩余第一位线结构102作为第二位线结构202，剩余的第一介质层103作为第二介质层203，剩余的第一牺牲层104作为第二牺牲层204。
具体地，形成第一开口401，包括以下步骤：
参考图5和图6，在接触区110中，形成位于第一位线结构102、第一介质层103和第一牺牲层104顶部表面的掩膜层201。
具体地，形成掩膜层210，包括以下步骤：在接触区110、虚拟区120和外围区130中，形成位于第一位线结构102、第一介质层103和第一牺牲层104顶部表面的掩膜(未图示)，在所述接触区110的掩膜(未图示)顶部表面形成光刻胶，基于光刻胶图形化掩膜(未图示)，形成掩膜层201。
参考图7～图9，基于掩膜层201，刻蚀去除虚拟区120中部分高度的第一位线结构102、第一介质层103和第一牺牲层104，形成第二位线结构202、第二介质层203、第二牺牲层204和第一开口401，并去除掩膜层201。
在本实施例中，在垂直于基底100的方向上，第二位线结构202中的金属层132和形成的第一开口401底部表面的距离为20nm～90nm。若第二位线结构202中的金属层132和形成的第一开口401底部表面的距离小于20nm，说明被刻蚀的第一位线结构102中顶层介质层142的厚度较厚，剩余顶层介质层142的厚度较薄，使得第二位线结构202的金属层132与DRAM中其他导电结构的距离减小，导致金属层132与DRAM中其他导电结构寄生电容增大；若第二位线结构202中的金属层132和形成的第一开口401底部表面的距离大于90nm，说明被刻蚀的第一位线结构102中顶层介质层142的厚度较薄，可能无法防止在形成电容接触结构的过程中，虚拟电容接触结构的部分结构被破坏，从而形成较深的空洞，导致的后续出现形成的电容接触垫的导线短路问题。
参考图10～图15，形成填充第一开口401的绝缘层301。
具体地，形成绝缘层301，包括以下步骤：
参考图10～图12，形成填充第一开口401且覆盖接触区110的绝缘膜311。
具体地，采用原子层沉积工艺或化学气相沉积的方法形成绝缘膜311，在本实施例中，采用原子层沉积工艺的方式形成绝缘膜311，采用原子层沉积工艺形成的绝缘膜311具有良好的覆盖性；在其他实施例中，例如，可以采用500℃或600℃下进行化学气相沉积的方法形成绝缘膜311。需要说明是的，上述采用化学气相沉积的具体温度参数的举例说明，仅便于本领域技术人员的理解，并不构成对本方案的限定，在实际应用中只要符合上述范围中的参数都应落入本发明的保护范围中。
绝缘膜311的材料包括氮化硅、二氧化硅或氮氧化硅，在本实施例中，绝缘膜311的材料为氮化硅。
参考图13～图15，刻蚀绝缘膜311，直至接触区110中暴露出第一位线结构102和第一介质层103的顶部表面，形成绝缘层301。
具体地，采用化学机械研磨的方式对绝缘膜311的顶部进行打磨，形成顶部表面较为平坦的绝缘层301，化学机械研磨相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
参考图16和图17，在所述接触区110中，去除第一牺牲层104，形成第二开口402。
具体地，在本实施例中，采用湿法清洗的方式去除接触区110中的第一牺牲层104。采用湿法清洗的方法可以通过选取合适的刻蚀材料，使得湿法清洗对第一牺牲层104和第一介质层103具有一定的刻蚀选择比，从而在刻蚀第一牺牲层104的过程中，防止对第一介质层103的刻蚀，从而损坏形成的半导体结构。
另外，在其他实施例中，第一牺牲层的材料为含碳材料，后续在去除第一牺牲层形成第二开口的过程中，可采用灰化的方式去除牺牲层；灰化气体与含碳材料反应生成二氧化碳气体，从而将第一牺牲层转换成气体二氧化碳，从而除去第一牺牲层；并且避免了在形成第二开口的过程中对侧壁的第一介质层形成较大的冲击，从而发生的坍塌现象。
参考图18～图25，形成位于第二开口402中的电容接触结构400。
具体地，形成电容接触结构400，包括以下步骤：
参考图18～图23，形成位于第二开口402中的底导电层302，底导电层302顶部表面高度低于第一位线结构102顶部表面的高度。
具体地，形成底导电层302，包括以下步骤：
参考图18～图20，形成填充第二开口402且覆盖虚拟区120的第一导电膜312。
在本实施例中，第一导电膜312为采用旋转涂覆(Spin-On Deposition，SOD)的方式形成的多晶硅，采用SOD的方式形成第一导电膜312具有较好的粘附性和间隙填充能力，保证形成的第一导电膜312可以完全填充第二开口402。
去除高于第一位线结构102顶部表面的第一导电膜312，形成用于填充第二开口402的第二导电膜(未图示)。
具体地，采用化学机械研磨的方式对第一导电膜312的顶部进行打磨，直至暴露出第一位线结构102顶部表面，形成填充第二开口402的第二导电膜(未图示)，化学机械研磨相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
参考图21～图23，去除部分厚度的第二的导电膜(未图示)，剩余第二导电膜(未图示)形成底导电层302。
参考图24和图25，形成填充第二开口的顶导电层303。形成的底导电层302和顶导电层303共同构成电容接触结构400。
在本实施例中，顶导电层303为采用旋转涂覆(Spin-On Deposition，SOD)的方式形成的导电材料，采用SOD的方式形成顶导电层303具有较好的粘附性和间隙填充能力，保证形成的顶导电层303可以完全填充第二开口402。
顶导电层303可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，在本实施例中，顶导电层302的材料为钨以及钨的复合物。
需要说明的是，在其他实施例中，在形成顶导电层之前，还可以在底导电层顶部表面形成接触层，接触层的材料包括氮化钛，用于半导体导电材料形成的底导电层与金属导电材料形成顶导电层之间的电连接，以降低电容接触结构与基底中的晶体管电连接路径的电阻。
相对于相关技术而言，通过在形成电容接触结构的制程工艺流程之前，刻蚀部分高度的虚拟电容接触结构和部分高度的虚拟位线结构，形成第一开口，并形成填充第一开口的绝缘层，防止在形成电容接触结构的过程中，虚拟电容接触结构的部分结构被破坏，从而形成较深的空洞，导致的后续出现形成的电容接触垫的导线短路问题。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
本发明第二实施例涉及一种半导体结构。
参考图1、图24和图25，以下将结合附图对本实施例提供的半导体结构进行详细说明，与第一实施例相同或相应的部分，以下将不做详细赘述。
半导体结构，包括：基底100，包括相邻排列的接触区110和虚拟区120；位线结构和介质层，介质层的延伸方向与位线结构的延伸方向相交，位线结构与介质层围成分立的电容接触开口；其中，位线结构包括第一位线结构102和第二位线结构202，介质层包括第一介质层103和第二介质层203，第二位线结构202和第二介质层203位于虚拟区120中，第一位线结构102和第一介质层103位于接触区110中，且第二位线结构202的高度低于第一位线结构102的高度，第二介质层203的高度低于第一介质层103的高度；第二牺牲层204，填充虚拟区120中的电容接触开口；绝缘层401，位于虚拟区120中第二位线结构202、第二介质层203和第二牺牲层204顶部表面，绝缘层401的顶部表面与第一位线结构102顶部表面齐平；电容接触结构400，填充接触区110中的电容接触开口。
具体地，基底100中包括浅沟槽隔离结构140和字线结构150。浅沟槽隔离结构140用于隔离相邻有源区(未图示)，字线结构150为埋入式结构，形成在基底100内部，作为晶体管的栅极，用于连接第一位线结构102，需要说明的是，基底100中还包括浅沟槽隔离结构140和字线结构150外的其他半导体结构，由于其他半导体结构并不涉及到本发明的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除浅沟槽隔离结构140和字线结构150外的其他半导体结构，用于半导体结构的正常运行。
第一位线结构102包括依次堆叠设置的位线接触层112、导电接触层122、金属层132以及顶层介质层142。在本实施例中，顶层介质层142还覆盖位线接触层112、导电接触层122和金属层132的侧壁，作为第一位线结构102的第一隔离层。第一隔离层侧壁还形成有第二隔离层152，第二隔离层152侧壁还形成有第三隔离层162。本实施例通过在第一位线结构102侧壁形成多层隔离层的结构，以减小第一位线结构102与填充电容接触开口形成的电容接触结构之间的寄生电容。
在本实施例中，绝缘层401底部表面的高度与第二位线结构202中的金属层132的高度差为20nm～90nm。通过保证第二位线结构202中的金属层132与第一开口401底部表面之间的距离，减小位线结构的金属层与其他导电结构之间的寄生电容。
在本实施例中，电容接触结构400包括：底导电层302，位于接触区110中的电容接触开口中，底导电层302顶部表面的高度低于第一位线结构102顶部表面的高度；顶导电层303，位于底导电层302顶部表面，用于填充接触区110中的电容接触开口。
需要说明的是，在其他实施例中，在形成顶导电层之前，还可以在底导电层顶部表面形成接触层，接触层的材料包括氮化钛，用于半导体导电材料形成的底导电层与金属导电材料形成顶导电层之间的电连接，以降低电容接触结构与基底中的晶体管电连接路径的电阻。
与相关技术相比，通过位于第二位线结构和第二介质层顶部的绝缘层，即位于虚拟位线结构和介质层围成的虚拟电容接触结构顶部的绝缘层，防止在形成电容接触结构的过程中，虚拟电容接触结构的部分结构被破坏，从而形成较深的空洞，导致的后续出现形成的电容接触垫的导线短路问题。
由于第一实施例与本实施例相互对应，因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (12)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻排列的接触区和虚拟区，所述基底上形成有分立排布的第一位线结构和第一介质层，且所述第一介质层的延伸方向与所述第一位线结构的延伸方向相交，所述第一位线结构与所述第一介质层围成分立的电容接触开口；
形成填充所述电容接触开口的第一牺牲层；
在所述虚拟区中，去除部分高度的所述第一位线结构、部分高度的所述第一介质层和部分高度的所述第一牺牲层，形成位于第二位线结构、第二介质层和第二牺牲层顶部的第一开口，其中，剩余的第一位线结构作为所述第二位线结构，剩余的第一介质层作为所述第二介质层，剩余的第一牺牲层作为所述第二牺牲层；
形成填充所述第一开口的绝缘层；
在所述接触区中，去除所述第一牺牲层，形成第二开口；
形成位于所述第二开口中的电容接触结构。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成填充所述电容接触开口的第一牺牲层，包括以下步骤：
形成填充所述电容接触开口且覆盖所述第一位线结构和所述第一介质层的第一牺牲膜；
去除高于所述第一位线结构顶部表面的所述第一牺牲膜，形成所述第一牺牲层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述虚拟区中，去除部分高度的所述第一位线结构、所述第一介质层和所述牺牲层，形成位于第二位线结构、第二介质层和第二牺牲层顶部的第一开口，包括以下步骤：
在所述接触区中，形成位于所述第一位线结构、所述第一介质层和所述第一牺牲层顶部表面的掩膜层；
基于所述掩膜层，刻蚀去除所述虚拟区中部分高度的所述第一位线结构、所述第一介质层和所述第一牺牲层，形成所述第二位线结构、所述第二介质层、所述第二牺牲层和所述第一开口。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，在所述接触区中，形成位于所述第一位线结构、所述第一介质层和所述第一牺牲层顶部表面的掩膜层，包括以下步骤：
形成位于所述第一位线结构、所述第一介质层和所述第一牺牲层顶部表面的掩膜；
在所述接触区的掩膜顶部表面形成光刻胶；
基于所述光刻胶图形化所述掩膜，形成所述掩膜层。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，在垂直于所述基底的方向上，位于所述第二位线结构中的金属层和形成的所述第一开口底部表面的距离为20nm～90nm。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成填充所述第一开口的绝缘层，包括以下步骤：
形成填充所述第一开口且覆盖所述接触区的绝缘膜；
刻蚀所述绝缘膜，直至所述接触区中暴露出所述第一位线结构和所述第一介质层的顶部表面，形成所述绝缘层。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法清洗的方式去除所述接触区中的所述第一牺牲层。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成位于所述第二开口中的电容接触结构，包括以下步骤：
形成位于第二开口中的底导电层，所述底导电层顶部表面高度低于所述第一位线结构顶部表面的高度；
形成填充所述第二开口的顶导电层。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，形成位于第二开口中的底导电层，包括以下步骤：
形成填充所述第二开口且覆盖所述虚拟区的第一导电膜；
去除高于所述第一位线结构顶部表面的所述第一导电膜，形成用于填充所述第二开口的第二导电膜；
去除部分厚度的所述第二导电膜，剩余所述第二导电膜形成所述底导电层。
10.一种半导体结构，其特征在于，包括：
基底，包括相邻排列的接触区和虚拟区；
位线结构和介质层，所述介质层的延伸方向与所述位线结构的延伸方向相交，所述位线结构与所述介质层围成分立的电容接触开口；
其中，位线结构包括第一位线结构和第二位线结构，介质层包括第一介质层和第二介质层，所述第二位线结构和所述第二介质层位于所述虚拟区中，所述第一位线结构和所述第一介质层位于所述接触区中，且所述第二位线结构的高度低于所述第一位线结构的高度，所述第二介质层的高度低于所述第一介质层的高度；
第二牺牲层，填充虚拟区中的所述电容接触开口；
绝缘层，位于所述虚拟区中所述第二位线结构、所述第二介质层和所述第二牺牲层顶部表面，所述绝缘层的顶部表面与所述第一位线结构顶部表面齐平；
电容接触结构，填充所述接触区中的所述电容接触开口。
11.根据权利要求10所述的半导体结构，其特征在于，所述电容接触结构包括：
底导电层，位于所述接触区中的所述电容接触开口中，所述底导电层顶部表面的高度低于所述第一位线结构顶部表面的高度；
顶导电层，位于所述底导电层顶部表面，用于填充所述接触区中的所述电容接触开口。
12.根据权利要求10所述的半导体结构，其特征在于，所述绝缘层底部表面的高度与所述第二位线结构中的金属层的高度差为20nm～90nm。
CN202011173598.6A 2020-10-28 2020-10-28 半导体结构的形成方法以及半导体结构 Pending CN114420641A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011173598.6A CN114420641A (zh) 2020-10-28 2020-10-28 半导体结构的形成方法以及半导体结构
PCT/CN2021/108403 WO2022088788A1 (zh) 2020-10-28 2021-07-26 半导体结构的形成方法以及半导体结构
US17/455,986 US11956944B2 (en) 2020-10-28 2021-11-22 DRAM semiconductor structure formation method and DRAM semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011173598.6A CN114420641A (zh) 2020-10-28 2020-10-28 半导体结构的形成方法以及半导体结构

Publications (1)

Publication Number Publication Date
CN114420641A true CN114420641A (zh) 2022-04-29

Family

ID=81260573

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011173598.6A Pending CN114420641A (zh) 2020-10-28 2020-10-28 半导体结构的形成方法以及半导体结构

Country Status (2)

Country Link
CN (1) CN114420641A (zh)
WO (1) WO2022088788A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115132777A (zh) * 2022-08-31 2022-09-30 睿力集成电路有限公司 半导体结构及其形成方法、存储器
CN117529104A (zh) * 2024-01-08 2024-02-06 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648291A (en) * 1996-06-03 1997-07-15 Vanguard International Semiconductor Corporation Method for fabricating a bit line over a capacitor array of memory cells
US20190198504A1 (en) * 2017-12-25 2019-06-27 Nanya Technology Corporation Semiconductor memory structure and method for preparing the same
CN111834301B (zh) * 2019-04-22 2023-10-17 华邦电子股份有限公司 存储元件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115132777A (zh) * 2022-08-31 2022-09-30 睿力集成电路有限公司 半导体结构及其形成方法、存储器
CN117529104A (zh) * 2024-01-08 2024-02-06 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
WO2022088788A1 (zh) 2022-05-05

Similar Documents

Publication Publication Date Title
JP3634918B2 (ja) 埋設ストラップを有する半導体デバイス及びその製造方法
KR102482369B1 (ko) 반도체 소자 및 그 제조 방법
CN114420642A (zh) 半导体结构的形成方法以及半导体结构
US6787839B2 (en) Capacitor structure
JP2924771B2 (ja) 蓄積容量部形成方法
US10424586B2 (en) Memory device including a trench isolation structure between buried word lines and manufacturing method thereof
US10770464B2 (en) Semiconductor device including bit line structure of dynamic random access memory (DRAM) and method for fabricating the same
KR100650632B1 (ko) 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법
CN112736036A (zh) 半导体结构及其形成方法
KR100219483B1 (ko) 반도체 장치의 커패시터 제조방법
US8164140B2 (en) Method for fabricating semiconductor memory device
CN114420641A (zh) 半导体结构的形成方法以及半导体结构
WO2021233111A1 (zh) 存储器的形成方法及存储器
US6066541A (en) Method for fabricating a cylindrical capacitor
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
US6413832B1 (en) Method for forming inner-cylindrical capacitor without top electrode mask
KR20070106302A (ko) 반도체 소자 제조방법
CN113284852B (zh) 存储器的制作方法
CN110246841B (zh) 半导体元件及其制作方法
US11956944B2 (en) DRAM semiconductor structure formation method and DRAM semiconductor structure
US20220130836A1 (en) Semiconductor structure formation method and semiconductor structure
US20220310611A1 (en) Method of forming semiconductor device and semiconductor device
CN110459507B (zh) 一种半导体存储装置的形成方法
US20230027860A1 (en) Semiconductor structure and manufacturing method thereof
US20230232615A1 (en) Method of manufacturing semiconductor structure and semiconductor structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination