JP2924771B2 - 蓄積容量部形成方法 - Google Patents
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Description
に関し、半導体メモリセル、特に1トランジスタ・1キ
ャパシタ型半導体メモリセルの形成方法に関する。
年の1kビット・ダイナミック・ランダム・アクセスメ
モリの発売を出発点にして、3年に4倍の割合で大規模
化がなされ、1メモリセルの面積は0.3〜0.4倍に
縮小されてきた。メモリセルを縮小してもソフトエラー
耐圧を低下させないために、セル容量の確保が必須とな
っている。
開平2−260454でスタックトキャパシタの製造方
法が提案されている。この方法について図18に示す。
図18において、1はP型シリコン基板、2は素子分離
領域、3はゲート酸化膜、4はゲート電極、5−1,5
−2はN型ソース・ドレイン領域、6は第1層間絶縁
膜、7は配線シリサイド、8は下部電極、9は容量絶縁
膜、10は上部電極、11はコンタクトホール、12は
エッチングストッパ、16は第2層間絶縁膜、及び17
は空洞である。この図18に示すようにP型シリコン基
板1に形成されたMOSトランジスタの一方のソース・
ドレイン領域5−2上に蓄積容量電極として、中空、筒
状の蓄積容量の下部電極8を形成する。これによって下
部電極の外壁のみならず内壁も容量部として利用、セル
面積の増大を抑えながら大きな容量を確保することが可
能になる。
9から図27に示す。なお図の符号は図18と同じもの
を示している。図19では、MOSトランジスタを形成
後、第1絶縁膜6を形成する。そののちN型ソース・ド
レイン領域と配線シリサイド7とを接続するコンタクト
を形成し、そののち配線ポリサイドを形成する。配線ポ
リサイド上には、シリコン酸化膜、その上には平坦化の
ためにボロン、リン等を含むシリコン酸化膜13を成膜
し、平坦化する。
膜する。図21から図22では、下部電極とN型ソース
・ドレイン領域とを結ぶコンタクトホールを形成し、そ
のコンタクトホールを導電体膜で埋め込み、プラグを形
成する。このときエッチングストッパは、常にエッチン
グにさらされているため、大きな膜厚のロスが発生す
る。図23から図24では、下部電極の底部となる導電
体膜を成膜、コアとなる絶縁膜を成膜、導電体膜、絶縁
体膜の両方を所望な形に選択的にエッチングを行い、コ
ア14を形成する。
なる導電体膜を成長させ、エッチバックを行い、コアの
周辺のみ導電体膜を残す。図27では、コアとエッチバ
ックストッパとで選択比が取れる溶液を用い、コアのみ
選択的に除去する。しかしこのときまで、エッチバック
ストッパはずっとエッチングにさらされているため、膜
厚が薄くなったり、膜が破れたりする。そのためエッチ
ング液がエッチングストッパをとおり、第2層間絶縁膜
にしみて、平坦化膜をエッチング、膜中に空洞17を形
成してしまう。
ッチングストッパを厚くすると、エッチング液の通り抜
けを抑えることができるが、半導体基板と下部電極を接
続するコンタクトの形成が非常に困難となる。コンタク
トが深くなると、エッチングが基板まで届かなくなるた
めである。そのため容量コンタクトのコンタクトオープ
ン系のビット不良の原因となる。
膜厚を厚くかつ層間絶縁膜を薄くするために、第2層間
絶縁膜をエッチングストッパのみにした場合、基板表面
には、下地構造の凹凸が残る。この場合、コンタクトの
レジストパターン形成は、この凹凸のある下地構造上で
行わなければならなくなる。このような場合、レジスト
パターンの開口不良が発生しやすい。これから容量コン
タクト系のビット不良発生の原因となる。
トキャパシタ形成方法では、第2層間絶縁膜には平坦化
のためにボロン、リンを含む酸化膜を用いている。しか
しこの膜は、コア除去のためのエッチング液に非常に溶
けやすい性質を持っている。したがって従来の方法で、
円筒型の下部電極を形成しようとした場合、図27のよ
うに、薄くなったり、破れたりしたエッチングストッパ
をエッチング液がとおり、第2層間絶縁膜にしみて、膜
中に空洞17を形成してしまう。この空洞が半導体構造
内に残った場合、こののちの熱処理等で応力が発生、容
量膜の絶縁膜破壊の原因となり、不良発生の原因とな
る。
ッパを厚くすると、エッチング液の通り抜けを抑えるこ
とができるが、半導体基板と下部電極を接続するコンタ
クトの形成が非常に困難となる。コンタクトが非常に深
く、エッチングが基板まで届かなくなり、容量コンタク
トのコンタクトオープン系のビット不良の原因となる。
エッチングストッパの膜厚を厚くかつ層間絶縁膜厚を薄
くするために、第2層間絶縁膜をエッチングストッパの
みにした場合、基板表面には、下地構造の凹凸が残る。
これにより、容量コンタクトのパターンニングは困難に
なり、容量コンタクト系のビット不良発生の原因とな
る。
発生を抑えることにより、容量膜の絶縁膜破壊の発生を
防ぐとともに、層間絶縁膜の厚膜化を防ぎ容量コンタク
ト接続における不良の発生を抑え、ビット不良の原因を
取り除くことによって半導体メモリの歩留まりの向上を
はかることにある。
に容量蓄積部を有し、この容量蓄積部の下部電極と半導
体基板とがスルーホールを介して導電体で接続される構
造の蓄積容量部形成方法において、前記容量蓄積部の形
成時に行われるエッチングのストッパとなるエッチング
ストッパ層が前記スルーホールの開口前に前記半導体基
板上に既設され、該エッチングストッパ層はスルーホー
ル開口時にその上表面が露出されないように平坦化膜に
よって覆われており、前記スルーホール内に前記容量蓄
積部の下部電極と半導体基板とを接続するコンタクトプ
ラグ部を埋め込み、前記コンタクトプラグ部の埋め込み
後に前記平坦化膜を除去して前記容量蓄積部の底部とな
る導電体膜を形成し、前記導電体膜上に下部電極の円筒
側壁部形成時に核となる絶縁膜を形成し、下部電極底部
形状となるよう前記導電体膜および前記円筒側壁部形成
時に核となる絶縁膜をエッチングし、下部電極の円筒側
壁部となる導電体膜を全面に形成した後エッチバックし
て円筒側壁部のみを残し、その後円筒側壁部形成時に核
とした絶縁膜をエッチング除去することを特徴とする蓄
積容量部形成方法である。
の形成時に核となる絶縁膜と、前記平坦化膜とは、同一
膜か、あるいは前記エッチングストッパに比べていずれ
もエッチングレートの大きな膜であることを特徴とする
蓄積容量部形成方法である。
に1つのMOSトランジスタを形成し、第1層間絶縁膜
を形成し、配線シリサイドを形成する。そしてエッチン
グストッパを成膜する工程と、平坦化膜を成膜する工程
と、N型ソース・ドレイン領域と下部電極を接続するコ
ンタクトを形成する工程と、そののち平坦化膜のみを選
択的に除去する工程と、円筒型の下部電極を形成する工
程とを含んで構成されるもので、容量コンタクト形成ま
で、エッチングストッパの上に平坦化膜があるため、エ
ッチングダメージによるエッチングストッパの膜厚ロス
を低減することができ、エッチング液の通り抜けを防ぐ
ことができる。それによって第2層間絶縁膜膜中に空洞
が発生することを防ぐことができる。この結果、熱応力
等による容量膜の絶縁破壊の発生を防ぐことができる。
またエッチングにさらされる時間が短いため、エッチン
グストッパの膜厚を厚めに見積もっておく必要がない。
また層間絶縁膜の構造が単純になるため、層間絶縁膜の
膜厚を薄くすることができるため、容量コンタクトの形
成が容易になり、コンタクトオープン系のビット不良の
発生を抑えることができるものである。
実施例を図面を参照して説明する。
示す。図1は、本発明の蓄積容量形成方法を用いて形成
されたメモリセルの1実施例の断面図である。メモリセ
ルはMOSトランジスタと蓄積容量部とを有している。
図1において、1はP型シリコン基板、2は素子分離領
域、3はゲート酸化膜、4はゲート電極、5−1,5−
2はN型ソース・ドレイン領域、6は第1層間絶縁膜、
7は配線シリサイド、8は下部電極、9は容量絶縁膜、
10は上部電極、11はコンタクトホール、及び12は
エッチングストッパである。
2〜図12に示す断面図で実施例を説明する 図2では、半導体基板1上にMOSトランジスタが形
成、第1絶縁層間膜6が形成される。そののちN型ソー
ス・ドレイン領域5−1と配線シリサイドを接続するコ
ンタクトホールが形成され、配線シリサイド7が形成さ
れる。図3から図4では、配線シリサイド上に、エッチ
ングストッパ12が成膜される。そののち平坦化膜13
が形成され、平坦化される。これによって容量コンタク
トのレジストパターン形成は、平坦な膜上で行うことが
できる。
2と下部電極8を接続する容量コンタクトのエッチング
を行う。このとき層間絶縁膜の膜厚が厚くなるにともな
って、コンタクトエッチングは飛躍的に困難になる。図
6では、容量コンタクトを導電体膜で埋め込み、エッチ
バックを行って、容量コンタクトを形成する。このとき
エッチバックによる層間絶縁膜の膜べりは大きいが、平
坦化膜があるためエッチングストッパが膜べりすること
はない。
る。ここで平坦化膜と下部電極のコア14は、どちらも
エッチングストッパに対して選択的に除去されなければ
ならない。よってこれらの膜は同じ種類の膜か、同一の
エッチングレートをもつ膜でなければならない。
る導電体膜を成膜、下部電極形成時にコアとなる例えば
ボロン、リン等を含む酸化膜を成膜する。そののち下部
電極の形状になるよう、前記酸化膜および導電体膜のエ
ッチングを行う。そしてサイドウォールとなる導電体膜
15を成膜する。図11では、前記導電体膜をエッチバ
ック、コアの周辺部にのみ導電体膜が残るようにする。
図12では、コアの全面除去を行う。このときエッチン
グストッパの膜厚は十分に残っているため、層間膜中に
空洞が発生することはない。
図17に示す。図13から図17は、別の方法で円筒型
スタックトキャパシタの下部電極を形成するときのプロ
セスに、本発明を適用したときの1実施例である。図1
3では、半導体基板1上にMOSトランジスタが形成、
第1絶縁層間膜6が形成される。そののちN型ソース・
ドレイン領域5−1と配線シリサイドを接続するコンタ
クトホールが形成され、配線シリサイド7が形成され
る。そして配線シリサイド上に、エッチングストッパ1
2が成膜される。そののち平坦化膜13が形成され、平
坦化される。これによって容量コンタクトのレジストパ
ターン形成は、平坦な膜上で行うことができる。
下部電極8を接続する容量コンタクトのエッチングを行
う。容量コンタクトを導電体膜で埋め込み、エッチバッ
クを行って、容量コンタクト8を形成する。平坦化膜の
みを選択的に除去する。下部電極の底部となる導電体膜
を成膜する。そして下部電極の底部の形に、前記導電体
膜のエッチングを行う。
例えばボロン、リン等を含む酸化膜を成膜する。そのの
ち下部電極の形状になるよう、前記酸化膜および導電体
膜を開口する。図15から図16では、そしてサイドウ
ォールとなる導電体膜15を成膜する。この導電体膜を
エッチバック、コアの周辺部にのみ導電体膜が残るよう
にする。図17では、コアをエッチングストッパをスト
ッパにして選択的に除去する。
第2層間絶縁膜中の空洞の発生を防ぐことにより、容量
膜の絶縁破壊を防ぐことができる。これとともに第2層
間絶縁膜の膜厚を薄くするできることによって、容量コ
ンタクトのコンタクトオープン系のビット不良の発生を
抑えることができ、半導体メモリの歩留まりが向上する
という効果を奏するものである。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
明するための断面図。
明するための断面図。
明するための断面図。
を説明するための断面図。
を説明するための断面図。
を説明するための断面図。
を説明するための断面図。
を説明するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
するための断面図。
場合を説明するための1断面図。
場合を説明するための1断面図。
Claims (2)
- 【請求項1】 半導体基板上に容量蓄積部を有し、この
容量蓄積部の下部電極と半導体基板とがスルーホールを
介して導電体で接続される構造の蓄積容量部形成方法に
おいて、前記容量蓄積部の形成時に行われるエッチング
のストッパとなるエッチングストッパ層が前記スルーホ
ールの開口前に前記半導体基板上に既設され、該エッチ
ングストッパ層はスルーホール開口時にその上表面が露
出されないように平坦化膜によって覆われており、前記
スルーホール内に前記容量蓄積部の下部電極と半導体基
板とを接続するコンタクトプラグ部を埋め込み、前記コ
ンタクトプラグ部の埋め込み後に前記平坦化膜を除去し
て前記容量蓄積部の底部となる導電体膜を形成し、前記
導電体膜上に下部電極の円筒側壁部形成時に核となる絶
縁膜を形成し、下部電極底部形状となるよう前記導電体
膜および前記円筒側壁部形成時に核となる絶縁膜をエッ
チングし、下部電極の円筒側壁部となる導電体膜を全面
に形成した後エッチバックして円筒側壁部のみを残し、
その後円筒側壁部形成時に核とした絶縁膜をエッチング
除去することを特徴とする蓄積容量部形成方法。 - 【請求項2】 下部電極の円筒形側壁部の形成時に核と
なる絶縁膜と、前記平坦化膜とは、同一膜か、あるいは
前記エッチングストッパに比べていずれもエッチングレ
ートの大きな膜であることを特徴とする請求項1記載の
蓄積容量部形成方法。
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