KR100257752B1 - 반도체 장치 제조 방법 - Google Patents

Abstract

본 발명은 캐패시터 형성으로 인하여 셀 영역과 주변회로 영역 간에 단차가 발생하는 것을 방지할 수 있는 반도체 장치 제조 방법에 관한 것으로, 셀영역에 전하저장전극을 형성하기 이전에, 주변회로 영역에 제1 층간절연막을 형성하되, 상기 제1 층간절연막의 높이가 상기 전하저장전극 높이와 같도록 하고, 전체 구조 상에 제2 층간절연을 형성하고, 상기 제2 층간절연막을 선택적으로 식각하여 전하저장전극 영역을 오픈한 후, 상기 전하저장전극 영역에 전도막을 매립하고, 상기 제2 층간절연막을 제거하여 상기 주변회로 영역의 제1 층간절연막과 같은 높이의 전하저장전극 패턴을 형성하여 전하 저장 전극 형성 이후에 셀 영역과 주변회로 영역간에 단차가 발생하지 않도록 하는 방법이다.

Description

반도체 장치 제조 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 디램(DRAM, dynamic random access memory) 소자에서 캐패시터 형성으로 인하여 셀(cell) 영역 및 주변회로 영역 단차가 발생하는 것을 방지할 수 있는 반도체 장치 제조 방법에 관한 것이다.

디램을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 셀당 전하저장전극이 형성될 면적이 감소된다. 따라서, 좁은 면적에서 충분한 전기용량을 확보하기 위하여 전하저장전극을 실린더형(cylinder), 핀형(pin) 또는 캐비티형(cavity) 등과 같은 입체 구조로 형성하고, 이와 같은 입체 구조의 전하저장전극에, 표면에 요철을 갖는 준안정성 폴리실리콘막(MPS : Metastable Polysilicon)을 증착하여 전하저장전극의 표면적을 극대화하는 방법에 개발되었으며 또한, 단위 셀당 전하저장전극이 형성될 면적이 극도로 감소함에 따라 상기와 같은 입체 구조의 전하저장 전극을 형성하는 것이 매우 어려워지고 있어, 비교적 작은 면적을 차지하는 단순 적층구조의 전하저장전극을 형성하기도 한다.

즉, 반도체 장치가 고집적화 되어 감에 따라 좁은 공간에서 충분한 전기용량을 확보하기 위해서는 전하저장전극 표면적을 극대화하기 위한 방법이 필요한데, 이에 따라 전하저장전극의 높이가 커져 셀 영역과 주변 회로 영역 간에 단차가 증가되어 이후 공정을 어렵게 하고 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 캐패시터 형성으로 인하여 셀 영역 및 주변회로 영역 단차가 발생하는 것을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.

도1 내지 도8은 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도

* 도면의 주요부분에 대한 부호의 설명

10: 반도체 기판 11, 13, 20, 23 : 산화막

12, 14: 폴리실리콘 플러그 15, 22, 25: 폴리실리콘막

16: 텅스텐 실리사이드막 17, 19: 질화막

18: 질화막 스페이서 21, 24: 감광막 패턴

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 장치 제조 방법에 있어서, 셀 영역에 전하저장전극을 형성하기 이전에, 주변회로 영역에 제1 층간절연막을 형성하되, 상기 제1 층간절연막의 높이가 상기 전하저장전극 높이와 같도록 하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 식각장벽막을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 선택적으로 식각하여 전하저장전극 영역을 오픈하는 제3 단계; 상기 전하저장전극 영역에 전도막을 매립하고, 상기 제2 층간절연막을 제거하여 상기 주변회로 영역의 제1 층간절연막과 같은 높이의 전하저장전극 패턴을 형성하는 제4 단계; 및 상기 제2 층간절연막이 제거된 후 노출된 상기 식각장벽막을 제거하는 제5 단계를 포함하여 이루어진다.

이하, 첨부된 도면 도1 내지 도8을 참조하여 본 발명의 일실시예에 따른 반도체 장치 제조 방법을 설명한다.

먼저, 도1에 도시한 바와 같이 반도체 기판(10) 상에 층간절연막으로 제1 산화막(11)을 형성하고 셀 어레이(cell array) 영역과 주변회로 영역 간의 단차를 줄이기 위해 화학적 기계적 연마법(Chemical Mechanical Polishing, CMP)을 이용하여 평탄화시킨 다음, 상기 제1 산화막(11) 선택적으로 식각하여 전하저장전극이 콘택될 반도체 기판(10)을 노출하는 제1 콘택홀을 형성한다. 이어서, 전체 구조 상에 제1 폴리실리콘막을 증착한 후 전면 식각 또는 화학적 기계적 연마법으로 폴리실리콘막을 에치백하여 제1 콘택홀 내에 제1 폴리실리콘 플러그(12)를 형성하고, 이후에 형성될 비트라인(bit line)과 폴리실리콘 플러그(12)를 절연하기 위하여 전체 구조 상에 제2 산화막(13)을 형성한다.

다음으로, 도2에 도시한 바와 같이 상기 제2 산화막(13) 및 제1 산화막(11)을 선택적으로 제거하여 비트 라인이 콘택될 반도체 기판(10) 표면을 노출하는 제2 콘택홀을 형성하고, 전체 구조 상에 제2 폴리실리콘막을 증착하고 에치백하여 제2 콘택홀 내에 제2 폴리실리콘 플러그(14)를 형성한다. 이어서, 전체 구조 상에 비트라인을 형성하기 위한 제3 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)을 증착하고, 이후에 형성될 전하저장전극과 비트라인이 절연되는 것을 방지하기 위하여 텅스텐 실리사이드막(16) 상에 제1 질화막(17)을 증착한 후, 제1 질화막(17), 텅스텐 실리사이드막(16) 및 제3 폴리실리콘막(15)을 선택적으로 식각하여 비트라인을 형성한다. 이와 같은 비트라인 형성 공정에서 제2 산화막(13)까지 식각하여 이후에 전하저장전극과 연결될 제1 폴리실리콘 플러그(12)가 노출되도록 한다. 이어서, 이후에 형성될 전하저장전극이 비트라인 측벽과 절연되도록 하기 위하여 전체 구조 상에 제2 질화막을 증착하고 전면 식각하여 제2 질화막 스페이서(18)를 형성한다.

다음으로, 도3에 도시한 바와 같이 식각장벽막을 형성하기 위하여 제3 질화막(19)을 전체 구조 상에 얇게 증착하고, 셀 영역에 형성될 전하저장전극의 높이 이상의 두께로 제3 산화막(20)을 제3 질화막(19) 상에 형성하고, 화학적 기계적 연마공정을 실시하여 제3 산화막(20)의 두께가 셀 영역에 형성될 전하저장전극의 높이와 같아지도록 한다.

다음으로, 도4에 도시한 바와 같이 셀 영역만을 오픈하는 제1 감광막 패턴(21)을 형성하고, 셀 영역의 제3 산화막(20) 및 제3 질화막(19)을 건식식각하여 이후에 전하저장전극과 연결될 제1 폴리실리콘 플러그(12)가 노출되도록한다. 상기 건식 식각 과정에서 셀 영역과 주변회로 영역 경계의 산화막이 경사지도록 식각하여 급격한 단차가 발생하지 않도록 한다.

다음으로, 도5에 도시한 바와 같이 상기 제1 감광막 패턴(21)을 플라즈마로 제거하고, 전체 구조 상에 제4 폴리실리콘막(22) 얇게 형성한 후, 제4 산화막(23)을 이후에 형성될 전하저장전극의 높이만큼의 두께로 형성한다. 즉, 주변회로 영역에 형성된 제3 산화막(20)과 셀영역에 형성된 제4 산화막(23) 사이의 단차가 없도록 한다.

다음으로, 도6에 도시한 바와 같이 전하저장전극 영역을 오픈하는 제2 감광막 패턴(24)을 형성하고, 제2 감광막 패턴(24)을 식각장벽으로 제4 산화막(23)을 식각하여 제1 폴리실리콘 플러그(12)를 노출하는 제3 콘택홀을 형성한다. 이때, 식각 과정에서 폴리실리콘막에 대한 산화막의 식각 선택비가 큼으로 인하여 제1 폴리실리콘 플러그(12)가 손상되는 정도는 적다.

다음으로, 도7에 도시한 바와 같이 제2 감광막 패턴(24)을 플라즈마로 제거하고, 제3 콘택홀이 완전히 매립될 수 있도록 전체 구조 상에 제5 폴리실리콘막(25)을 증착한다.

다음으로, 도8에 도시한 바와 같이 제5 폴리실리콘막(25)을 전면 등방성 식각하여 제3 콘택홀 내에만 제5 폴리실리콘막(25)이 남도록 하고, 상기 제4 폴리실리콘막(22)을 식각장벽으로하여 제4 산화막(23)을 습식식각으로 제거하고, 제5 폴리실리콘막(25)을 건식식각으로 제거한다.

전술한 바와 같이 이루어지는 본 발명은 전하저장전극의 높이와 동일한 높이로 주변회로 영역에 제3 산화막이 남게되어, 전하저장전극 형성으로 인하여 셀 영역과 주변회로 영역 간에 단차가 발생하지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 셀 영역과 주변회로 영역간의 단차를 줄일 수 있어 이후의 금속 배선 공정의 마진을 확보할 수 있다.

Claims (4)

1. 셀 영역에 전하저장전극을 형성하기 이전에, 주변회로 영역에 제1 층간절연막을 형성하되, 상기 제1 층간절연막의 높이가 상기 전하저장전극 높이와 같도록 하는 제1 단계;

   상기 제1 단계가 완료된 전체 구조 상에 식각장벽막을 형성하는 제2 단계;

   상기 제2 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 선택적으로 식각하여 전하저장전극 영역을 오픈하는 제3 단계;

   상기 전하저장전극 영역에 전도막을 매립하고, 상기 제2 층간절연막을 제거하여 상기 주변회로 영역의 제1 층간절연막과 같은 높이의 전하저장전극 패턴을 형성하는 제4 단계; 및

   상기 제2 층간절연막이 제거된 후 노출된 상기 식각장벽막을 제거하는 제5 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
2. 제 1 항에 있어서,

   상기 제1 단계는,

   상기 셀 영역 및 주변회로 영역에 제1 층간절연막을 형성하는 단계;

   상기 제1 층간절연막 상에 셀 영역을 오픈하는 감광막 패턴을 형성하는 단계; 및

   상기 감광막 패턴을 식각장벽으로 상기 제1 층간절연막을 식각하되, 상기 셀영역 및 상기 주변회로의 경계에서 상기 제1 층간절연막이 경사지도록 하는 단계로 이루어지는 반도체 장치 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 층간절연막 및 상기 제2 층간절연막을 각각 산화막으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
4. 제 3 항에 있어서,

   상기 식각장벽막을 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.

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