KR100266027B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 전력소모와 집적도의 측면을 동시에 해결하는 기억소자인 디램(dynamic random access memory)을 제조하는데 있어서 캐패시터 및 비트라인이 형성될 영역의 폴리실리콘 플러그를 독립적인 패턴형성을 하지 아니하고 하나의 패턴을 형성하여 콘택홀을 형성하므로서 후속 공정에서 자동정렬(self-align)된 콘택 형성을 가능하도록한 반도체장치의 디램 제조방법에 관한 것이다.
본 발명은 반도체 기판 표면부위에 필드격리막, 게이트절연막, 게이트, 상기 게이트 위에 위치하는 캡절연막, 게이트측벽과 소스/드레인이 형성된 반도체기판 위에 제 1 층간절연층을 상기 캡절연막의 표면과 동일 평면상에 위치하도록 형성하는 단계와, 캡절연막과 상기 제 1 층간절연층 위에 스토리지전극 노드 콘택과 비트라인 콘택부위를 동시에 정의하는 식각마스크를 형성하는 단계와, 식각마스크로 보호되지 아니하는 부위의 제 1 층간절연층을 제거하는 단계와, 식각마스크를 제거하는 단계와, 제 1 층간절연층이 제거된 부위에 제 1 도전층을 형성하는 단계와, 제1 도전층과 상기 캡절연막을 포함하는 전 표면에 제 2 층간절연층을 형성하는 단계와, 제 2 층간절연층의 소정 부위를 제거하여 비트라인 콘택 부위에 형성된 상기 제 1 도전층의 제 1 표면을 노출시키는 단계와, 노출된 제 1 도전층의 제 1 표면과 제 2 층간절연층 위에 제 2 도전층을 형성한 다음 패터닝하여 비트라인을 형성하는 단계와, 비트라인을 포함하는 제 2 층간절연층의 표면에 제 3 층간절연층을 형성하는 단계와, 제 3 층간절연층과 제 2 층간절연층의 소정 부위를 제거하여 스토리지전극 노드 형성부위의 제 1 도전층의 제 2 표면을 노출시키는 단계와, 제 3 층간절연층 표면과 제 2 도전층 표면에 제 3 도전층을 형성한 다음 패터닝하여 스토리지 전극을 형성하는 단계와, 스토리지전극의 표면에 유전막을 형성하는 단계와, 유전막 위에 플레이트전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 전력소모와 집적도의 측면을 동시에 해결하는 기억소자인 디램(dynamic random access memory)을 제조하는데 있어서 캐패시터 및 비트라인이 형성될 영역의 폴리실리콘 플러그를 독립적인 패턴형성을 하지 아니하고 하나의 패턴을 형성하여 콘택홀을 형성하므로서 후속 공정에서 자동정렬(self-align)된 콘택 형성을 가능하도록한 반도체장치의 디램 제조방법에 관한 것이다.
메모리(memory)는 기억소자이므로 데이타를 저장할 수 있는 장치와 이곳으로 외부의 데이타를 실어오거나 기억된 데이타를 외부로 실어내는 장치로 대별된다. 데이타를 전달하는 장치를 주변회로라 하며 저장장치를 셀 어레이(cell array)라 부른다. 셀 어레이는 단위기억소자들이 매트릭스(matrix) 형태로 모여있는 집합체이다. 일반적으로 1 비트 단위의 데이타를 저장할 수 있는 단위 기억소자는 데이타의 유지 및 보존장치, 메모리 셀을 선택하여 활성화하는 신호선(워드 라인)과 메모리 셀의 데이타를 입출력할 수 있는 선(비트 라인)을 구비하여야 한다. 이러한 구성요소를 만족시키기 위하여 2-4 개의 트랜지스터를 사용하는 등 여러가지 방법들이 제안되었으나, 소자수, 배선수 및 소요면적이라는 측면에서 우월한 1 개의 모스트랜지스터와 1 개의 캐패시터로 구성된 단위기억소자가 주로 사용된다.
이러한 디램 셀에 필요한 스토리지 노드 및 비트라인 형성 재료로서 공정마진의 증가를 위하여 폴리실리콘 플러그를 사용한다. 이러한 플러그는 콘택 또는 바이어 홀(via hole)을 형성한 다음 여기에 폴리실리콘을 증착한 후 전면 건식각 즉 에치백을 실시하여 형성한다. 폴리실리콘 플러그 형성 후 층간절연층을 형성한 다음, 콥(Capacitor On bit Line) 구조를 형성할 때에는 비트라인을 먼저 형성하고 스토리지 노드를 형성하는 순서로 진행하고, 컵(Capacitor Under Bitline) 구조를 형성할 때에는 스토리지 노드를 먼저 형성하고 비트라인을 형성한 다음 배선공정을 실시하여 디램을 완성한다.
도 1a 내지 도 1d 는 종래 기술에 따른 반도체장치의 디램(DRAM) 제조방법을 도시한 공정단면도이다.
도 1a 를 참조하면, 반도체 기판(1) 표면부위에 활성영역과 필드영역을 정의하는 소자격리용 필드산화막(2)을 형성한 다음 일반적인 방법으로 게이트산화막(3), 게이트(4), 캡절연막인 질화막(5), 측벽(6)과 소스/드레인(도시 안함)을 형성한 다음 층간절연층으로 제 1 평탄화층(7)을 소자가 형성된 부위를 포함하는 기판(1) 표면에 형성한다.
도 1b를 참조하면, 제 1 평탄화층(7) 위에 포토레지스트를 도포한 다음 노광 및 현상하는 사진공정을 실시하여 캐패시터의 스토리지 노드와 비트라인 콘택이 형성될 부위를 노출시키는 포토레지스트패턴(8)을 정의한다.
포토레지스트패턴(8)으로 보호되지 아니하는 부위의 제 1 평탄화층(7)을 식각하여 캡절연막(5)의 일부와 측벽(6) 표면 그리고 소자의 활성영역을 이루는 기판(1) 표면을 노출시킨다. 이때, 노출된 부위는 각각 스토리지 노드와 비트라인 콘택이 형성될 부위이다.
도 1c를 참조하면, 노출된 부위와 소자 등의 표면을 포함하는 기판(1)의 전면에 도핑된 폴리실리콘을 증착하여 형성한다. 이때, 증착 두께는 잔류한 제 1 평탄화층(7) 사이의 갭(gap)을 충분히 매립할 수 있는 두께로 한다.
그 다음 잔류한 제 1 평탄화층(7)의 표면을 기준으로 폴리실리콘의 표면을 평탄화하여 각각의 갭을 기준으로 서로 격리된 폴리실리콘 플러그(9)를 형성한다. 이때, 형성된 플러그(9)는 각각 스토리지 전극 노드/비트라인 콘택 플러그/스토리지 전극 노드가 되며, 잔류한 제 1 평탄화층(7)에 의하여 서로 격리되어 있으나 소자의 고집적화에 따라 이들 사이의 간격이 좁아진다.
도 1d를 참조하면, 폴리실리콘 플러그(9)의 노출된 표면과 잔류한 제 1 평탄층(7)의 표면에 층간절연층으로 제 2 평탄화층(10)을 형성한 다음 소정 부위를 제거하여 비트라인 콘택 부위의 폴리실리콘 플러그의 표면을 노출시킨다. 그 다음 노출 부위를 포함하는 제 2 평탄화층(10)의 표면에 도핑된 폴리실리콘을 증착한 후 패터닝하여 비트라인(11)을 형성한다.
그리고 비트라인(11) 표면을 포함하는 제 2 평탄화층(10) 표면에 제 3 평탄화층(12)을 형성한 다음, 제 3 평탄화층(12)과 제 2 평탄화층(10)의 소정 부위를 제거하여 스토리지 노드용 폴리실리콘 플러그(9)를 노출시키는 바이어 홀(via hole)을 형성한다. 이러한 바이어 홀을 매립하는 충분한 두께의 도핑된 폴리실리콘층을 제 3 평탄화층(12) 위에 형성한 다음 패터닝하여 스토리지 전극(13)을 형성한다.
이후 도시되지는 아니하였으나, 스토리지전극(13)의 노출된 표면에 유전막을 형성한 다음 그 위에 플레이트전극을 형성하여 캐패시터를 완성하므로서 디램셀을 형성한다.
상술한 종래 기술은 스토리지전극 노드 및 비트라인 콘택을 동시에 형성하기 때문에 소자가 고집적화될 수록 폴리실리콘 플러그간의 공간이 좁아지게 되므로 플러그간에 단락이 발생할 확률이 높은 문제점이 있다.
따라서, 본 발명의 목적은 전력소모와 집적도의 측면을 동시에 해결하는 기억소자인 디램(dynamic random access memory)을 제조하는데 있어서 캐패시터 및 비트라인이 형성될 영역의 폴리실리콘 플러그를 독립적인 패턴형성을 하지 아니하고 하나의 패턴을 형성하여 콘택홀을 형성하므로서 고정여유를 증가시키고 후속 공정에서 자동정렬(self-align)된 콘택 형성을 가능하도록한 반도체장치의 디램 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체 기판 표면부위에 필드격리막, 게이트절연막, 게이트, 상기 게이트 위에 위치하는 캡절연막, 게이트측벽과 소스/드레인이 형성된 반도체기판 위에 제 1 층간절연층을 상기 캡절연막의 표면과 동일 평면상에 위치하도록 형성하는 단계와, 캡절연막과 상기 제 1 층간절연층 위에 스토리지전극 노드 콘택과 비트라인 콘택부위를 동시에 정의하는 식각마스크를 형성하는 단계와, 식각마스크로 보호되지 아니하는 부위의 제 1 층간절연층을 제거하는 단계와, 식각마스크를 제거하는 단계와, 제 1 층간절연층이 제거된 부위에 제 1 도전층을 형성하는 단계와, 제1 도전층과 상기 캡절연막을 포함하는 전 표면에 제 2 층간절연층을 형성하는 단계와, 제 2 층간절연층의 소정 부위를 제거하여 비트라인 콘택 부위에 형성된 상기 제 1 도전층의 제 1 표면을 노출시키는 단계와, 노출된 제 1 도전층의 제 1 표면과 제 2 층간절연층 위에 제 2 도전층을 형성한 다음 패터닝하여 비트라인을 형성하는 단계와, 비트라인을 포함하는 제 2 층간절연층의 표면에 제 3 층간절연층을 형성하는 단계와, 제 3 층간절연층과 제 2 층간절연층의 소정 부위를 제거하여 스토리지전극 노드 형성부위의 제 1 도전층의 제 2 표면을 노출시키는 단계와, 제 3 층간절연층 표면과 제 2 도전층 표면에 제 3 도전층을 형성한 다음 패터닝하여 스토리지 전극을 형성하는 단계와, 스토리지전극의 표면에 유전막을 형성하는 단계와, 유전막 위에 플레이트전극을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d 는 종래 기술에 따른 반도체장치의 디램(DRAM) 제조방법을 도시한 공정단면도
도 2a 내지 도 2d 는 본 발명에 따른 반도체장치의 디램 제조방법을 도시한 공정단면도
본 발명에서는 디램에서의 스토리지 노드 및 비트라인을 형성하기 전에 공정마진을 증가시키기 위하여 반도체 기판의 활성영역과의 콘택을 형성하는 플러그 형성방법에 관한 것이다. 즉, 종래 기술에서는 스토리지 노드 및 비트라인 콘택 부위에 형성될 플러그 형성 부위를 별도로 정의하여 플러그를 형성하지만, 이는 콘택 부위의 크기가 감소할 때 플러그간의 공간 역시 좁아지는 문제점을 제거하기 위하여 포토레지스트공정시 플러그 형성 부위를 하나만 형성한 다음 여기에 도전물질을 증착한 후 에치백하여 이를 각각의 플러그로 분리시키도록 하는 것이 본 발명의 요지이다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체장치의 디램 제조방법을 도시한 공정단면도이다.
도 2a 를 참조하면, 반도체 기판(21) 표면부위에 활성영역과 필드영역을 정의하는 소자격리용 필드산화막(22)을 형성한 다음 일반적인 방법으로 게이트산화막(23), 게이트(24), 질화막인 캡절연막(25), 질화막인 측벽(26)과 소스/드레인(도시 안함)을 형성한 다음 층간절연층으로 제 1 평탄화층(27)을 소자가 형성된 부위를 포함하는 기판(1) 표면에 형성한다. 그리고 제 1 평탄화층(27)을 씨엠피 또는 에치백하여 캡절연막(25)의 표면과 잔류한 제 1 평탄화층(27)의 표면을 동일 평면상에 일치시킨다.
도 2b를 참조하면, 제 1 평탄화층(7) 및 노출된 캡절연막(25) 위에 포토레지스트를 도포한 다음 노광 및 현상하는 사진공정을 실시하여 캐패시터의 스토리지 노드와 비트라인 콘택이 형성될 부위(A)를 동시에 노출시키는 포토레지스트패턴(28)을 정의한다.
포토레지스트패턴(28)으로 보호되지 아니하는 부위의 제 1 평탄화층(27)을 식각하여 캡절연막(25), 측벽(6) 표면 그리고 소자의 활성영역을 이루는 기판(21) 표면을 노출시킨다. 이때, 노출된 부위는 각각 스토리지 노드와 비트라인 콘택이 형성될 부위이다.
도 2c를 참조하면, 노출된 부위와 소자 등의 표면을 포함하는 기판(21)의 전면에 도핑된 폴리실리콘을 증착하여 형성한다. 이때, 증착 두께는 측벽(26) 사이의 갭(gap)을 충분히 매립할 수 있는 두께로 한다.
그 다음 캡절연막(25)의 표면을 기준으로 폴리실리콘의 표면을 평탄화하여 각각의 갭을 기준으로 서로 격리된 폴리실리콘 플러그(29)를 형성한다. 이때, 형성된 플러그(29)는 각각 스토리지 전극 노드/비트라인 콘택 플러그/스토리지 전극 노드가 되며, 측벽(26)에 의하여 서로 격리되어 있으므로 소자의 고집적화에 따라 이들 사이의 간격이 좁아짐에도 불구하고 이들이 전기적으로 단락될 우려가 없다.
도 2d를 참조하면, 폴리실리콘 플러그(29)의 노출된 표면과 측벽(26)의 일부 표면 그리고 캡절연막(25)의 표면에 층간절연층으로 제 2 평탄화층(30)을 형성한 다음 소정 부위를 제거하여 비트라인 콘택 부위의 폴리실리콘 플러그(29)의 표면을 노출시킨다. 그 다음 노출 부위를 포함하는 제 2 평탄화층(30)의 표면에 도핑된 폴리실리콘을 증착한 후 패터닝하여 비트라인(31)을 형성한다.
그리고 비트라인(31) 표면을 포함하는 제 2 평탄화층(30) 표면에 제 3 평탄화층(32)을 형성한 다음, 제 3 평탄화층(32)과 제 2 평탄화층(30)의 소정 부위를 제거하여 스토리지 노드용 폴리실리콘 플러그(29)를 노출시키는 바이어 홀(via hole)을 형성한다. 이러한 바이어 홀을 매립하는 충분한 두께의 도핑된 폴리실리콘층을 제 3 평탄화층(32) 위에 형성한 다음 패터닝하여 스토리지 전극(33)을 형성한다.
이후 도시되지는 아니하였으나, 스토리지전극(13)의 노출된 표면에 유전막을 형성한 다음 그 위에 플레이트전극을 형성하여 캐패시터를 완성하므로서 디램셀을 형성한다.
따라서, 본 발명은 소자의 고집적화에 따라 콘택 부위의 공정 여유 감소에 따른 콘택 또는 바이어 홀 형성능력 향상 및 콘택 사이의 단락을 방지하고 셀내의 활성 데이타를 사용하므로 데이타 툴링(data tooling)이 용이하다. 그리고 캡절연막 및 측벽 그리고 폴리실리콘 플러그를 이용한 후속 콘택 또는 바이어 홀 형성시 자동정렬된 콘택의 형성이 가능하며, 또한 콘택 크기의 변화에 따른 활성영역과의 접촉면적의 변화가 발생하지 아니하는 장점이 있다.
Claims (6)
- 반도체 기판 표면부위에 필드격리막, 게이트절연막, 게이트, 상기 게이트 위에 위치하는 캡절연막, 게이트측벽과 소스/드레인이 형성된 반도체기판 위에 제 1 층간절연층을 상기 캡절연막의 표면과 동일 평면상에 위치하도록 형성하는 단계와,상기 캡절연막과 상기 제 1 층간절연층 위에 스토리지전극 노드 콘택과 비트라인 콘택부위를 동시에 정의하는 식각마스크를 형성하는 단계와,상기 식각마스크로 보호되지 아니하는 부위의 상기 제 1 층간절연층을 제거하는 단계와,상기 식각마스크를 제거하는 단계와,상기 제 1 층간절연층이 제거된 부위에 제 1 도전층을 형성하는 단계와,상기 제1 도전층과 상기 캡절연막을 포함하는 전 표면에 제 2 층간절연층을 형성하는 단계와,상기 제 2 층간절연층의 소정 부위를 제거하여 상기 비트라인 콘택 부위에 형성된 상기 제 1 도전층의 제 1 표면을 노출시키는 단계와,노출된 상기 제 1 도전층의 상기 제 1 표면과 상기 제 2 층간절연층 위에 제 2 도전층을 형성한 다음 패터닝하여 비트라인을 형성하는 단계와,상기 비트라인을 포함하는 상기 제 2 층간절연층의 표면에 제 3 층간절연층을 형성하는 단계와,상기 제 3 층간절연층과 상기 제 2 층간절연층의 소정 부위를 제거하여 상기 스토리지전극 노드 형성부위의 상기 제 1 도전층의 제 2 표면을 노출시키는 단계와,상기 제 3 층간절연층 표면과 상기 제 2 도전층 표면에 제 3 도전층을 형성한 다음 패터닝하여 스토리지 전극을 형성하는 단계와,상기 스토리지전극의 표면에 유전막을 형성하는 단계와,상기 유전막 위에 플레이트전극을 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 캡절연막과 상기 게이트측벽은 질화막으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 식각마스크는 하나의 패턴으로 상기 스토리지전극 노드 형성 부위와 상기 비트라인 콘택 부위를 노출시키도록 포토레지스트로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 내지 제 3 층간절연층은 평탄화층으로 형성하는 것이 측징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 내지 제 3 도전층은 도핑된 폴리실리콘을 증착하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 스토리지전극/유전막/플레이트전극으로 이루어진 캐패시터를 먼저 형성한 다음 상기 비트라인을 형성하는 것이 특징인 반도체장치의 제조방법.
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