KR100386455B1 - 복합 반도체 메모리소자의 제조방법 - Google Patents

Abstract

마스크의 추가 및 제조비용의 증가없이 동작속도가 증가된 복합 반도체 메모리소자의 제조방법이 개시된다. 이는, 로직소자가 형성되는 로직영역과 기억소자가 형성되는 메모리 영역의 반도체기판에, 트랜지스터들을 각각 형성하는 단계와, 절연막을 형성하는 단계와,절연막에 반도체기판의 활성영역과 접속된 제1 플러그를 형성하는 단계와, 절연막 위에 비트라인을 형성하는 단계와,절연막을 형성하고, 메모리 영역의 절연막에 제1 플러그와 접속된 제2 플러그를 형성하는 단계와, 제2 플러그가 형성된 결과물 상에 자성층-유전층-자성층을 차례로 적층하는 단계와, 로직영역에는 하부전극-유전체막-상부전극으로 이루어진 캐패시터를 형성하고, 메모리 영역에는 제2 플러그와 접속된 캐패시터를 형성하여 MRAM을 형성하는 단계와, 결과물을 덮는 절연막을 형성하는 단계, 및 로직영역에는 하부전극 및 상부전극과 접속된 배선층을 형성하고, 메모리 영역에는 캐패시터의 상부전극과 접속된 배선층을 형성하는 단계를 포함한다.

Description

복합 반도체 메모리소자의 제조방법{Method for fabricating a merged semiconductor memory device}

본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 메모리 소자와 이 메모리 소자에 맞는 로직을 하나의 칩에 구현한 복합 반도체 메모리소자의 제조방법에 관한 것이다.

복합 반도체 메모리 로직소자(Merged Memory Logic; MML)는, 반도체 소자를 이용하는 시스템의 경박단소, 고성능화 및 저전력화를 달성하기 위하여 디램(DRAM)과 같은 메모리 소자와 이 메모리 소자에 맞는 로직을 하나의 칩에 구현한 것을 말한다. 종래의 이러한 반도체 소자의 논리소자에는 금속-유전막-금속으로 이루어진 MIM(Metal-Insulator-Metal) 캐패시터를 형성하여 왔는데, 이를 형성하기 위해서는추가적인 마스크가 필요하여 제조원가를 상승시킨다. 또한, 디램(DRAM)을 사용할 때 고온 공정으로 인해 비트라인을 저융점 금속이 알루미늄(Al)으로 형성할 수가 없어, 기억소자의 동작속도를 증가시키지 못하는 단점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 마스크의 추가 및 제조비용의 증가없이 동작속도가 증가된 복합 반도체 메모리소자의 제조방법을 제공하는 데 있다.

도 1 내지 도 6은 본 발명에 의한 복합 반도체 메모리소자의 제조방법을 설명하기 위한 단면도들이다.

상기 과제를 이루기 위하여 본 발명에 의한 복합 반도체 메모리소자의 제조방법은, 로직소자가 형성되는 로직영역과 기억소자가 형성되는 메모리 영역의 반도체기판에, 트랜지스터들을 각각 형성하는 단계와, 상기 결과물을 덮는 절연막을 형성하는 단계와,상기 절연막에 상기 반도체기판의 활성영역과 접속된 제1 플러그를 형성하는 단계와, 상기 절연막 위에, 상기 제1 플러그에 의해 상기 트랜지스터의 소오스/드레인과 접속된 비트라인을 형성하는 단계와,결과물을 덮는 절연막을 형성하고, 메모리 영역의 상기 절연막에 상기 제1 플러그와 접속된 제2 플러그를 형성하는 단계와, 제2 플러그가 형성된 결과물 상에 자성층-유전층-자성층을 차례로 적층하는 단계와, 상기 자성층-유전층-자성층을 차례로 패터닝하여, 로직영역에는 하부전극-유전체막-상부전극으로 이루어진 캐패시터를 형성하고, 메모리 영역에는 상기 제2 플러그와 접속된 캐패시터를 형성하여 MRAM을 형성하는 단계와, 결과물을 덮는 절연막을 형성하는 단계, 및 상기 절연막 위에, 로직영역에는 상기 하부전극 및 상부전극과 접속된 배선층을 형성하고, 메모리 영역에는 상기 캐패시터의 상부전극과 접속된 배선층을 형성하는 단계를 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.

도 1 내지 도 6은 본 발명에 의한 복합 반도체 메모리소자의 제조방법을 설명하기 위한 단면도들이다.

도 1은 셀 노드(node)와 비트라인을 접속시키는 제1 플러그(plug)를 형성하는 단계를 도시한다.

상세하게는, 통상의 트렌치 소자분리 공정을 실시하여 반도체기판(2)의 표면에 활성영역과 비활성영역을 한정하기 위한 소자분리막(4)을 형성한다. 이어서, 상기 반도체기판(2)에 P웰(6) 및 N웰(8)을 각각 형성하고, 메모리 셀이 형성되는 영역 및 로직소자가 형성되는 영역에 각각 셀 트랜지스터의 게이트 및 로직 게이트를 구비하는 트랜지스터를 형성한다. 상기 게이트들은 각각 폴리실리콘-실리사이드로 이루어진 폴리사이드 구조로 형성할 수 있으며, 상기 게이트들 양측의 웰에는 각각 소오스/드레인들이 형성된다. 상기 소오스/드레인은 소자 특성의 향상을 위하여 LDD 구조로 형성할 수 있다. 이어서, 상기 트랜지스터들을 다른 도전층들로부터 절연시키기 위한 절연막들(10, 12, 14)을 차례로 형성한다. 다음에, 상기 절연막들을이방성 식각하여 콘택홀을 형성한 다음, 결과물 상에 예를 들어 도우프된 폴리실리콘막을 증착하고 이를 에치백함으로써 셀 노드와 비트라인을 접속시키기 위한 제1 플러그(16)를 형성한다.

도 2는 비트라인 콘택 및 비트라인을 형성하는 단계를 도시한다.

상세하게는, 제1 플러그(16)가 형성된 결과물 상에 절연막(22)을 형성한 다음 상기 절연막을 이방성 식각하여 콘택홀을 형성하고, 결과물 상에 도전물질을 증착한 다음 에치백하여 상기 콘택홀을 채우는 비트라인 콘택(18)을 형성한다. 이 때, 로직소자가 형성되는 영역 및 메모리 소자가 형성되는 영역의 주변회로 영역에는 반도체기판에 콘택이 형성된다. 다음에, 비트라인 콘택(18)이 형성된 결과물 상에 비트라인용 도전물질, 예를 들어 알루미늄(Al)을 증착한 다음 패터닝하여 상기 비트라인 콘택(18)과 접속된 비트라인(20)을 형성한다. 결과물 상에 상기 비트라인을 절연시키기 위한 절연막(22)을 형성한다.

도 3은 셀 노드를 연결시키기 위한 제2 플러그를 형성하는 단계를 도시한다.

상세하게는, 비트라인(20) 및 절연막(22)이 형성된 결과물 상에, 예를 들어 PE-TEOS와 같은 산화막을 증착하여 절연막(24)을 형성한다. 상기 절연막(24)을 이방성 식각하여 제1 플러그(16)를 노출시키는 콘택홀을 형성한다. 이어서, 결과물의 전면에, 예를 들어 폴리실리콘을 증착한 다음 이를 에치백하여 셀 노드를 연결시키기 위한 제2 플러그(26)를 형성한다. 다음, 제2 플러그(26)가 형성된 결과물 상에 캐패시터 및 메모리소자를 형성하기 위하여 고정금속층(28), 연자성 금속층(30), 유전체막(32) 및 강자성 금속층(34)을 순차적으로 형성한다.

도 4를 참조하면, 메모리소자가 형성될 영역과 MIM 캐패시터가 형성될 영역을 제외한 영역을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다. 다음, 포토레지스트 패턴을 마스크로 사용하여 상기 강자성 금속층(34), 유전체막(32), 연자성층(30) 및 고정금속층(28)을 차례로 이방성 식각한 후 상기 포토레지스트 패턴을 제거한다.

도 5를 참조하면, 결과물을 덮는 층간절연막(40)을 형성한 후 상기 층간절연막을 이방성 식각하여 MIM 캐패시터 및 비트라인을 노출시키는 콘택홀을 형성한다. 이 때, MIM 캐패시터는 상부 전극만 노출되도록 한다. 이어서, 콘택홀이 형성된 결과물 상에 금속막을 증착한 후 에치백하여 상기 콘택홀을 채우는 콘택(42)을 형성한다. 콘택이 형성된 결과물 상에 금속막을 증착한 다음 이를 패터닝하여 상기 콘택(42)에 의해 상기 MIM 캐패시터의 상부 전극 또는 비트라인과 접속된 제1 금속 배선층(44)을 형성한다.

도 6을 참조하면, 금속 배선층(44)이 형성된 결과물의 전면에 예를 들어 산화막을 증착한 다음 평탄화하여 층간절연막(46)을 형성한다. 이 층간절연막을 이방성 식각하여 상기 제1 금속 배선층(44) 및 MIM 캐패시터의 일부를 노출시키는 비아홀(via hole)을 형성한다. 다음, 전면에 얇은 질화막을 증착한 다음 이방성 식각하여 상기 비아홀의 측벽에 MIM 캐패시터의 상부전극과 하부전극을 전기적으로 절연시키기 위한 절연막(50)을 형성한다. 다음, 상기 비아홀을 채우는 콘택(48)을 형성하고, 계속해서 상기 콘택(48)에 의해 제1 금속 배선층(44) 또는 캐패시터의 하부전극과 접속된 제2 금속 배선층(52)을 형성한다.

상기한 바와 같이 본 발명에 의한 복합 반도체 메모리소자의 제조방법에 의하면, 정보를 저장하기 위한 기억소자로써 DRAM 대신에 MRAM을 채용함으로써 고온공정을 생략할 수 있다. 따라서, 트랜지스터 성능저하를 방지할 수 있다. 이 MRAM 구조를 그대로 이용하여 MIM 캐패시터를 형성함으로써 마스크의 추가없이 MIM 캐패시터를 형성할 수 있어 제조비용을 절감할 수 있을 뿐만 아니라, 비트라인을 저융점금속인 알루미늄(Al)으로 할 수 있으므로 고속동작을 실현할 수 있다. 또한, 비트라인을 논리회로에 사용되는 제1 금속 배선층으로 사용할 수 있으므로, 논리회로에서 요구하는 총 배선 수보다 작은 금속 배선만으로 충분한 동작을 이룰 수 있다. 따라서, 제조비용을 절감할 수 있으며, 전체 칩 면적을 줄일 수 있는 효과도 있다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (2)

1. 로직소자가 형성되는 로직영역과 기억소자가 형성되는 메모리 영역의 반도체기판에, 트랜지스터들을 각각 형성하는 단계;

   상기 결과물을 덮는 절연막을 형성하는 단계;

   상기 절연막에 상기 반도체기판의 활성영역과 접속된 제1 플러그를 형성하는 단계;

   상기 절연막 위에, 상기 제1 플러그에 의해 상기 트랜지스터의 소오스/드레인과 접속된 비트라인을 형성하는 단계;

   결과물을 덮는 절연막을 형성하고, 메모리 영역의 상기 절연막에 상기 제1 플러그와 접속된 제2 플러그를 형성하는 단계;

   제2 플러그가 형성된 결과물 상에 자성층-유전층-자성층을 차례로 적층하는 단계;

   상기 자성층-유전층-자성층을 차례로 패터닝하여, 로직영역에는 하부전극-유전체막-상부전극으로 이루어진 캐패시터를 형성하고, 메모리 영역에는 상기 제2 플러그와 접속된 캐패시터를 형성하여 MRAM을 형성하는 단계;

   결과물을 덮는 절연막을 형성하는 단계; 및

   상기 절연막 위에, 로직영역에는 상기 하부전극 및 상부전극과 접속된 배선층을 형성하고, 메모리 영역에는 상기 캐패시터의 상부전극과 접속된 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 메모리소자의 제조방법.
2. 제 1항에 있어서, 상기 비트라인은 알루미늄(Al)으로 형성하는 것을 특징으로 하는 복합 반도체 메모리소자의 제조방법.