KR100400256B1 - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 MOS형 평판 커패시터를 채택하는 메모리 소자의 제조시에 평판 커패시터와 워드라인 사이의 소오스/드레인 이온주입을 방지하고 살리사이드 (salicide) 형성을 막을 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판에 게이트와 커패시터 상부 전극으로 사용되는 도전 패턴층을 동시에 형성하는 단계;상기 도전 패턴층간의 이격 거리가 다른 제 1 지역과 제 2 지역을 포함하는 전면에 측벽 형성용 물질층을 형성하는 단계;상기 측벽 형성용 물질층상에 습식각 방지층, 블록킹 형성용 물질층을 차례로 형성하는 단계;전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 이를 마스크로 하여 등방성 습식각 공정으로 노출된 블록킹 형성용 물질층을 선택적으로 제거하여 제 1 지역에만 남기는 단계;상기 추가 습식각 공정으로 제 1 지역상에 블록킹층을 형성하고 상기 측벽 형성용 물질층을 식각하여 제 2 지역의 게이트의 측면에 측벽을 형성하고 제 1 지역은 블록킹층에 의해 측벽 형성용 물질층을 잔류시키는 단계를 포함한다.
Description
본 발명은 반도체 메모리의 제조에 관한 것으로, 구체적으로는 MOS형 평판 커패시터를 채택하는 메모리 소자의 제조시에 평판 커패시터와 워드라인 사이의 소오스/드레인 이온주입을 방지하고 살리사이드(salicide) 형성을 막을 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것이다.
평판화 MOS 커패시터를 이용한 반도체 기억 소자의 제조에 있어서 가장 큰 특징은 기억 소자로 사용되는 커패시터가 MOS 커패시터를 이용하기 때문에 트랜지스터의 게이트 형성공정과 MOS 커패시터의 상부 전극이 동시에 형성된다는 것이다.
이러한 경우 동일한 형태의 반복되는 모양을 가지는 DRAM 트랜지스터 게이트 형성을 위한 DRAM 디자인 룰을 적용할 수 없기 때문에, 일반적인 로직 디자인 룰을 적용하여야 하고, 이것은 DRAM 셀사이즈를 다소 증가시키는 문제가 있다.
이하에서 종래 기술의 평판화 메모리 소자에 관하여 설명한다.
도 1a와 도 1b는 일반적인 평판형 MOS 커패시터를 갖는 DRAM의 동작 특성 및 기본 셀 레이 아웃 및 단면 구성도이고, 도 2a와 도 2b는 S/D 스페이서 식각 마스크의 미스얼라인에 의한 소자 불량 발생 상태를 나타낸 레이 아웃 및 단면 구성도이다.
공정 기술과 설계기술의 눈부신 발전에 힘입어 DRAM의 비트 라인 커패시턴스를 획기적으로 줄일 수 있게 되었으며, 최근 메모리 소자와 로직 소자를 동일 기판상에 구현하는 SoC(system on a chip)을 위한 시도의 일환으로 평판형 MOS 커패시터를 사용하는 제품들이 활발하게 구현되고 있다.
일반적으로 DRAM과 로직 회로를 접합한 경우 DRAM 셀 형성을 위한 다층의 폴리층 형성과 DRAM에 비해 상당히 많은 금속 배선을 요구하는 로직 공정의 특성이 모두 필요하여 개발 및 생산 기간의 증대, 생산 단가의 증가등의 문제가 있다.
도 1a와 도 1b는 평판형 MOS 커패시터를 가지는 DRAM 셀의 개략적인 구성을 나타낸 것으로, 살리사이드 구조의 워드 라인과 메탈 구조의 비트 라인 수직으로 교차하고, 스위칭 역할을 하는 셀 트랜지스터가 교차 영역에 구성된다.
그리고 비트 라인에 연결되지 않은 셀 트랜지스터의 다른쪽 전극에 살리사이드 구조의 MOS 커패시터가 연결 구성된다.
레이 아웃 구성은 비트 라인 콘택(B/L contact)이 중앙에 형성되는 제 1 워드 라인(W/L1)과 이웃 셀의 제 2 워드 라인(W/L2)사이의 이격 거리(나)가 각각의 워드 라인과 커패시터 상부 전극과의 이격 거리(가)보다 넓은 구조를 갖는다.
도 1a의 A-A'선에 따른 단면 구조를 나타낸 도 1b에서와 같이, 단면 구성은 기판(11)상에 MOS 커패시터의 상부 전극(13a)과 워드 라인(W/L)(13b)이 일정 간격 이격되어 구성되고 MOS 커패시터의 상부 전극(13a) 및 워드 라인(W/L)(13b)의 측면에는 각각 사이드 월 스페이서(14)가 구성된다.
그리고 MOS 커패시터의 상부 전극(13a) 및 워드 라인(W/L)의 상면과 워드 라인(W/L)(13b)의 양측 기판 표면에는 살리사이드가 구성된다.
이와 같은 구조에서 MOS 커패시터의 상부 전극(13a)과 워드 라인(W/L)간의 간격이 로직 디자인 룰을 따라야 하기 때문에 트랜지스터 게이트의 사이드 웰 스페이서 형성 공정시 이 지역이 오픈될 수 있다.
이와 같은 경우 후속 소오스/드레인 이온주입 공정과 살리사이드 형성 공정에 의해서 이 지역의 접합 누설(junction leakage)이 발생할 수 있다.
이를 방지하기 위하여 도 2a에서와 같이, 해당 영역에 접합 누설 방지용 마스크(21)를 사용하여 사이드 월 스페이서(21a)를 남기게 되는데, 도 2b에서와 같이 접합 누설 방지용 마스크(21)의 미스 얼라인이 발생하는 경우 (다)부분에서는 커패시턴스 감소를 일으키고, (라)부분에서는 동작 전압의 변화를 가져올 수 있다.
그러나 이와 같은 종래 기술의 평판형 MOS 커패시터를 갖는 반도체 메모리 소자는 다음과 같은 문제가 있다.
MOS 커패시터의 상부 전극과 워드 라인(W/L)간의 간격이 로직 디자인 룰을 따라야 하기 때문에 트랜지스터 게이트의 사이드 웰 스페이서 형성 공정시에 해당 지역이 오픈되는 문제가 있다.
이와 같은 경우 후속 소오스/드레인 이온주입 공정과 살리사이드 형성 공정에 의해서 이 지역의 접합 누설(junction leakage)을 일으키는 원인이 된다.
이는 소자의 리프레쉬 특성을 저하시킨다.
만약, 이를 방지하기 위하여 해당 영역에 접합 누설 방지용 마스크를 사용하여 사이드 월 스페이서를 잔류시키는데, 미스 얼라인이 있는 경우 커패시턴스의 감소 및 동작 전압의 변화를 가져와 소자의 신뢰성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 평판형 MOS 커패시터를 갖는 반도체 메모리 소자의 문제를 해결하기 위한 것으로, MOS형 평판 커패시터를 채택하는 메모리 소자의 제조시에 평판 커패시터와 워드라인 사이의 소오스/드레인 이온주입을 방지하고 살리사이드(salicide) 형성을 막을 수 있도록한 반도체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 일반적인 평판형 MOS 커패시터를 갖는 DRAM의 동작 특성 및 기본 셀 레이 아웃 및 단면 구성도
도 2a와 도 2b는 S/D 스페이서 식각 마스크의 미스얼라인에 의한 소자 불량 발생 상태를 나타낸 레이 아웃 및 단면 구성도
도 3a내지 도 3f는 본 발명에 따른 평판형 MOS 커패시터를 갖는 반도체 메모리 소자의 제조를 위한 공정 단면도
도 4a내지 도 4f는 본 발명의 다른 실시예에 따른 평판형 MOS 커패시터를 갖는 반도체 메모리 소자의 제조를 위한 공정 단면도
-도면의 주요 부분에 대한 부호의 설명-
31. 반도체 기판 32. 소자 격리층
33. 워드 라인 34. MOS 커패시터 상부 전극
35. 측벽 형성용 물질층 35a. 측벽
36. 습식각 방지층 37. 블록킹 형성용 물질층
37a. 협지역 블록킹층 38. 포토레지스트
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판에 게이트와 커패시터 상부 전극으로 사용되는 도전 패턴층을 동시에 형성하는 단계;상기 도전 패턴층간의 이격 거리가 다른 제 1 지역과 제 2 지역을 포함하는 전면에 측벽 형성용 물질층을 형성하는 단계;상기 측벽 형성용 물질층상에 습식각 방지층, 블록킹 형성용 물질층을 차례로 형성하는 단계;전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 이를 마스크로 하여 등방성 습식각 공정으로 노출된 블록킹 형성용 물질층을 선택적으로 제거하여 제 1 지역에만 남기는 단계;상기 추가 습식각 공정으로 제 1 지역상에 블록킹층을 형성하고 상기 측벽 형성용 물질층을 식각하여 제 2 지역의 게이트의 측면에 측벽을 형성하고 제 1 지역은 블록킹층에 의해 측벽 형성용 물질층을 잔류시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3f는 본 발명에 따른 평판형 MOS 커패시터를 갖는 반도체 메모리 소자의 제조를 위한 공정 단면도이다.
본 발명은 트랜지스터의 스페이서 형성 공정에서 디바이스의 트랜지스터 특성을 위하여 스페이서 절연막을 증착한 후, 특정 지역의 스페이서 식각 마스킹 작업을 위한 등방성 습식각 절연막층과 습식각층을 차례로 증착한 후 충분한 오버랩 마진을 가진 살리사이드 블록킹 포토 마스크 공정을 적용하는 것이다.
제조 공정은 먼저, 도 3a에서와 같이, 반도체 기판(31)에 트랜지스터의 게이트 형성 공정을 진행하여 워드 라인(33) 및 MOS 커패시터 상부 전극(34)으로 사용되는 도전 패턴층을 형성하고, 전면에 측벽 형성용 물질층(35)을 증착한다.
이때 게이트 형성 공정시 평탄형 MOS 커패시터의 상부 전극도 동시에 형성되어지며, 로직 회로 지역을 포함하여 가장 작은 게이트 스페이스 지역은 평판형 MOS 커패시터와 워드라인(셀 트랜지스터의 게이트)의 사이임을 알 수 있다.
도 3a 내지 도 3f는 디자인 룰상 가장 작은 액티브 스페이스 영역인 협지역 (narrow space)와 금속 배선(metal interconnection)을 필요로 하는 광지역(Wider space)을 개략적으로 나타낸 것이다.
그리고 측벽 형성용 물질층(35)상에 살리사이드 블록킹층을 형성하기 위하여 전면에 습식각 방지층(36)을 형성한다.
이어, 도 3b에서와 같이, 상기 습식각 방지층(36)상에 블록킹 형성용 물질층 (37)을 형성한다.
블록킹 형성용 물질층(37)은 협지역과 광지역에서 증착 특성이 다르게 나타나는데, 협지역에서는 매립이 이루어진다.
협지역에서의 매립 정도는 크게 중요하지 않다. 단지 광지역과의 차이가 있는 정도면 된다.
그리고 도 3c에서와 같이, 전면에 포토레지스트(38)를 도포하고 선택적으로 패터닝한다.
이와 같은 포토레지스트 패터닝 공정은 트랜지스터의 스페이서 에치 공정을 위한 소오스/드레인 포토 마스킹 공정시에 동시에 진행할 수 있다.
N+/P+ 소오스/드레인 이온주입 마스크 공정이 분리되게 되어있기 때문에 메모리 셀 트랜지스터 타입(N-MOS 혹은 P-MOS 트랜지스터)에 따라 블록킹 마스크 지역을 추가하여 설정하기만 하면 된다.
이때 MOS 커패시터 상부 전극과 셀 트랜지스터의 게이트 위로 충분한 오버랩이 가능하다.
그리고 도 3d에서와 같이, 상기 패터닝된 포토레지스트(38)를 마스크로 하여 등방성 습식각 공정을 진행하여 노출된 블록킹 형성용 물질층(37)을 선택적으로 제거한다.
이어, 도 3e에서와 같이, 메모리 셀 트랜지스터를 포함한 로직 회로 트랜지스터의 스페이서 형성 특성을 변화시키지 않게 하기 위해서 습식각 방지층(36)을 추가 습식각하여 협지역 블록킹층(37a)을 형성한다.
이러한 공정은 트랜지스터 스페이서 형성 특성을 변화시키지 않게 하기 위해서 습식각 방지층(36)의 식각률 차이가 큰 물질을 선택하기만 하면 된다.
예를들면, 습식각 방지층(36)을 나이트라이드층을 사용하고 측벽 형성용 물질층(35)은 산화물을 사용할 수 있다.
이어, 도 3f에서와 같이, 이방성 식각 공정으로 상기 측벽 형성용 물질층(35)을 식각하여 측벽(35a)을 형성한다.
이때, 살리사이드가 형성되어야 하는 지역 즉, 광지역은 오픈되고, 살리사이드가 형성되지 않아야 하는 협지역은 협지역 블록킹층(37a)에 의해 오픈되지 않는다.
이는 트랜지스터의 소오스/드레인을 형성하기 위한 이온주입 공정과 후속 살리사이드 형성 공정시 협지역을 효과적으로 블록킹할 수 있기 때문에 이 지역의 접합 누설을 크게 감소시킬 수 있다.
그리고 도 4a내지 도 4f는 본 발명의 다른 실시예에 따른 평판형 MOS 커패시터를 갖는 반도체 메모리 소자의 제조를 위한 공정 단면도이다.
본 발명의 다른 실시예는 협지역만을 블록킹하는 마스크를 이용하는 경우에 대한 것으로 포토 레지스트 형성을 위한 추가 포토 마스킹 공정을 실시한 후 습식각 방지막을 차례로 습식각한 후 스페이서 건식각을 진행한다. 이후 S/D 이온주입마스크 공정을 추가 진행하는 것이다.
먼저, 도 4a에서와 같이, 반도체 기판(41)에 트랜지스터의 게이트 형성 공정을 진행하여 워드 라인(43) 및 MOS 커패시터 상부 전극(44)을 형성하고, 전면에 측벽 형성용 물질층(45)을 증착한다.
이때 게이트 형성 공정시 평탄형 MOS 커패시터의 상부 전극도 동시에 형성되어지며, 로직 회로 지역을 포함하여 가장 작은 게이트 스페이스 지역은 평판형 MOS 커패시터와 워드라인(셀 트랜지스터의 게이트)의 사이임을 알 수 있다.
그리고 측벽 형성용 물질층(45)상에 살리사이드 블록킹층을 형성하기 위하여 전면에 습식각 방지층(46)을 형성한다.
이어, 도 4b에서와 같이, 상기 습식각 방지층(46)상에 블록킹 형성용 물질층(47)을 형성한다.
상기 블록킹 형성용 물질층(47)은 협지역과 광지역에서 증착 특성이 다르게 나타나는데, 협지역에서는 매립이 이루어진다.
그리고 도 4c에서와 같이, 전면에 포토레지스트(48)를 도포하고 협지역 상에만 남도록 선택적으로 패터닝한다.
그리고 도 4d에서와 같이, 상기 패터닝된 포토레지스트(48)를 마스크로 하여 등방성 습식각 공정을 진행하여 노출된 블록킹 형성용 물질층(47)을 선택적으로 제거한다.
이어, 도 4e에서와 같이, 메모리 셀 트랜지스터를 포함한 로직 회로 트랜지스터의 스페이서 형성 특성을 변화시키지 않게 하기 위해서 습식각 방지층(46)을추가 습식각하여 협지역 블록킹층(47a)을 형성한다.
이러한 공정은 트랜지스터 스페이서 형성 특성을 변화시키지 않게 하기 위해서 습식각 방지층(46)의 식각률 차이가 큰 물질을 선택하기만 하면 된다.
예를들면, 습식각 방지층(46)을 나이트라이드층을 사용하고 측벽 형성용 물질층(35)은 산화물을 사용할 수 있다.
이어, 도 4f에서와 같이, 이방성 식각 공정으로 상기 측벽 형성용 물질층 (45)을 식각하여 측벽(45a)을 형성한다.
이때, 살리사이드가 형성되어야 하는 지역 즉, 광지역은 오픈되고, 살리사이드가 형성되지 않아야 하는 협지역은 협지역 블록킹층(47a)에 의해 오픈되지 않는다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
본 발명은 특정한 크기의 게이트 스페이스 영역을 추가적인 포토 마스킹 공정없이 효과적으로 차단할 수 있어서 포토 마스킹을 위한 디자인 룰이 불가능한 경우의 소자도 제조할 수 있게 된다.
또한, SoC 제품 개발을 위한 평판형 MOS 커패시터의 리프레시 불량을 크게 감소시킬 수 있기 때문에 공정 마진의 증가와 제품생산의 수율도 향상시킬 수 있게 된다.
Claims (6)
- 반도체 기판에 게이트와 커패시터 상부 전극으로 사용되는 도전 패턴층을 동시에 형성하는 단계;상기 도전 패턴층간의 이격 거리가 다른 제 1 지역과 제 2 지역을 포함하는 전면에 측벽 형성용 물질층을 형성하는 단계;상기 측벽 형성용 물질층상에 습식각 방지층, 블록킹 형성용 물질층을 차례로 형성하는 단계;전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 이를 마스크로 하여 등방성 습식각 공정으로 노출된 블록킹 형성용 물질층을 선택적으로 제거하여 제 1 지역에만 남기는 단계;상기 추가 습식각 공정으로 제 1 지역상에 블록킹층을 형성하고 상기 측벽 형성용 물질층을 식각하여 제 2 지역의 게이트의 측면에 측벽을 형성하고 제 1 지역은 블록킹층에 의해 측벽 형성용 물질층을 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 게이트 측벽을 제외한 제 2 지역의 액티브 영역은 오픈되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 제 1 지역의 이격 거리가 제 2 지역의 이격 거리보다 작은 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서, 측벽 형성용 물질층 증착시에 제 1 지역에서는 도전 패턴층과 도전 패턴층의 사이가 측벽 형성용 물질층에 의해 매립되고 제 2 지역은 매립되지 않는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 포토레지스트의 패터닝은 트랜지스터의 스페이서 에치 공정을 위한 소오스/드레인 포토 마스킹 공정시에 동시에 진행하거나, 제 1 지역에만 남도록 추가 포토 공정으로 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 습식각 방지층을 나이트라이드층을 사용하고 측벽 형성용 물질층은 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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2001
- 2001-12-26 KR KR10-2001-0085364A patent/KR100400256B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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