KR100720484B1 - 반도체 소자의 구조 및 그 제조 방법 - Google Patents

반도체 소자의 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 구조 및 그 제조 방법에 관한 것으로, 게이트 전극과 커패시터 상부 전극 사이의 간격을 줄임으로써, 스페이서 절연막을 전면 식각하여 측벽 스페이서를 형성할 때 게이트 전극과 커패시터 상부 전극 사이에 잔류 스페이서 절연막이 남아 실리콘 기판을 노출시키지 않는다. 이에 따라, 후속 공정에서 자기정렬 실리사이드막을 형성하기 위하여 실리사이드 마스크 패턴을 형성할 때 공정 여유도를 향상시킬 수 있다. 따라서 종래 기술에서 실리사이드 마스크 패턴 오정렬로 인하여 발생하는 컨택 홀 식각에 의한 게이트 전극 손상, 게이트와 커패시터 사이에서의 전류 누설 등의 불량을 방지할 수 있고, 반도체 소자의 신뢰성과 수율을 향상시킬 수 있다.
1T-SRAM, 게이트, 커패시터, 잔류 스페이서 절연막, 실리사이드 마스크 패턴, 자기정렬 실리사이드막, 공정 여유도

Description

반도체 소자의 구조 및 그 제조 방법{Structure of Semiconductor Device and Fabrication Method therof}
도 1은 종래 기술에 따른 반도체 소자의 개략적인 레이아웃도.
도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 구조 및 그 제조 방법을 나타내는 단면도.
도 3a 및 도 3b는 종래의 반도체 소자에서 발생하는 불량 예를 도시한 단면도.
도 4는 본 발명의 실시예에 따른 반도체 소자의 개략적인 레이아웃도.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 나타내는 단면도.
<도면에 사용된 참조 번호의 설명>
10, 40: 실리콘 기판 11, 41: 활성 영역
12, 42: 분리 영역 21a, 21b, 51a, 51b: 절연막
22a, 22b, 52a, 52b: 도전막 23, 24, 53, 54: 스페이서 절연막
23a, 24a, 53a, 54a: 측벽 스페이서 25, 55: 실리사이드 마스크 패턴
26, 56: 자기정렬 실리사이드막 27, 57: 층간 절연막
28a, 28b, 58a, 58b: 컨택 홀 53b, 54b: 잔류 스페이서 절연막
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 게이트와 커패시터 사이의 간격을 줄이고 그 사이에 스페이서 절연막을 그대로 남김으로써 자기정렬 실리사이드막을 위한 실리사이드 마스크 패턴 형성 공정에서 공정 여유도를 증가시킬 수 있는 반도체 소자의 구조 및 그 제조 방법에 관한 것이다.
반도체 소자의 일종인 1T-SRAM은 한 개의 셀이 여섯 개의 트랜지스터로 구성되는 전통적인 SRAM과 달리, 한 개의 셀이 한 개의 트랜지스터로 이루어진 SRAM을 일컫는다. 1T-SRAM은 DRAM의 장점인 높은 집적도와 저렴한 제조비용 및 SRAM의 장점인 빠른 동작속도와 다기능성을 취합한 반도체 소자이다.
이러한 반도체 소자의 개략적인 레이아웃이 도 1에 도시되어 있고, 그 제조 방법이 도 2a 내지 도 2f에 도시되어 있다. 도 2a 내지 도 2f는 도 1의 II-II선을 따라 절단한 단면도에 해당한다.
종래 기술에 따른 반도체 소자의 제조 방법을 설명하면, 먼저, 도 1과 도 2a에 도시된 바와 같이, 활성 영역(11)과 분리 영역(12)이 형성된 실리콘 기판(10) 위에 절연막(21a, 21b)과 도전막(22a, 22b)을 증착하고 원하는 패턴으로 식각하여 게이트와 커패시터를 형성한다. 패터닝된 절연막은 게이트 절연막(21a)과 커패시터 유전막(21b)이 되고, 패터닝된 도전막은 게이트 전극(22a)과 커패시터 상부 전극 (22b)이 된다.
이어서, 저농도 소스/드레인 영역(도시되지 않음)을 형성하기 위하여 이온주입 공정을 거친 후, 도 2b에 도시된 바와 같이, 스페이서 절연막(23, 24)을 증착한다. 스페이서 절연막은 질화막(23)과 산화막(24)을 이용한다.
이어서, 도 2c에 도시된 바와 같이, 스페이서 절연막을 전면 식각하여 측벽 스페이서(23a, 24a)를 형성한다. 그리고 측벽 스페이서(23a, 24a)를 마스크로 사용하여 고농도 소스/드레인 영역(도시되지 않음)을 형성하기 위한 이온주입 공정을 진행한다.
이어서, 도 2d에 도시된 바와 같이, 마스크 절연막을 증착하고 식각하여 실리사이드 마스크 패턴(25)을 형성한다. 실리사이드 마스크 패턴(25)은 실리사이드막이 형성될 지역을 노출시킨다.
이어서, 도 2e에 도시된 바와 같이, 실리사이드 금속을 증착하고 열처리하여 선택적으로 자기정렬 실리사이드막(26)을 형성한다. 실리사이드막(26)은 실리사이드 마스크 패턴(25) 사이로 노출된 실리콘 기판(10)의 활성 영역 상부와 게이트 전극(22a)의 상부에만 선택적으로 형성된다.
이어서, 도 2f에 도시된 바와 같이, 층간 절연막(27)을 증착하고 선택적으로 식각하여 컨택 홀(28a, 28b)을 형성한다. 컨택 홀(28a, 28b)은 각각 실리사이드막(26)이 형성된 실리콘 기판(10)의 활성 영역 상부와 게이트 전극(22a)의 상부에 연결된다.
종래의 반도체 소자 제조 방법에서 실리사이드 마스크 패턴(25)은 실리사이드막(26)을 선택적으로 형성하기 위하여 필수적으로 요구된다. 그러나 공정 여유도(margin) 부족으로 인하여 오정렬(misalign)이 발생할 경우 다음과 같은 문제점이 나타난다. 도 3a 및 도 3b는 종래의 반도체 소자 제조 방법에서 발생하는 불량 예를 도시한 단면도이다.
실리사이드 마스크 패턴(25)을 형성할 때 오정렬이 발생하면, 실리사이드 마스크 패턴(25)은 도 3a와 같이 게이트 전극(22a)의 상부에 일부 형성되거나, 도 3b와 같이 게이트 전극(22a)과 커패시터 상부 전극(22b) 사이의 실리콘 기판(10)을 일부 노출시킨다. 따라서 실리사이드막(26)은 게이트 전극(22a) 위에 일부 형성되지 않거나(도 3a의 31), 게이트 전극(22a)과 커패시터 상부 전극(22b) 사이의 실리콘 기판(10)에 일부 형성된다(도 3b의 32). 전자의 경우, 실리사이드막(26)으로 덮이지 않은 게이트 전극(22a)은 컨택 홀 식각 공정에 취약하므로, 게이트 전극(22a)의 손상을 초래할 수 있다. 후자의 경우, 실리사이드막(26)이 형성된 지역은 전류 누설의 경로로 작용할 수 있다.
따라서 본 발명의 목적은 자기정렬 실리사이드막을 위한 실리사이드 마스크 패턴의 형성 공정에서 공정 여유도를 향상시키고 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 구조 및 그 제조 방법을 제공하기 위한 것이다.
본 발명에 따른 반도체 소자의 제조 방법은, (a) 실리콘 기판 위에 절연막과 도전막을 증착하고 식각하여 게이트 절연막과 게이트 전극으로 이루어지는 게이트 와, 커패시터 유전막과 커패시터 상부 전극으로 이루어지는 커패시터를 형성하는 단계; (b) 스페이서 절연막을 증착하고 전면 식각하여 게이트 전극 사이의 지역에 측벽 스페이서를 형성하고 게이트 전극과 커패시터 상부 전극 사이의 지역에 잔류 스페이서 절연막을 남기는 단계; (c) 마스크 절연막을 증착하고 식각하여 실리사이드막이 형성될 지역을 노출시키는 실리사이드 마스크 패턴을 형성하는 단계; 및 (d) 실리사이드 금속을 증착하고 열처리하여 실리사이드 마스크 패턴 사이로 노출된 실리콘 기판의 상부와 게이트 전극의 상부에 선택적으로 자기정렬 실리사이드막을 형성하는 단계를 포함한다.
특히, 본 발명의 반도체 소자 제조 방법은 게이트 전극과 커패시터 상부 전극 사이에 남아있는 잔류 스페이서 절연막으로 인하여 실리사이드 마스크 패턴의 공정 여유도가 향상되는 것이 특징이다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, (a) 단계는 게이트 전극과 커패시터 상부 전극 사이의 간격이 게이트 전극 사이의 간격에 비하여 1/4 내지 3/4의 크기를 가지도록 절연막과 도전막을 식각하는 것이 바람직하다. 이때, 게이트 전극과 커패시터 상부 전극 사이의 간격은 예컨대 50㎚ 내지 150㎚이다.
또한, (b) 단계는 스페이서 절연막으로서 질화막과 산화막을 순차적으로 증착할 수 있으며, 산화막은 500Å 내지 2000Å의 두께로 증착될 수 있다.
또한, (c) 단계의 실리사이드 마스크 패턴은 LP-TEOS 또는 PE-TEOS로 이루어질 수 있고, (d) 단계의 자기정렬 실리사이드막은 탄탈륨(Ta), 코발트(Co), 니켈(Ni), 티타늄(Ti) 중에서 선택된 어느 한 계열의 금속으로 이루어질 수 있다.
한편, 본 발명은 위에 기재된 방법들 중의 하나에 의하여 제조되는 반도체 소자의 구조를 제공한다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 개략적인 레이아웃도이고, 도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 구조 및 그 제조 방법을 나타내는 단면도이다. 도 5a 내지 도 5e는 도 4의 V-V선을 따라 절단한 단면도에 해당한다.
도 4를 참조하면, 본 발명의 반도체 소자 구조는 게이트 전극(52a)과 커패시터 상부 전극(52b) 사이의 간격(G2)이 종래에 비하여 훨씬 줄어든 것이 특징이다. 종래 기술에서 이 간격은 게이트 전극 사이의 간격과 거의 비슷한 크기였으나, 본 발명에서 이 간격(G2)은 게이트 전극(52a) 사이의 간격(G1)에 비하여 약 1/4 내지 3/4 정도의 크기를 가진다. 예컨대, 게이트 전극(52a) 사이의 간격(G1)이 약 200㎚일 때, 게이트 전극(52a)과 커패시터 상부 전극(52b) 사이의 간격(G2)은 약 50㎚ 내지 약 150㎚이다.
이와 같이 게이트 전극(52a)과 커패시터 상부 전극(52b) 사이의 간격(G2)을 줄이면, 스페이서 절연막을 전면 식각하여 측벽 스페이서를 형성할 때 게이트 전극(52a)과 커패시터 상부 전극(52b) 사이에 스페이서 절연막이 그대로 남아 실리콘 기판을 노출시키지 않는다. 이에 따라, 후속 공정에서 자기정렬 실리사이드막을 형성하기 위하여 이용되는 실리사이드 마스크 패턴을 형성할 때 공정 여유도를 향상시켜 종래 기술의 문제점을 방지할 수 있다.
이하, 공정 순서에 따라 반도체 소자의 제조 방법을 설명한다. 제조 방법에 대한 설명으로부터 반도체 소자의 구조 또한 더욱 명확해질 것이다.
먼저, 도 4와 도 5a에 도시된 바와 같이, 활성 영역(41)과 분리 영역(42)이 형성된 실리콘 기판(40) 위에 절연막(51a, 51b)과 도전막(52a, 52b)을 차례로 증착한 후, 절연막(51a, 51b)과 도전막(52a, 52b)을 원하는 패턴으로 식각하여 게이트와 커패시터를 형성한다. 이때, 패터닝된 절연막은 게이트 절연막(51a)과 커패시터 유전막(51b)이 되고, 패터닝된 도전막은 게이트 전극(52a)과 커패시터 상부 전극(52b)이 된다. 한편, 절연막(51a, 51b)과 도전막(52a, 52b)을 식각할 때, 전술한 바와 같이, 게이트 전극(52a)과 커패시터 상부 전극(52b) 사이의 간격(G2)이 게이트 전극(52a) 사이의 간격(G1)에 비하여 약 1/4 내지 3/4 정도의 크기를 가지도록 한다.
이어서, 저농도 소스/드레인 영역(도시되지 않음)을 형성하기 위하여 이온주입 공정을 거친 후, 도 5b에 도시된 바와 같이, 스페이서 절연막(53, 54)을 증착한다. 스페이서 절연막은 질화막(53)과 산화막(54)을 이용한다. 산화막(54)은 예컨대 TEOS막으로서, 약 500Å 내지 약 2000Å의 두께로, 바람직하게는 약 800Å 내지 약 1500Å의 두께로 증착한다.
이어서, 도 5c에 도시된 바와 같이, 스페이서 절연막(53, 54)을 전면 식각하여 측벽 스페이서(53a, 54a)를 형성한다. 이때, 게이트 전극(52a) 사이의 지역(G1)에서는 종래와 마찬가지로 측벽 스페이서(53a, 54a)가 형성되지만, 게이트 전극(52a)과 커패시터 상부 전극(52b) 사이의 지역(G2)에서는 잔류 스페이서 절연막(53b, 54b)이 그대로 남아 실리콘 기판(40)을 노출시키지 않는다. 이후, 측벽 스페이서(53a, 54a)를 마스크로 사용하여 고농도 소스/드레인 영역(도시되지 않음)을 형성하기 위한 이온주입 공정을 진행한다.
이어서, 도 5d에 도시된 바와 같이, 마스크 절연막을 증착하고 식각하여 실리사이드 마스크 패턴(55)을 형성한다. 마스크 절연막은 예컨대 LP-TEOS 또는 PE-TEOS로 이루어지며, 바람직한 증착 두께는 약 600Å 이상이다. 실리사이드 마스크 패턴(55)은 실리사이드막이 형성될 지역을 노출시킨다. 이때, 게이트 전극(52a)과 커패시터 상부 전극(52b) 사이에 남아있는 잔류 스페이서 절연막(53b, 54b)으로 인하여 실리사이드 마스크 패턴(55)의 공정 여유도가 향상된다.
이어서, 실리사이드 금속을 증착하고 열처리하여 선택적으로 자기정렬 실리사이드막(56)을 형성한다. 실리사이드 금속은 예컨대 탄탈륨(Ta), 코발트(Co), 니 켈(Ni), 티타늄(Ti) 계열의 금속이다. 실리사이드막(56)은 실리사이드 마스크 패턴(55) 사이로 노출된 실리콘 기판(40)의 활성 영역 상부와 게이트 전극(52a)의 상부에만 선택적으로 형성된다.
이어서, 도 5e에 도시된 바와 같이, 층간 절연막(57)을 증착하고 선택적으로 식각하여 컨택 홀(58a, 58b)을 형성한다. 컨택 홀(58a, 58b)은 각각 실리사이드막(56)이 형성된 실리콘 기판(40)의 활성 영역 상부와 게이트 전극(52a)의 상부에 연결된다. 이후, 금속 배선 공정을 비롯한 후속 공정들이 이어진다.
지금까지 설명한 바와 같이, 본 발명은 게이트 전극과 커패시터 상부 전극 사이의 간격을 줄임으로써, 스페이서 절연막을 전면 식각하여 측벽 스페이서를 형성할 때 게이트 전극과 커패시터 상부 전극 사이에 잔류 스페이서 절연막이 남아 실리콘 기판을 노출시키지 않는다. 이에 따라, 후속 공정에서 자기정렬 실리사이드막을 형성하기 위하여 실리사이드 마스크 패턴을 형성할 때 공정 여유도를 향상시킬 수 있다. 따라서 종래 기술에서 실리사이드 마스크 패턴 오정렬로 인하여 발생하는 컨택 홀 식각에 의한 게이트 전극 손상, 게이트와 커패시터 사이에서의 전류 누설 등의 불량을 방지할 수 있고, 반도체 소자의 신뢰성과 수율을 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (8)

  1. (a) 실리콘 기판 위에 절연막과 도전막을 증착하고 식각하여 게이트 절연막과 게이트 전극으로 이루어지는 게이트와, 커패시터 유전막과 커패시터 상부 전극으로 이루어지는 커패시터를 상기 게이트 전극과 상기 커패시터 상부 전극 사이의 간격이 상기 게이트 전극 사이의 간격에 비하여 1/4 내지 3/4의 크기를 가지도록 형성하는 단계;
    (b) 스페이서 절연막을 증착하고 전면 식각하여 상기 게이트 전극 사이의 지역에 측벽 스페이서를 형성하고 상기 게이트 전극과 상기 커패시터 상부 전극 사이의 지역에 잔류 스페이서 절연막을 남기는 단계;
    (c) 마스크 절연막을 증착하고 식각하여 실리사이드막이 형성될 지역을 노출시키는 실리사이드 마스크 패턴을 형성하는 단계; 및
    (d) 탄탈륨(Ta), 코발트(Co), 니켈(Ni), 티타늄(Ti) 중에서 선택된 어느 한 계열의 실리사이드 금속을 증착하고 열처리하여 상기 실리사이드 마스크 패턴 사이로 노출된 상기 실리콘 기판의 상부와 상기 게이트 전극의 상부에 선택적으로 자기정렬 실리사이드막을 형성하는 단계;
    를 포함하며, 상기 게이트 전극과 상기 커패시터 상부 전극 사이에 남아있는 상기 잔류 스페이서 절연막으로 인하여 상기 실리사이드 마스크 패턴의 공정 여유도가 향상되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 게이트 전극과 상기 커패시터 상부 전극 사이의 간격은 50㎚ 내지 150㎚인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 (b) 단계는 상기 스페이서 절연막으로서 질화막과 산화막을 순차적으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 산화막은 500Å 내지 2000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 (c) 단계의 상기 실리사이드 마스크 패턴은 LP-TEOS 또는 PE-TEOS로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 제1항 및 제3항 내지 제6항 중의 어느 한 항에 기재된 방법에 의하여 제조되는 반도체 소자의 구조.
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