KR100447981B1 - 반도체소자의캐패시터및그의제조방법 - Google Patents
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Abstract
본 발명은 TiO2막을 유전체막으로 이용함과 더불어 WN막 및 폴리실리콘막이 적층된 구조로 플레이트 전극을 형성하여 고집적 소자에 대응하는 캐패시터의 용량을 확보할 수 있는 반도체 소자의 캐패시터 및 그의 제조방법을 제공하는 것으로, 본 발명에 따른 반도체 소자의 캐패시터는 게이트 절연막 및 게이트와 소오스 및 드레인 영역을 구비한 반도체 기판; 기판상에 형성되고 소오스 영역을 노출시키는 소정의 콘택홀을 구비한 절연막; 콘택홀 내부 및 양 측벽과 절연막 상에 형성된 스토리지노드 전극; 스토리지노드 전극 상에 형성되고 TiO2막으로 구성된 유전체막; 및, 유전체막 상에 형성되고 WN막과 폴리실리콘막이 적층된 구조의 플레이트 전극을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 고집적 소자에 대응하는 캐패시터의 용량을 확보할 수 있는 반도체 소자의 캐패시터 및 그의 제조방법에 관한 것이다.
최근 반도체 기술의 발달과 더불어, 메모리 소자의 수요가 급증함으로써 좁은 면적에 높은 캐패시턴스를 요구하는 고집적화가 요청되고 있다. 따라서, 캐패시터의 용량을 극대화하기 위한 방법으로 전극간의 유전체를 높은 유전률을 갖는 절연체를 이용하거나, 전극의 면적을 확대시키는 방법등이 제안되었다. 이러한, 반도체 메모리 소자의 고집적화에 대한 고용량을 제공하고, 전극 면적을 확장시키는 방법으로 플래너 캐패시터 셀에서 스택형 또는 트렌치 형의 3차원적 구조가 제안되었고, 현재는 더욱 진보된 구조인 이중 핀구조와 실린더 구조의 전극이 제조되고 있다.
종래의 반도체 소자의 캐패시터 제조방법을 도 1을 참조하여 설명한다.
도 1에 도시된 바와 같이, 필드 산화막(2)과 게이트 산화막(3)을 구비함과 더불어, 측벽 스페이서(5)가 형성된 게이트(4) 및 소오스/드레인 영역(6, 7)의 트랜지스터가 구비된 반도체 기판(1) 상에 층간 절연을 위한 층간 절연막(8)을 형성한다.
이어서, 절연막(8) 상에 평탄화막으로서 BPSG막(9)을 형성하고, 소오스 영역(6) 상의 BPSG막(9) 및 층간 절연막(8)을 포토리소그라피 및 식각 공정으로 소오스영역(6)이 소정 부분 노출되도록 패터닝하여 콘택홀을 형성한다. 그리고, 상기 콘택홀 내부 및 양 측벽과 BPSG막(9) 상에 제 1 폴리실리콘막(10)을 증착하고 패터닝하여 스토리지노드 전극을 형성한다. 그리고 나서 제 1 폴리실리콘막(10) 상부에 유전율이 비교적 높은 ONO(Oxide-Nitride-Oxide)막(11)을 형성하고, 그 상부에 플레이트 전극용 제 2 폴리실리콘막(12)을 형성하여 캐패시터를 완성한다.
그러나, 상기한 ONO막을 유전체막으로 이용한 종래의 캐패시터 제조방법에서는 메모리 소자가 고집적화 될 수록 셀의 동작에 필요한 충분한 캐패시터 용량을 확보하는데 어려움이 있었다. 이러한 캐패시터 용량의 감소는 소자의 특성에 영향을 미치게 되어 결국 소자의 신뢰성을 저하시키는 문제를 일으킨다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, TiO2막을 유전체막으로 이용함과 더불어 WN막 및 폴리실리콘막이 적층된 구조로 플레이트 전극을 형성하여 고집적 소자에 대응하는 캐패시터의 용량을 확보할 수 있는 반도체 소자의 캐패시터 및 그의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 게이트 절연막 및 게이트와 소오스 및 드레인 영역을 구비한 반도체 기판; 상기 기판상에 형성되고 상기 소오스 영역을 노출시키는 소정의 콘택홀을 구비한 절연막; 상기 콘택홀 내부 및 양 측벽과 상기 절연막 상에 형성된 스토리지노드 전극; 상기 스토리지노드 전극 상에 형성되고 TiO2막으로 구성된 유전체막; 및, 상기 유전체막 상에 형성되고 WN막과 폴리실리콘막이 적층된 구조의 플레이트 전극을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 상부에 게이트 절연막 및 게이트가 형성됨과 더불어, 내부에 소오스 및 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 평탄화막을 형성하는 단계; 상기 소오스 영역 상의 상기 평탄화막 및 절연막을 식각하여 상기 소오스 영역의 소정 부분을 노출시켜 콘택홀을 형성하는 단계; 상기 콘택홀 내부 및 양 측벽과 상기 평탄화막상에 스토리지노드 전극을 형성하는 단계; 상기 스토리지 노드 전극 상에 TiO2를 종착하여 유전체막을 형성하는 단계; 및, 상기 유전체막 상에 WN막과 폴리실리콘막을 순차적으로 적층하여 플레이트 전극을 형성하는 단계를 포함하고, 상기 WN막을 형성한 후 어닐링하는 단계를 추가적으로 포함하는 것을 특징으로 한다.
그리고, 상기 TiO2막은 350℃의 온도에서 TPT(Tetra -Isopropyl -Titanate) 증기 및 산소를 이용하여 증착한다.
상기 구성으로 된 본 발명에 의하면, 유전체막을 유전율이 우수한 TiO2막으로 형성함과 더불어, 플레이트 전극을 WN막과 폴리실리콘막이 적층된 구조로 형성함으로써 캐패시터의 용량을 증가시킬 수 있다.
[실시 예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2A및 도 2B는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2A에 도시된 바와 같이, 반도체 기판(21) 상에 소자간 분리를 위한 필드 산화막(22)을 형성하고, 공지된 방법으로 게이트 산화막(23) 및 게이트(24)를 형성한다. 이어서, 게이트(24) 양 측벽에 산화막 스페이서(26)를 형성하고, 게이트(23) 양 측의 기판(21) 내에 소오스/드레인 영역(26, 27)을 형성하여 소자의 트랜지스터를 완성한다.
상기 트랜지스터가 형성된 반도체 기판(21) 상에 절연막(28)을 형성하고, 토플로지를 향상시키기 위하여 층간 절연막(28) 상에 평탄화막으로서 BPSG막(29)을 증착한 후 플로우시킨다.
도 2B에 도시된 바와 같이, BPSG막(29) 상부에 포토리소그라피 기술을 통하여 감광막 패턴(도시되지 않음)을 형성하고, 상기 감광막 패턴을 이용하여 소오스 영역(26) 상의 BPSG막(29) 및 층간 절연막(28))을 식각하여 소오스 영역(26)을 소정부분 노출시켜 콘택홀을 형성한다. 이어서, 상기 콘택홀 내부 및 양 측벽과 BPSG막(29) 상에 인-시튜(in-situ) 방식으로 도핑된 제 1 폴리실리콘막(30)을 증착하고 소정의 형태로 패터닝하여 스토리지노드 전극을 형성한다.
그리고 나서, 폴리실리콘막(30) 상부에 유전체막으로서 유전율이 높은 TiO2막(31)을 35℃의 온도에서 TPT(Tetra-Isopropyl-Titanate) 증기(vapor) 및 산소를 사용하여 LPCVD방법 또는 1×10-6 torr 의 압력으로 전자 빔 증착(Electron-Beam Evaporation) 방법으로 형성한다. TiO2막(31) 상부에 WN막(32)을 스퍼터링 방식으로 증착하고, TiO2막(31)에 대한 누설 전류를 줄이기 위하여 800℃의 온도 및 N2O 분위기에서 약 60초 동안 어닐링한 다음, WN막(32) 상에 인 시튜 방식으로 도핑된 제 2 폴리실리콘막(33)을 형성하여 플레이트 전극(100)을 형성함으로써 캐패시터를 완성한다. 여기서, WN막(32)은 후속으로 진행되는 열공정의 진행시 고온에서 안정성을 가짐과 더불어 전도성이 우수한 반면, 저항력이 낮기 때문에 적정의 저항력을 갖기 위하여 제 2 폴리실리콘막(33)을 WN막(32)에 형성하게 된다.
상기 실시예에 의하면, 유전체막을 유전율이 우수한 TiO2막으로 형성함과 더불어, 플레이트 전극을 WN막과 폴리실리콘막이 적층된 구조로 형성함으로써 캐패시터의 용량을 증가시킬 수 있다. 이에 따라, 소자의 신뢰성을 향상시킬 수 있을 뿐만 아니라, 고집적 소자에 대응할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
도 1은 종래의 반도체 소자의 캐패시터를 나타낸 단면도.
도 2A 및 도 2B는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 필드 산화막
23 : 게이트 산화막 24 : 게이트
25 : 측벽 스페이서 26/27 : 소오스/드레인 영역
28 : 층간 절연막 29 : BPSG막
30 : 제 1 폴리실리콘막 31 : TiO2막
32 : WN막 33 : 제 2 폴리실리콘막
100 : 플레이트 전극
Claims (11)
- 반도체기판 상에 게이트 절연막을 개재시켜 형성된 게이트와,상기 게이트의 양측 하부 기판에 형성된 소오스 및 드레인 영역과,상기 결과의 기판 상에 형성되고 상기 소오스 영역을 노출시키는 소정의 콘택홀을 구비한 절연막;상기 절연막 상에 상기 콘택홀 내부 및 양 측벽을 덮는 캐패시터의 스토리지노드 전극;상기 스토리지노드 전극 상에 형성된 TiO2막으로 구성된 유전체막; 및,상기 유전체막 상에 형성되고 WN막과 도핑된 폴리실리콘막이 적층된 구조의 플레이트 전극을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 반도체기판 상에 게이트 절연막을 개재시켜 게이트를 형성하고 나서, 상기 게이트의 양측 하부 기판에 소오스 및 드레인 영역을 형성하는 단계와,상기 결과의 기판 상에 층간 절연막을 차례로 형성하는 단계;상기 층간절연막을 식각하여 상기 소오스 영역의 소정 부분을 노출시키는 콘택홀을 형성하는 단계;상기 층간절연막 상에 상기 콘택홀 내부 및 양 측벽을 덮는 캐패시터의 스토리지노드 전극을 형성하는 단계;상기 스토리지 노드 전극 상에 350℃의 온도에서 TPT(Tetra -Isopropyl - Titanate) 증기 및 산소를 이용하여 LPCVD 방식으로 증착하여 TiO2유전체막을 형성하는 단계; 및,상기 TiO2유전체막 상에 스퍼터링 방식의 WN막과 도핑된 폴리실리콘막을 순차적으로 적층하여 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 2항에 있어서, 상기 WN막을 형성한 후 어닐링하는 단계를 추가적으로 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 3 항에 있어서, 상기 어닐링은 800℃의 온도 및 N2O 분위기에서 약 60초 동안 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 2 항에 있어서, 상기 스토리지 노드 전극은 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 5 항에 있어서, 상기 도핑된 폴리실리콘막은 인-시튜 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 LPCVD 방식은 전자 빔 증착 방식인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 7 항에 있어서, 상기 전자 빔 증착 방식은 1×10-6 torr 의 압력에서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 2항에 있어서, 상기 WN막은 스퍼터링 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 2항에 있어서, 상기 폴리실리콘막은 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 10항에 있어서, 상기 도핑된 폴리실리콘막은 인-시튜방식으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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