JPH0964313A - 半導体装置の配線方法 - Google Patents
半導体装置の配線方法Info
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- JPH0964313A JPH0964313A JP8176710A JP17671096A JPH0964313A JP H0964313 A JPH0964313 A JP H0964313A JP 8176710 A JP8176710 A JP 8176710A JP 17671096 A JP17671096 A JP 17671096A JP H0964313 A JPH0964313 A JP H0964313A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】 （修正有）
【課題】 半導体装置の配線方法を提供する。
【解決手段】 ソース領域／ドレイン領域２及びゲート
電極３を具備したトランジスターとビットライン４、層
間絶縁膜ＩＬＤ、ストレージ電極５及び誘電体膜６が形
成されている半導体基板１の全面に第１導電物質層７Ａ
を形成する。次に第１導電物質層をパタニングし、前記
結果物上に平坦化層８Ａ、第１絶縁物質層９Ａ及びフォ
トレジスト層を順次に積層する。トランジスターのソー
ス／ドレイン及びゲート電極３の領域の一部を露出させ
るためにフォトレジストをパタニングし、フォトレジス
トをマスクとして第１絶縁物質層９Ａ及び平坦化層を等
方性蝕刻し、また平坦化層の残余の厚さ、第１導電物質
層及び層間絶縁膜を異方性蝕刻しコンタクトホールを形
成する。その後フォトレジストを除去して、前記結果物
に第２導電物質層１２を蒸着してそれをエッチバックす
る。
電極３を具備したトランジスターとビットライン４、層
間絶縁膜ＩＬＤ、ストレージ電極５及び誘電体膜６が形
成されている半導体基板１の全面に第１導電物質層７Ａ
を形成する。次に第１導電物質層をパタニングし、前記
結果物上に平坦化層８Ａ、第１絶縁物質層９Ａ及びフォ
トレジスト層を順次に積層する。トランジスターのソー
ス／ドレイン及びゲート電極３の領域の一部を露出させ
るためにフォトレジストをパタニングし、フォトレジス
トをマスクとして第１絶縁物質層９Ａ及び平坦化層を等
方性蝕刻し、また平坦化層の残余の厚さ、第１導電物質
層及び層間絶縁膜を異方性蝕刻しコンタクトホールを形
成する。その後フォトレジストを除去して、前記結果物
に第２導電物質層１２を蒸着してそれをエッチバックす
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の配線方
法に係り、特にセルキャパシタのプレート電極として使
用される導電層が同時に周辺回路部の配線連結層として
使用される金属配線方法に関する。
法に係り、特にセルキャパシタのプレート電極として使
用される導電層が同時に周辺回路部の配線連結層として
使用される金属配線方法に関する。
【０００２】
【従来の技術】半導体装置の金属配線方法は半導体装置
の動作速度、収率及び信頼性を決定する要因となるので
半導体製造工程の中で重要な位置を占めている。
の動作速度、収率及び信頼性を決定する要因となるので
半導体製造工程の中で重要な位置を占めている。
【０００３】一般的に、半導体メモリ装置、特にＤＲＡ
Ｍにおいて、高集積化はデザインルールの減少を切実に
要求することになり、これはつまり半導体装置の水平的
膨脹を抑制することになる。従って、水平方向への長さ
に対した垂直方向への高さの比を示す横縦比が増加し後
続工程における工程上の難関を誘発させている。また、
工程の形成層の数が増加することにより製品の出荷期間
を長くする短所を生んでいる。
Ｍにおいて、高集積化はデザインルールの減少を切実に
要求することになり、これはつまり半導体装置の水平的
膨脹を抑制することになる。従って、水平方向への長さ
に対した垂直方向への高さの比を示す横縦比が増加し後
続工程における工程上の難関を誘発させている。また、
工程の形成層の数が増加することにより製品の出荷期間
を長くする短所を生んでいる。
【０００４】図１Ａ及び図１Ｂは従来の技術による半導
体メモリ装置のセルアレー部と周辺回路部の垂直断面図
を示した。ここで、各図面のＡ系列はセルアレー部を、
Ｂ系列は周辺回路部を示す。具体的に、半導体基板１の
活性領域にソース／ドレイン領域２及びゲート電極３を
具備したトランジスターとビットライン４が形成され、
層間絶縁膜（InterLayer Dielectric：以下ILDと称す
る）上のストレージ電極５をパタニングした後、誘電体
膜６及びプレート電極７をパタニングしてセルキャパシ
タを完成する。
体メモリ装置のセルアレー部と周辺回路部の垂直断面図
を示した。ここで、各図面のＡ系列はセルアレー部を、
Ｂ系列は周辺回路部を示す。具体的に、半導体基板１の
活性領域にソース／ドレイン領域２及びゲート電極３を
具備したトランジスターとビットライン４が形成され、
層間絶縁膜（InterLayer Dielectric：以下ILDと称す
る）上のストレージ電極５をパタニングした後、誘電体
膜６及びプレート電極７をパタニングしてセルキャパシ
タを完成する。
【０００５】図２Ａ及び図２Ｂは平坦化膜とフォトレジ
ストを形成した段階を示す。具体的に、図１Ａ及び図１
Ｂに示された製造工程により発生した段差を平坦化させ
る目的で平坦化層８、例えばＯ3 −ＴＥＯＳ（Tetra Et
hoxy Silane ）を３０００〜７０００Åの厚さで蒸着す
る。第１絶縁物質層９、例えばＰＥ−ＴＥＯＳを１００
０〜３０００Åの厚さで蒸着した後、コンタクトホール
の形成のためにフォトレジスト１０を形成してパタニン
グする。この際セルアレー部の内にはコンタクトが形成
されない。
ストを形成した段階を示す。具体的に、図１Ａ及び図１
Ｂに示された製造工程により発生した段差を平坦化させ
る目的で平坦化層８、例えばＯ3 −ＴＥＯＳ（Tetra Et
hoxy Silane ）を３０００〜７０００Åの厚さで蒸着す
る。第１絶縁物質層９、例えばＰＥ−ＴＥＯＳを１００
０〜３０００Åの厚さで蒸着した後、コンタクトホール
の形成のためにフォトレジスト１０を形成してパタニン
グする。この際セルアレー部の内にはコンタクトが形成
されない。
【０００６】図３Ａ及び図３Ｂは周辺回路部のソース／
ドレイン領域にコンタクトホールを形成する段階を示
す。具体的に、前記第１絶縁物質層９及び平坦化層８を
１０００〜４０００Åの厚さで等方性蝕刻した後残り平
坦化層及び層間絶縁膜を異方性蝕刻してソース／ドレイ
ン領域２の上にコンタクトホール１１を形成させる。
ドレイン領域にコンタクトホールを形成する段階を示
す。具体的に、前記第１絶縁物質層９及び平坦化層８を
１０００〜４０００Åの厚さで等方性蝕刻した後残り平
坦化層及び層間絶縁膜を異方性蝕刻してソース／ドレイ
ン領域２の上にコンタクトホール１１を形成させる。
【０００７】図４Ａ及び図４Ｂは周辺回路部の配線連結
ラインを形成した段階を示す。具体的に、前記のような
結果物の全面に第１導電物質１２、例えばタングステン
を２０００〜５０００Åで蒸着しフォトレジストにより
パタニングすることにより配線連結ラインを形成させ
る。
ラインを形成した段階を示す。具体的に、前記のような
結果物の全面に第１導電物質１２、例えばタングステン
を２０００〜５０００Åで蒸着しフォトレジストにより
パタニングすることにより配線連結ラインを形成させ
る。
【０００８】図５Ａ及び図５Ｂはセルアレー部を示した
図１Ａ乃至図４Ａの工程段階と周辺回路部を示した図１
Ｂ及び図４Ｂの工程段階のマスクパターンを各々示す。
具体的に、半導体基板の活性領域マスク１’の上にゲー
ト電極マスク３’、ビットラインマスク４’、ストレー
ジ電極マスク５’、プレート電極マスク７’、コンタク
トホールマスク１１’、配線ラインマスク１２’が示さ
れている。図面上の太い実線“カットライン”は工程進
行時の断面観察地点である。前記のマスクパターンを用
いて、セルアレー部では図１Ａ乃至図４Ａの工程を、周
辺回路部では図１Ｂ及び図４Ｂの工程を進行しうる。
図１Ａ乃至図４Ａの工程段階と周辺回路部を示した図１
Ｂ及び図４Ｂの工程段階のマスクパターンを各々示す。
具体的に、半導体基板の活性領域マスク１’の上にゲー
ト電極マスク３’、ビットラインマスク４’、ストレー
ジ電極マスク５’、プレート電極マスク７’、コンタク
トホールマスク１１’、配線ラインマスク１２’が示さ
れている。図面上の太い実線“カットライン”は工程進
行時の断面観察地点である。前記のマスクパターンを用
いて、セルアレー部では図１Ａ乃至図４Ａの工程を、周
辺回路部では図１Ｂ及び図４Ｂの工程を進行しうる。
【０００９】前記のような従来の構造の製造工程におい
て、徐々に半導体素子が高集積化されることにより横縦
比の急激な増加とデザインルールの減少でメタルコンタ
クト及び後続金属配線層のパタニング工程でコンタクト
の不良及び写真工程時乱反射による金属配線層の切れ等
多くの問題点を発生させている。
て、徐々に半導体素子が高集積化されることにより横縦
比の急激な増加とデザインルールの減少でメタルコンタ
クト及び後続金属配線層のパタニング工程でコンタクト
の不良及び写真工程時乱反射による金属配線層の切れ等
多くの問題点を発生させている。
【００１０】
【発明が解決しようとする課題】本発明の目的は同一な
導電層としてセルのプレート電極だけでなく周辺回路部
の金属配線を形成し工程段階を減らしうる金属配線の方
法を提供することである。
導電層としてセルのプレート電極だけでなく周辺回路部
の金属配線を形成し工程段階を減らしうる金属配線の方
法を提供することである。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明の特徴による半導体装置の配線方法は、半導体
基板上にソース領域、ドレイン領域及びゲート電極を具
備したトランジスターとビットライン、層間絶縁膜、ス
トレジ電極及び誘電体膜を順次に形成する段階と、前記
半導体基板の全面に第１導電物質層を形成する段階と、
前記第１導電物質層をパタニングする段階と、前記結果
物上に平坦化層、第１絶縁物質層及びフォトレジストを
順次に積層する段階と、前記トランジスターのソース／
ドレイン及びゲート電極の領域の一部を露出させるため
に前記フォトレジストをパタニングする段階と、前記パ
タニングされたフォトレジストをマスクとして前記第１
絶縁物質層及び前記平坦化層を等方性蝕刻する段階と、
前記平坦化層の残余の厚さ、前記第１導電物質層及び前
記層間絶縁膜を異方性蝕刻しコンタクトホールを形成す
る段階と、前記フォトレジストを除去する段階と、前記
結果物に第２導電物質層を蒸着する段階と、前記第２導
電物質層をエッチングバックし前記コンタクトホールに
のみ第２導電物質層を残す段階を具備することを特徴と
する半導体装置の配線方法を提供する。
の本発明の特徴による半導体装置の配線方法は、半導体
基板上にソース領域、ドレイン領域及びゲート電極を具
備したトランジスターとビットライン、層間絶縁膜、ス
トレジ電極及び誘電体膜を順次に形成する段階と、前記
半導体基板の全面に第１導電物質層を形成する段階と、
前記第１導電物質層をパタニングする段階と、前記結果
物上に平坦化層、第１絶縁物質層及びフォトレジストを
順次に積層する段階と、前記トランジスターのソース／
ドレイン及びゲート電極の領域の一部を露出させるため
に前記フォトレジストをパタニングする段階と、前記パ
タニングされたフォトレジストをマスクとして前記第１
絶縁物質層及び前記平坦化層を等方性蝕刻する段階と、
前記平坦化層の残余の厚さ、前記第１導電物質層及び前
記層間絶縁膜を異方性蝕刻しコンタクトホールを形成す
る段階と、前記フォトレジストを除去する段階と、前記
結果物に第２導電物質層を蒸着する段階と、前記第２導
電物質層をエッチングバックし前記コンタクトホールに
のみ第２導電物質層を残す段階を具備することを特徴と
する半導体装置の配線方法を提供する。
【００１２】従って、本発明の特徴によれば同一な導電
層としてセルのプレート電極だけでなく周辺回路部の金
属配線を形成し工程段階を減らしうる半導体装置の金属
配線の形成方法が得られる。
層としてセルのプレート電極だけでなく周辺回路部の金
属配線を形成し工程段階を減らしうる半導体装置の金属
配線の形成方法が得られる。
【００１３】また、本発明の他の特徴による半導体装置
の配線方法は、半導体基板上にソース領域、ドレイン領
域及びゲート電極を具備したトランジスターとビットラ
イン、層間絶縁膜、ストレジ電極及び誘電体膜を順次に
形成する段階と、前記半導体基板の全面に第１導電物質
層を形成する段階と、前記第１導電物質層上にフォトレ
ジスト層を形成する段階と、前記トランジスターのソー
ス／ドレイン及びゲート電極の一部を露出させるために
前記フォトレジスト層をパタニングする段階と、前記パ
タニングされたフォトレジストをマスクとして前記第１
導電物質層を等方性蝕刻する段階と、前記第１導電物質
層の下部に存在する前記層間絶縁膜を異方性蝕刻しコン
タクトホールを形成する段階と、前記フォトレジストを
除去する段階と、前記結果物に第２導電物質層を蒸着す
る段階と、前記第２導電物質層をパタニングしてこの際
前記第１導電物質層も一緒にパタニングする段階を具備
することを特徴とする半導体装置の配線方法を提供す
る。
の配線方法は、半導体基板上にソース領域、ドレイン領
域及びゲート電極を具備したトランジスターとビットラ
イン、層間絶縁膜、ストレジ電極及び誘電体膜を順次に
形成する段階と、前記半導体基板の全面に第１導電物質
層を形成する段階と、前記第１導電物質層上にフォトレ
ジスト層を形成する段階と、前記トランジスターのソー
ス／ドレイン及びゲート電極の一部を露出させるために
前記フォトレジスト層をパタニングする段階と、前記パ
タニングされたフォトレジストをマスクとして前記第１
導電物質層を等方性蝕刻する段階と、前記第１導電物質
層の下部に存在する前記層間絶縁膜を異方性蝕刻しコン
タクトホールを形成する段階と、前記フォトレジストを
除去する段階と、前記結果物に第２導電物質層を蒸着す
る段階と、前記第２導電物質層をパタニングしてこの際
前記第１導電物質層も一緒にパタニングする段階を具備
することを特徴とする半導体装置の配線方法を提供す
る。
【００１４】従って、本発明の他の特徴によれば同一な
導電層としてセルのプレート電極だけでなく周辺回路部
の金属配線を形成し工程段階を減らしうる半導体装置の
金属配線の形成方法を得ることだけでなく、第１絶縁物
質の厚さほどの垂直的な増加を抑制させた構造に因し横
縦比を改善させることにより工程を容易にしうる利点も
得られる。
導電層としてセルのプレート電極だけでなく周辺回路部
の金属配線を形成し工程段階を減らしうる半導体装置の
金属配線の形成方法を得ることだけでなく、第１絶縁物
質の厚さほどの垂直的な増加を抑制させた構造に因し横
縦比を改善させることにより工程を容易にしうる利点も
得られる。
【００１５】また、本発明の他の特徴による半導体装置
の配線方法は、半導体基板上にソース領域、ドレイン領
域及びゲート電極を具備したトランジスターとビットラ
イン、層間絶縁膜、ストレジ電極及び誘電体膜を順次に
形成する段階と、前記半導体基板の全面に第１導電物質
層を形成する段階と、前記第１導電物質層をパタニング
する段階と、前記結果物上に平坦化層、第１絶縁物質層
及びフォトレジスト層を順次に積層する段階と、前記ト
ランジスターのソース／ドレイン領域、ゲート電極及び
パタニングされた前記第１導電物質層の一部を露出させ
るために前記フォトレジストをパタニングする段階と、
前記パタニングされたフォトレジストをマスクとして第
１絶縁物質層及び平坦化物質層を等方性蝕刻する段階
と、前記平坦化物質層の残余の厚さ及び前記層間絶縁膜
を異方性蝕刻し前記パタニングされた前記第１導電物質
層の上部と前記トランジスターのソース／ドレイン領域
またはゲート電極にコンタクトホールを形成する段階
と、前記フォトレジストを除去する段階と、前記結果物
に第２導電物質層を蒸着し前記コンタクトホールを埋込
む段階と、前記第２導電物質層をパタニングする段階を
具備することを特徴とする半導体装置の配線方法を提供
する。
の配線方法は、半導体基板上にソース領域、ドレイン領
域及びゲート電極を具備したトランジスターとビットラ
イン、層間絶縁膜、ストレジ電極及び誘電体膜を順次に
形成する段階と、前記半導体基板の全面に第１導電物質
層を形成する段階と、前記第１導電物質層をパタニング
する段階と、前記結果物上に平坦化層、第１絶縁物質層
及びフォトレジスト層を順次に積層する段階と、前記ト
ランジスターのソース／ドレイン領域、ゲート電極及び
パタニングされた前記第１導電物質層の一部を露出させ
るために前記フォトレジストをパタニングする段階と、
前記パタニングされたフォトレジストをマスクとして第
１絶縁物質層及び平坦化物質層を等方性蝕刻する段階
と、前記平坦化物質層の残余の厚さ及び前記層間絶縁膜
を異方性蝕刻し前記パタニングされた前記第１導電物質
層の上部と前記トランジスターのソース／ドレイン領域
またはゲート電極にコンタクトホールを形成する段階
と、前記フォトレジストを除去する段階と、前記結果物
に第２導電物質層を蒸着し前記コンタクトホールを埋込
む段階と、前記第２導電物質層をパタニングする段階を
具備することを特徴とする半導体装置の配線方法を提供
する。
【００１６】従って、本発明のその他の特徴によれば同
一な導電層としてセルのプレート電極だけでなく周辺回
路部の金属配線を形成し工程マージンを確保しうる半導
体装置の金属配線の方法が得られる。
一な導電層としてセルのプレート電極だけでなく周辺回
路部の金属配線を形成し工程マージンを確保しうる半導
体装置の金属配線の方法が得られる。
【００１７】
【発明の実施の形態】図６Ａ乃至図９Ｂは本発明の第１
実施例による配線方法を工程の順序通りに示した図であ
る。
実施例による配線方法を工程の順序通りに示した図であ
る。
【００１８】図６Ａ乃至図６Ｂは本発明による半導体装
置の配線方法をセルアレー部と周辺回路部の垂直断面図
を通して示した。具体的に、半導体基板１の活性領域に
ソース／ドレイン領域２及びゲート電極３を具備したト
ランジスターとビットライン４、層間絶縁膜ＩＬＤ及び
ストレジ電極５、誘電体膜６と第１導電物質層７Ａを形
成した。この際セルアレーに蒸着される第１導電物質層
７Ａはセルキャパシタのプレート電極の役割をすること
になり周辺回路部領域にパタニングされる第１導電物質
層７Ａは配線連結層として作用することになる。
置の配線方法をセルアレー部と周辺回路部の垂直断面図
を通して示した。具体的に、半導体基板１の活性領域に
ソース／ドレイン領域２及びゲート電極３を具備したト
ランジスターとビットライン４、層間絶縁膜ＩＬＤ及び
ストレジ電極５、誘電体膜６と第１導電物質層７Ａを形
成した。この際セルアレーに蒸着される第１導電物質層
７Ａはセルキャパシタのプレート電極の役割をすること
になり周辺回路部領域にパタニングされる第１導電物質
層７Ａは配線連結層として作用することになる。
【００１９】本実施例の前記ストレジ電極５はドーピン
グされたポリシリコンを３０００〜７０００Åの厚さで
使用し、前記層間絶縁膜ＩＬＤはＮ2 雰囲気でアニーリ
ングする方法でＢＰＳＧ膜を形成し、前記誘電体膜６は
Ｔａ2Ｏ5を５０〜１５０Åの厚さで使用した。プレート
電極の第１導電物質層７Ａは元素周期率表上のＶ族元素
のイオンがポリシリコンの全面にドーピングされたポリ
シリコンを使用した。前記誘電体膜はＮＯ（Nitride／O
xide）を、前記層間絶縁膜はＨＴＯ膜またはＵＳＧ膜を
代りに使用しうる。また、第１導電物質としては前記ポ
リシリコンの代りにタングステンも使用しうる。
グされたポリシリコンを３０００〜７０００Åの厚さで
使用し、前記層間絶縁膜ＩＬＤはＮ2 雰囲気でアニーリ
ングする方法でＢＰＳＧ膜を形成し、前記誘電体膜６は
Ｔａ2Ｏ5を５０〜１５０Åの厚さで使用した。プレート
電極の第１導電物質層７Ａは元素周期率表上のＶ族元素
のイオンがポリシリコンの全面にドーピングされたポリ
シリコンを使用した。前記誘電体膜はＮＯ（Nitride／O
xide）を、前記層間絶縁膜はＨＴＯ膜またはＵＳＧ膜を
代りに使用しうる。また、第１導電物質としては前記ポ
リシリコンの代りにタングステンも使用しうる。
【００２０】図７Ａ及び図７Ｂは平坦化層、第１絶縁物
質層及びフォトレジスト層を形成する段階を示す。具体
的に、図６Ａ及び図６Ｂと関連して説明した製造工程に
よりその表面に段差が発生するので半導体基板の表面を
平坦化させる目的で平坦化層８、例えばＯ3 −ＴＥＯＳ
（Tetra Ethoxy Silane）を３０００〜６０００Åで蒸
着し、次いで第１絶縁物質層９、例えばＰＥ−ＴＥＯＳ
を１０００〜３０００Åで蒸着し、フォトレジストを蒸
着した後、コンタクトの形成のためにフォトレジスト１
０をパタニングした。前記平坦化層はＮ2 雰囲気で８０
０〜９００℃でアニーリングする方法でＢＰＳＧ膜を形
成することもある。また、第１絶縁物質はＰＥ−ＴＥＯ
Ｓの代りに酸化膜も使用する。
質層及びフォトレジスト層を形成する段階を示す。具体
的に、図６Ａ及び図６Ｂと関連して説明した製造工程に
よりその表面に段差が発生するので半導体基板の表面を
平坦化させる目的で平坦化層８、例えばＯ3 −ＴＥＯＳ
（Tetra Ethoxy Silane）を３０００〜６０００Åで蒸
着し、次いで第１絶縁物質層９、例えばＰＥ−ＴＥＯＳ
を１０００〜３０００Åで蒸着し、フォトレジストを蒸
着した後、コンタクトの形成のためにフォトレジスト１
０をパタニングした。前記平坦化層はＮ2 雰囲気で８０
０〜９００℃でアニーリングする方法でＢＰＳＧ膜を形
成することもある。また、第１絶縁物質はＰＥ−ＴＥＯ
Ｓの代りに酸化膜も使用する。
【００２１】図８Ａ及び図８Ｂは周辺回路部のソース／
ドレイン領域にコンタクトホールを形成する段階を示
す。具体的に、前記第１絶縁物質層９及び平坦化層８を
１０００〜４０００Åで等方性蝕刻した後、残り平坦化
層８及び第１導電物質層７を異方性蝕刻しソース／ドレ
イン領域２までコンタクト１１を形成させる。もし、ゲ
ート電極を配線連結する時はゲート電極の上部にコンタ
クトホールを形成する。このようにコンタクトホールを
形成することにより、後続工程で第２導電物質層が前記
トランジスターのソース／ドレイン領域、ゲート電極及
び第１導電物質層の側壁の中何れか１つと互いに接触さ
れることになる。
ドレイン領域にコンタクトホールを形成する段階を示
す。具体的に、前記第１絶縁物質層９及び平坦化層８を
１０００〜４０００Åで等方性蝕刻した後、残り平坦化
層８及び第１導電物質層７を異方性蝕刻しソース／ドレ
イン領域２までコンタクト１１を形成させる。もし、ゲ
ート電極を配線連結する時はゲート電極の上部にコンタ
クトホールを形成する。このようにコンタクトホールを
形成することにより、後続工程で第２導電物質層が前記
トランジスターのソース／ドレイン領域、ゲート電極及
び第１導電物質層の側壁の中何れか１つと互いに接触さ
れることになる。
【００２２】図９Ａ及び図９Ｂは配線連結ラインを形成
する段階を示す。具体的に前記のような結果物の全面に
第２導電物質層１２、例えばタングステンを２０００〜
８０００Åの厚さで蒸着しこれをエッチングバックする
ことによりコンタクトホール１１にのみ前記第２導電物
質１２で埋込んだ。前記第２導電物質はアルミニウム金
属より形成することもできる。
する段階を示す。具体的に前記のような結果物の全面に
第２導電物質層１２、例えばタングステンを２０００〜
８０００Åの厚さで蒸着しこれをエッチングバックする
ことによりコンタクトホール１１にのみ前記第２導電物
質１２で埋込んだ。前記第２導電物質はアルミニウム金
属より形成することもできる。
【００２３】図１０Ａ及び図１０Ｂはセルアレー部を示
した図６Ａ乃至図９Ａの工程段階と周辺回路部を示した
図６Ｂ乃至図９Ｂの工程段階のマスクパターンを各々示
す。具体的に、半導体基板の活性領域マスク１’の上に
ゲート電極マスク３’、ビットラインマスク４’、スト
レージ電極マスク５’、プレート電極マスク７’、コン
タクトホールマスク１１’、配線ラインマスク１２’等
を示す。前記のマスクパターンとして、セルアレー部で
は図６Ａ乃至図９Ａの工程を、周辺回路部では図６Ｂ及
び図９Ｂの工程を進行しうる。
した図６Ａ乃至図９Ａの工程段階と周辺回路部を示した
図６Ｂ乃至図９Ｂの工程段階のマスクパターンを各々示
す。具体的に、半導体基板の活性領域マスク１’の上に
ゲート電極マスク３’、ビットラインマスク４’、スト
レージ電極マスク５’、プレート電極マスク７’、コン
タクトホールマスク１１’、配線ラインマスク１２’等
を示す。前記のマスクパターンとして、セルアレー部で
は図６Ａ乃至図９Ａの工程を、周辺回路部では図６Ｂ及
び図９Ｂの工程を進行しうる。
【００２４】従って、本実施例は同一な導電層としてセ
ルのプレート電極だけでなく周辺回路部の金属配線を形
成し工程段階を減らしうる金属配線の方法を提供する。
ルのプレート電極だけでなく周辺回路部の金属配線を形
成し工程段階を減らしうる金属配線の方法を提供する。
【００２５】図１１Ａ及び図１３Ｂは本発明の第２実施
例による配線形成方法を工程の順序の通りに示す。
例による配線形成方法を工程の順序の通りに示す。
【００２６】図１１Ａ及び図１１Ｂは本発明による製造
方法をセルアレー部と周辺回路部の垂直断面図を通して
示した。具体的に、半導体基板１の活性領域にソース／
ドレイン領域２及びゲート電極３を具備したトランジス
ターとビットライン４、層間絶縁膜及びストレジ電極５
を形成した後パタニングする。セルアレー部に誘電体膜
６を形成した後第１導電物質層７を全面蒸着した。
方法をセルアレー部と周辺回路部の垂直断面図を通して
示した。具体的に、半導体基板１の活性領域にソース／
ドレイン領域２及びゲート電極３を具備したトランジス
ターとビットライン４、層間絶縁膜及びストレジ電極５
を形成した後パタニングする。セルアレー部に誘電体膜
６を形成した後第１導電物質層７を全面蒸着した。
【００２７】本実施例で前記ストレジ電極５はドーピン
グされたポリシリコンを３０００〜７０００Åの厚さで
使用し、前記層間絶縁膜はＮ2 雰囲気でアニーリングす
る方法でＢＰＳＧ膜を形成し、前記誘電体膜６はＴａ2
Ｏ5を５０〜１５０Åの厚さで使用した。プレート電極
の第１導電物質層７は周期率表上のＶ族元素のイオンが
ポリシリコンの全面にインサイチュ（insitu）ドーピン
グされたポリシリコンを２０００〜５０００Åの厚さで
使用した。前記誘電体膜としてはＮＯ（Nitride／Oxide
）を、前記層間絶縁膜としてはＨＴＯ膜またはＵＳＧ
膜を代りに使用しうる。また、第１導電物質としては前
記ポリシリコンの代りにタングステンも使用しうる。
グされたポリシリコンを３０００〜７０００Åの厚さで
使用し、前記層間絶縁膜はＮ2 雰囲気でアニーリングす
る方法でＢＰＳＧ膜を形成し、前記誘電体膜６はＴａ2
Ｏ5を５０〜１５０Åの厚さで使用した。プレート電極
の第１導電物質層７は周期率表上のＶ族元素のイオンが
ポリシリコンの全面にインサイチュ（insitu）ドーピン
グされたポリシリコンを２０００〜５０００Åの厚さで
使用した。前記誘電体膜としてはＮＯ（Nitride／Oxide
）を、前記層間絶縁膜としてはＨＴＯ膜またはＵＳＧ
膜を代りに使用しうる。また、第１導電物質としては前
記ポリシリコンの代りにタングステンも使用しうる。
【００２８】図１２Ａ及び図１２Ｂは前記第１導電物質
層と層間絶縁膜を蝕刻してコンタクトホールを形成する
段階を示す。具体的に、フォトレジスト１０をパタニン
グし、前記第１導電物質層７を等方性蝕刻してパタニン
グされた第１導電物質層７Ａを形成した後層間絶縁膜を
異方性蝕刻してソース／ドレイン領域２までコンタクト
１１を形成させる。もし、ゲート電極を配線連結する時
はゲート電極の上部にコンタクトホールを形成する。
層と層間絶縁膜を蝕刻してコンタクトホールを形成する
段階を示す。具体的に、フォトレジスト１０をパタニン
グし、前記第１導電物質層７を等方性蝕刻してパタニン
グされた第１導電物質層７Ａを形成した後層間絶縁膜を
異方性蝕刻してソース／ドレイン領域２までコンタクト
１１を形成させる。もし、ゲート電極を配線連結する時
はゲート電極の上部にコンタクトホールを形成する。
【００２９】図１３Ａ及び図１３Ｂは配線連結ラインを
形成する段階を示す。具体的に前記のような結果物の全
面に第２導電物質層１２、例えばタングステンを２００
０〜８０００Åの厚さで蒸着しフォトレジストを利用し
てパタニングする。この際、パタニングされた第１導電
物質層７Ａも同時にエッチングされる。前記第２導電物
質層はアルミニウム金属より形成することもできる。
形成する段階を示す。具体的に前記のような結果物の全
面に第２導電物質層１２、例えばタングステンを２００
０〜８０００Åの厚さで蒸着しフォトレジストを利用し
てパタニングする。この際、パタニングされた第１導電
物質層７Ａも同時にエッチングされる。前記第２導電物
質層はアルミニウム金属より形成することもできる。
【００３０】前記のような工程によりセルアレーにはプ
レート電極が形成され、周辺回路部の領域には配線連結
ラインが同時にパタニングされる。
レート電極が形成され、周辺回路部の領域には配線連結
ラインが同時にパタニングされる。
【００３１】図１４Ａ及び図１４Ｂはセルアレー部を示
した図１１Ａ乃至図１３Ａの工程段階と周辺回路部を示
した図１１Ｂ乃至図１３Ｂの工程段階のマスクパターン
を各々示す。具体的に、半導体基板の活性領域マスク
１’の上にゲート電極マスク３’、ビットラインマスク
４’、ストレージ電極マスク５’、プレート電極マスク
７’、コンタクトホールマスク１１’、配線ラインマス
ク１２’等を示す。前記のマスクパターンを用いて、セ
ルアレー部では図１１Ａ乃至図１３Ａの工程を、周辺回
路部では図１１Ｂ及び図１３Ｂの工程を進行しうる。
した図１１Ａ乃至図１３Ａの工程段階と周辺回路部を示
した図１１Ｂ乃至図１３Ｂの工程段階のマスクパターン
を各々示す。具体的に、半導体基板の活性領域マスク
１’の上にゲート電極マスク３’、ビットラインマスク
４’、ストレージ電極マスク５’、プレート電極マスク
７’、コンタクトホールマスク１１’、配線ラインマス
ク１２’等を示す。前記のマスクパターンを用いて、セ
ルアレー部では図１１Ａ乃至図１３Ａの工程を、周辺回
路部では図１１Ｂ及び図１３Ｂの工程を進行しうる。
【００３２】従って、本実施例による金属配線の方法は
同一な導電層としてセルのプレート電極だけでなく周辺
回路部の金属配線を形成し工程段階を減らしうる。ま
た、本実施例は第１絶縁物質の厚さほどの垂直的な増加
を抑制させた構造に因し横縦比を改善させることにより
工程を容易にしうる利点も得られる。
同一な導電層としてセルのプレート電極だけでなく周辺
回路部の金属配線を形成し工程段階を減らしうる。ま
た、本実施例は第１絶縁物質の厚さほどの垂直的な増加
を抑制させた構造に因し横縦比を改善させることにより
工程を容易にしうる利点も得られる。
【００３３】図１５Ａ及び図１８Ｂは本発明の第３実施
例による配線形成方法を工程の順序の通りに示す。
例による配線形成方法を工程の順序の通りに示す。
【００３４】図１５Ａ及び図１５Ｂは本発明による製造
方法をセルアレー部と周辺回路部の垂直断面図を通して
示した。具体的に、半導体基板１の活性領域にソース／
ドレイン領域２及びゲート電極３を具備したトランジス
ターとビットライン４、層間絶縁膜ＩＬＤ、ストレージ
電極５、誘電体膜６とパタニングされた第１導電物質層
７Ａを形成した。この際セルアレーに蒸着されるパタニ
ングされた第１導電物質層７Ａはセルキャパシタのプレ
ート電極の役割をすることになり周辺回路部の領域にパ
タニングされた第１導電物質層７Ａは配線連結層として
作用することになる。
方法をセルアレー部と周辺回路部の垂直断面図を通して
示した。具体的に、半導体基板１の活性領域にソース／
ドレイン領域２及びゲート電極３を具備したトランジス
ターとビットライン４、層間絶縁膜ＩＬＤ、ストレージ
電極５、誘電体膜６とパタニングされた第１導電物質層
７Ａを形成した。この際セルアレーに蒸着されるパタニ
ングされた第１導電物質層７Ａはセルキャパシタのプレ
ート電極の役割をすることになり周辺回路部の領域にパ
タニングされた第１導電物質層７Ａは配線連結層として
作用することになる。
【００３５】本実施例で前記ストレージ電極５はドーピ
ングされたポリシリコンを３０００〜７０００Åの厚さ
で使用し、前記層間絶縁膜はＮ2 雰囲気でアニーリング
する方法でＢＰＳＧ膜を形成し、前記誘電体膜６はＴａ
2 Ｏ5 を５０〜１５０Åの厚さで使用した。プレート電
極のパタニングされた第１導電物質７Ａは元素周期率表
上のＶ族元素のイオンがポリシリコンの全面にインサイ
チュ（insitu）ドーピングされたポリシリコンを２００
０〜５０００Åの厚さで使用した。前記誘電体膜はＮＯ
（Nitride ／Oxide ）を、前記層間絶縁膜はＨＴＯ膜ま
たはＵＳＧ膜を代りに使用しうる。また、第１導電物質
としては前記ポリシリコンの代りにタングステンも使用
しうる。
ングされたポリシリコンを３０００〜７０００Åの厚さ
で使用し、前記層間絶縁膜はＮ2 雰囲気でアニーリング
する方法でＢＰＳＧ膜を形成し、前記誘電体膜６はＴａ
2 Ｏ5 を５０〜１５０Åの厚さで使用した。プレート電
極のパタニングされた第１導電物質７Ａは元素周期率表
上のＶ族元素のイオンがポリシリコンの全面にインサイ
チュ（insitu）ドーピングされたポリシリコンを２００
０〜５０００Åの厚さで使用した。前記誘電体膜はＮＯ
（Nitride ／Oxide ）を、前記層間絶縁膜はＨＴＯ膜ま
たはＵＳＧ膜を代りに使用しうる。また、第１導電物質
としては前記ポリシリコンの代りにタングステンも使用
しうる。
【００３６】図１６Ａ及び図１６Ｂは平坦化層、第１絶
縁物質層及びフォトレジストを形成する段階を示す。具
体的に、図１５Ａ及び図１５Ｂと関連して説明した製造
工程によりその表面に段差が発生するので半導体基板の
表面を平坦化させる目的で平坦化層８、例えばＯ3 −Ｔ
ＥＯＳを３０００〜６０００Åで蒸着し、次いで第１絶
縁物質層９、例えばＰＥ−ＴＥＯＳを１０００〜３００
０Åで蒸着した後、コンタクトの形成のためにフォトレ
ジスト１０をパタニングした。前記平坦化層はＮ2 雰囲
気で８００〜９００℃でアニーリングする方法でＢＰＳ
Ｇ膜を形成することもある。また、第１絶縁物質はＰＥ
−ＴＥＯＳの代りに酸化膜も使用する。
縁物質層及びフォトレジストを形成する段階を示す。具
体的に、図１５Ａ及び図１５Ｂと関連して説明した製造
工程によりその表面に段差が発生するので半導体基板の
表面を平坦化させる目的で平坦化層８、例えばＯ3 −Ｔ
ＥＯＳを３０００〜６０００Åで蒸着し、次いで第１絶
縁物質層９、例えばＰＥ−ＴＥＯＳを１０００〜３００
０Åで蒸着した後、コンタクトの形成のためにフォトレ
ジスト１０をパタニングした。前記平坦化層はＮ2 雰囲
気で８００〜９００℃でアニーリングする方法でＢＰＳ
Ｇ膜を形成することもある。また、第１絶縁物質はＰＥ
−ＴＥＯＳの代りに酸化膜も使用する。
【００３７】図１７Ａ及び図１７Ｂは周辺回路部のソー
ス／ドレイン領域と前記パタニングされた第１導電物質
層上ににコンタクトホールを形成する段階を示す。具体
的に、前記第１絶縁物質層９及び平坦化層８を１０００
〜４０００Åで等方性蝕刻した後、残り平坦化層８及び
層間絶縁膜を異方性蝕刻しソース／ドレイン領域２と周
辺回路部の領域にパタニングされた第１導電物質７Ａま
でコンタクトホール１１Ａ、１１Ｂを形成させる。も
し、ゲート電極を配線連結する時はゲート電極の上部に
コンタクトホールを形成する。
ス／ドレイン領域と前記パタニングされた第１導電物質
層上ににコンタクトホールを形成する段階を示す。具体
的に、前記第１絶縁物質層９及び平坦化層８を１０００
〜４０００Åで等方性蝕刻した後、残り平坦化層８及び
層間絶縁膜を異方性蝕刻しソース／ドレイン領域２と周
辺回路部の領域にパタニングされた第１導電物質７Ａま
でコンタクトホール１１Ａ、１１Ｂを形成させる。も
し、ゲート電極を配線連結する時はゲート電極の上部に
コンタクトホールを形成する。
【００３８】図１８Ａ及び図１８Ｂは配線連結ラインを
形成する段階を示す。具体的に前記のような結果物の全
面に第２導電物質層１２、例えばタングステンを２００
０〜８０００Åの厚さで蒸着しフォトレジストを利用し
てパタニングする。前記第２導電物質はアルミニウム金
属より形成することもできる。
形成する段階を示す。具体的に前記のような結果物の全
面に第２導電物質層１２、例えばタングステンを２００
０〜８０００Åの厚さで蒸着しフォトレジストを利用し
てパタニングする。前記第２導電物質はアルミニウム金
属より形成することもできる。
【００３９】図１９Ａ及び図１９Ｂはセルアレー部を示
した図１５Ａ乃至図１８Ａの工程段階と周辺回路部を示
した図１５Ｂ乃至図１８Ｂの工程段階のマスクパターン
を各々示す。具体的に、半導体基板の活性領域マスク
１’の上にゲート電極マスク３’、ビットラインマスク
４’、ストレージ電極マスク５’、プレート電極マスク
７’、コンタクトホールマスク１１’、配線ラインマス
ク１２’等を示す。前記のマスクパターンを用いて、セ
ルアレー部では図１５Ａ乃至図１８Ａの工程を、周辺回
路部では図１５Ｂ及び図１８Ｂの工程を進行しうる。
した図１５Ａ乃至図１８Ａの工程段階と周辺回路部を示
した図１５Ｂ乃至図１８Ｂの工程段階のマスクパターン
を各々示す。具体的に、半導体基板の活性領域マスク
１’の上にゲート電極マスク３’、ビットラインマスク
４’、ストレージ電極マスク５’、プレート電極マスク
７’、コンタクトホールマスク１１’、配線ラインマス
ク１２’等を示す。前記のマスクパターンを用いて、セ
ルアレー部では図１５Ａ乃至図１８Ａの工程を、周辺回
路部では図１５Ｂ及び図１８Ｂの工程を進行しうる。
【００４０】前記第３実施例の場合、配線連結ラインの
一部をプレート電極が代りにすることにより第２導電物
質層、即ち第１メタルの工程マージンを確保しうる長所
を有する。
一部をプレート電極が代りにすることにより第２導電物
質層、即ち第１メタルの工程マージンを確保しうる長所
を有する。
【００４１】本発明は前記実施例に限定されなく、本発
明の技術的思想内で当分野の通常の知識を有する者によ
り多くの変形が可能であることは明白である。
明の技術的思想内で当分野の通常の知識を有する者によ
り多くの変形が可能であることは明白である。
【００４２】
【発明の効果】従って、本発明はプレート電極形成用の
第１導電物質層をセルキャパシタのプレート電極だけで
なく周辺回路部領域で配線連結の役割を果たすことによ
り第１導電物質層をパタニングする工程段階を省けるの
で製品の出荷期間を減少させる。また本発明の何れかの
態様によれば第１絶縁物質の厚さほどの垂直的な増加を
抑制させた構造に因し横縦比を改善させることにより工
程を容易にしうる利点も得られる。
第１導電物質層をセルキャパシタのプレート電極だけで
なく周辺回路部領域で配線連結の役割を果たすことによ
り第１導電物質層をパタニングする工程段階を省けるの
で製品の出荷期間を減少させる。また本発明の何れかの
態様によれば第１絶縁物質の厚さほどの垂直的な増加を
抑制させた構造に因し横縦比を改善させることにより工
程を容易にしうる利点も得られる。
【図１】 従来の技術による半導体装置の配線方法を工
程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ
及びＢ−Ｂに沿って各々切断した断面図である。
程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ
及びＢ−Ｂに沿って各々切断した断面図である。
【図２】 従来の技術による半導体装置の配線方法を工
程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ
及びＢ−Ｂに沿って各々切断した断面図である。
程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ
及びＢ−Ｂに沿って各々切断した断面図である。
【図３】 従来の技術による半導体装置の配線方法を工
程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ
及びＢ−Ｂに沿って各々切断した断面図である。
程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ
及びＢ−Ｂに沿って各々切断した断面図である。
【図４】 従来の技術による半導体装置の配線方法を工
程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ
及びＢ−Ｂに沿って各々切断した断面図である。
程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ
及びＢ−Ｂに沿って各々切断した断面図である。
【図５】 従来の技術による半導体装置の配線方法を工
程順序の通りに示した図である。
程順序の通りに示した図である。
【図６】 本発明の第１実施例による半導体装置の配線
方法を工程順序の通りに示した図１０Ａ及び図１０Ｂの
ラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図で
ある。
方法を工程順序の通りに示した図１０Ａ及び図１０Ｂの
ラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図で
ある。
【図７】 本発明の第１実施例による半導体装置の配線
方法を工程順序の通りに示した図１０Ａ及び図１０Ｂの
ラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図で
ある。
方法を工程順序の通りに示した図１０Ａ及び図１０Ｂの
ラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図で
ある。
【図８】 本発明の第１実施例による半導体装置の配線
方法を工程順序の通りに示した図１０Ａ及び図１０Ｂの
ラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図で
ある。
方法を工程順序の通りに示した図１０Ａ及び図１０Ｂの
ラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図で
ある。
【図９】 本発明の第１実施例による半導体装置の配線
方法を工程順序の通りに示した図１０Ａ及び図１０Ｂの
ラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図で
ある。
方法を工程順序の通りに示した図１０Ａ及び図１０Ｂの
ラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図で
ある。
【図１０】 本発明の第１実施例による半導体装置の配
線方法を工程順序の通りに示した図である。
線方法を工程順序の通りに示した図である。
【図１１】 本発明の第２実施例による半導体装置の配
線方法を工程順序の通りに示した図１４Ａ及び図１４Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
線方法を工程順序の通りに示した図１４Ａ及び図１４Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
【図１２】 本発明の第２実施例による半導体装置の配
線方法を工程順序の通りに示した図１４Ａ及び図１４Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
線方法を工程順序の通りに示した図１４Ａ及び図１４Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
【図１３】 本発明の第２実施例による半導体装置の配
線方法を工程順序の通りに示した図１４Ａ及び図１４Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
線方法を工程順序の通りに示した図１４Ａ及び図１４Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
【図１４】 本発明の第２実施例による半導体装置の配
線方法を工程順序の通りに示した図である。
線方法を工程順序の通りに示した図である。
【図１５】 本発明の第３実施例による半導体装置の配
線方法を工程順序の通りに示した図１９Ａ及び図１９Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
線方法を工程順序の通りに示した図１９Ａ及び図１９Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
【図１６】 本発明の第３実施例による半導体装置の配
線方法を工程順序の通りに示した図１９Ａ及び図１９Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
線方法を工程順序の通りに示した図１９Ａ及び図１９Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
【図１７】 本発明の第３実施例による半導体装置の配
線方法を工程順序の通りに示した図１９Ａ及び図１９Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
線方法を工程順序の通りに示した図１９Ａ及び図１９Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
【図１８】 本発明の第３実施例による半導体装置の配
線方法を工程順序の通りに示した図１９Ａ及び図１９Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
線方法を工程順序の通りに示した図１９Ａ及び図１９Ｂ
のラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図
である。
【図１９】 本発明の第３実施例による半導体装置の配
線方法を工程順序の通りに示した図である。
線方法を工程順序の通りに示した図である。
１…半導体基板、 ２…ソース／ドレイン領域、 ３…ゲート電極、 ４…ビットライン、 ５…ストレジ電極、 ６…誘電体膜、 ７Ａ…第１導電物質層、 ８…平坦化層、 ９…第１絶縁物質層、 １０…フォトレジスト、 １１…コンタクトホール、 １２…第２導電物質層。
Claims (16)
- 【請求項１】 半導体装置の配線方法において、 半導体基板上にソース領域、ドレイン領域及びゲート電
極を具備したトランジスターとビットライン、層間絶縁
膜、ストレジ電極及び誘電体膜を順次に形成する段階
と、 前記半導体基板の全面に第１導電物質層を形成する段階
と、 前記第１導電物質層をパタニングする段階と、 前記結果物上に平坦化層、第１絶縁物質層及びフォトレ
ジスト層を順次に積層する段階と、 前記トランジスターのソース／ドレイン及びゲート電極
の領域の一部を露出させるために前記フォトレジストを
パタニングする段階と、 前記パタニングされたフォトレジストをマスクとして前
記第１絶縁物質層及び前記平坦化層を等方性蝕刻する段
階と、 前記平坦化層の残余の厚さ、前記第１導電物質層及び前
記層間絶縁膜を異方性蝕刻しコンタクトホールを形成す
る段階と、 前記フォトレジストを除去する段階と、 前記結果物に第２導電物質層を蒸着する段階と、 前記第２導電物質層をエッチバックする段階を具備する
ことを特徴とする半導体装置の配線方法。 - 【請求項２】 前記第１導電物質層の厚さが２０００〜
５０００Åであることを特徴とする請求項１に記載の半
導体装置の配線方法。 - 【請求項３】 前記第１導電物質層がポリシリコン、周
期率表上のＶ族元素のイオンがドーピングされたポリシ
リコン及びメタルよりなることを特徴とする請求項２に
記載の半導体装置の配線方法。 - 【請求項４】 前記第１導電物質層のパタニング時、セ
ルアレー部領域にはセルキャパシタのプレート電極が形
成され、周辺回路部領域には配線連結ラインがパタニン
グされることを特徴とする請求項１に記載の半導体装置
の配線方法。 - 【請求項５】 前記第２導電物質層は前記トランジスタ
ーのソース／ドレイン領域、ゲート電極及び第１導電物
質層の側壁の中何れか１つと互いに接触されるように形
成されることを特徴とする請求項１に記載の半導体装置
の配線方法。 - 【請求項６】 前記第２導電物質層はエッチングバック
により前記コンタクトホール内にのみ第２導電物質が残
されることを特徴とする請求項１に記載の半導体装置の
配線方法。 - 【請求項７】 半導体装置の配線方法において、 半導体基板上にソース領域、ドレイン領域及びゲート電
極を具備したトランジスターとビットライン、層間絶縁
膜、ストレジ電極及び誘電体膜を順次に形成する段階
と、 前記半導体基板の全面に第１導電物質層を形成する段階
と、 前記第１導電物質層上にフォトレジスト層を形成する段
階と、 前記トランジスターのソース／ドレイン及びゲート電極
の一部を露出させるために前記フォトレジスト層をパタ
ニングする段階と、 前記パタニングされたフォトレジストをマスクとして前
記第１導電物質層を等方性蝕刻する段階と、 前記第１導電物質層の下部に存在する前記層間絶縁膜を
異方性蝕刻しコンタクトホールを形成する段階と、 前記フォトレジストを除去する段階と、 前記結果物に第２導電物質層を蒸着する段階と、 前記第２導電物質層をパタニングし、この際前記第１導
電物質層も共にパタニングする段階を具備することを特
徴とする半導体装置の配線方法。 - 【請求項８】 前記第１導電物質層の厚さが２０００〜
５０００Åであることを特徴とする請求項７に記載の半
導体装置の配線方法。 - 【請求項９】 前記第１導電物質層がポリシリコン、周
期率表上のＶ族元素のイオンがドーピングされたポリシ
リコン及びメタルよりなることを特徴とする請求項８に
記載の半導体装置の配線方法。 - 【請求項１０】 前記第１導電物質層のパタニング時、
セルアレー部領域にはセルキャパシタのプレート電極が
形成され、周辺回路部領域には配線連結ラインがパタニ
ングされることを特徴とする請求項７に記載の半導体装
置の配線方法。 - 【請求項１１】 前記第２導電物質層は前記等方性蝕刻
された第１導電物質の上部及び側壁と接触し前記トラン
ジスターのソース／ドレイン領域及びゲート電極の中何
れか１つと互いに接触されるように形成されることを特
徴とする請求項７に記載の半導体装置の配線方法。 - 【請求項１２】 半導体装置の配線方法において、 半導体基板上にソース領域、ドレイン領域及びゲート電
極を具備したトランジスターとビットライン、層間絶縁
膜、ストレージ電極及び誘電体膜を順次に形成する段階
と、 前記半導体基板の全面に第１導電物質層を形成する段階
と、 前記第１導電物質層をパタニングする段階と、 前記結果物上に平坦化層、第１絶縁物質層及びフォトレ
ジスト層を順次に積層する段階と、 前記トランジスターのソース／ドレイン領域、ゲート電
極及びパタニングされた前記第１導電物質層の一部を露
出させるために前記フォトレジストをパタニングする段
階と、 前記パタニングされたフォトレジストをマスクとして第
１絶縁物質層及び平坦化物質層を等方性蝕刻する段階
と、 前記平坦化物質層の残余の厚さ及び前記層間絶縁膜を異
方性蝕刻し前記パタニングされた前記第１導電物質層の
上部と前記トランジスターのソース／ドレイン領域及び
ゲート電極にコンタクトホールを形成する段階と、 前記フォトレジストを除去する段階と、 前記結果物に第２導電物質層を蒸着し前記コンタクトホ
ールを埋込む段階と、 前記第２導電物質層をフォトレジストを利用してパタニ
ングする段階を具備することを特徴とする半導体装置の
配線方法。 - 【請求項１３】 ポリシリコン、周期率表上のＶ族元素
のイオンがドーピングされたポリシリコン及びメタルは
２０００〜５０００Åであることを特徴とする請求項１
２に記載の半導体装置の配線方法 - 【請求項１４】 前記第１導電物質層がポリシリコン、
周期率表上のＶ族元素のイオンがドーピングされたポリ
シリコン及びメタルよりなる一群から選択された何れか
１つで形成されることを特徴とする請求項１３に記載の
半導体装置の配線方法。 - 【請求項１５】 前記第１導電物質層のパタニング時、
セルアレー部領域にはセルキャパシタのプレート電極が
形成され、周辺回路部領域には配線連結ラインがパタニ
ングされることを特徴とする請求項１２に記載の半導体
装置の配線方法。 - 【請求項１６】 前記第２導電物質層は前記第１導電物
質層の上部と前記トランジスターのソース／ドレイン領
域及びゲート電極の中何れか１つと互いに接触されるよ
うに形成されることを特徴とする請求項１２に記載の半
導体装置の配線方法。
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