KR20120019262A - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

Info

Publication number
KR20120019262A
KR20120019262A KR1020100082585A KR20100082585A KR20120019262A KR 20120019262 A KR20120019262 A KR 20120019262A KR 1020100082585 A KR1020100082585 A KR 1020100082585A KR 20100082585 A KR20100082585 A KR 20100082585A KR 20120019262 A KR20120019262 A KR 20120019262A
Authority
KR
South Korea
Prior art keywords
contact pattern
upper electrode
forming
lower electrodes
contact
Prior art date
Application number
KR1020100082585A
Other languages
English (en)
Inventor
이성호
최진
유용호
강종혁
차현주
박태중
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100082585A priority Critical patent/KR20120019262A/ko
Priority to US13/208,997 priority patent/US20120049257A1/en
Publication of KR20120019262A publication Critical patent/KR20120019262A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는, 하부 전극들과, 상기 하부 전극들 상에 배치되는 상부 전극과, 상기 하부 및 상부 전극 사이에 개재되는 유전막을 포함하는 커패시터, 상기 상부 전극과 전기적으로 연결되며, 일 방향으로 연장하는 라인형 콘택 패턴 및 상기 콘택 패턴과 전기적으로 연결되는 배선을 포함한다.

Description

반도체 소자 및 이를 제조하는 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 커패시터를 포함하는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자의 집적도가 향상됨에 따라 반도체 소자의 전기적 저항이 증가하고 있다. 예컨대, 커패시터의 상부 전극과 금속 배선을 연결하는 콘택은, 반도체 소자가 작아짐에 따라 면적이 감소하게 된다. 콘택의 면적의 감소는 상부 전극과 접하는 콘택의 저항을 증가시켜, 전기적 신뢰성을 저하시킬 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 이루고자 하는 일 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 하부 전극들과, 상기 하부 전극들 상에 배치되는 상부 전극과, 상기 하부 및 상부 전극 사이에 개재되는 유전막을 포함하는 커패시터들과, 상기 상부 전극과 전기적으로 연결되며, 일 방향으로 연장하는 라인형 콘택 패턴 및 상기 콘택 패턴과 전기적으로 연결되는 배선을 포함한다.
본 발명의 일 실시예에 따르면, 상기 상부 전극의 장축 방향이 상기 일 방향이며, 상기 콘택 패턴은 상기 상부 전극의 장축 길이보다 짧거나 동일한 연장 길이를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 콘택 패턴은 하부로 갈수록 좁아지는 폭을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 하부 전극들이 일 방향으로 서로 이격되어 정렬될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 상부 전극은 평탄한 상부면을 가지며, 상기 상부면은 전체적으로 동일한 레벨을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 배선은 상기 일 방향으로 연장하며, 상기 배선은 상기 콘택 패턴의 연장 길이보다 긴 연장 길이를 가질 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 제1 방향을 장축 방향으로 갖는 액티브 영역을 포함하는 기판, 상기 기판 상에 배치되며, 상기 제1 방향과 수직인 제2 방향으로 연장하는 도전 패턴들과, 각각의 도전 패턴 양측에 배치되는 제1 불순물 영역들 및 제2 불순물 영역들을 포함하는 트랜지스터들, 상기 제1 불순물 영역들과 전기적으로 연결되며, 상기 제1 방향으로 연장하는 비트 라인들, 상기 제2 불순물 영역들과 각각 전기적으로 연결되는 커패시터들, 상기 커패시터들과 전기적으로 연결되며, 상기 제1 방향으로 연장하는 라인형 콘택 패턴 및 상기 콘택 패턴과 전기적으로 연결되며, 상기 제1 방향으로 연장하는 배선을 포함한다.
본 발명의 일 실시예에 따르면, 상기 커패시터들은, 상기 제2 불순물 영역들과 각각 전기적으로 연결되는 하부 전극들, 상기 하부 전극들 상에 배치되는 상부 전극, 상기 하부 전극들 및 상부 전극 사이에 개재되는 유전막을 포함할 수 있다. 이때, 상기 하부 전극들은 상기 제1 방향으로 서로 이격되어 정렬될 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판에 일 방향으로 서로 이격되어 정렬되는 다수의 하부 전극들을 형성하고, 상기 하부 전극들 상에 유전막을 형성하고, 상기 유전막이 형성된 하부 전극들 사이를 매립하는 상부 전극을 형성하고, 상기 상부 전극의 상부를 식각하여 상기 일 방향으로 연장하는 리세스를 형성하고, 상기 리세스를 매립하며, 상기 상부 전극 상부면으로부터 돌출된 콘택 패턴을 형성하고 및 상기 콘택 패턴과 전기적으로 연결되는 배선을 형성하는 것을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제조 방법은, 상기 기판 상에 상기 제1 방향으로 장축 방향으로 갖는 액티브 영역을 한정하는 필드 영역을 형성하고, 상기 기판 상에 상기 제1 방향과 상이한 제2 방향으로 연장하는 도전 패턴들과, 제1 및 제2 불순물 영역들을 포함하는 트랜지스터들을 형성하고, 상기 트랜지스터들의 제1 불순물 영역들과 전기적으로 연결되며, 상기 제1 방향으로 연장하는 비트 라인들을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 다수의 하부 전극들은 상기 트랜지스터들의 제2 불순물 영역들과 각각 전기적으로 연결될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 다수의 하부 전극들을 형성하는 것은, 상기 기판 상에 개구들을 갖는 제1 희생막을 형성하고, 상기 제1 희생막 상에 도전막을 형성하고, 상기 도전막이 형성된 개구들을 매립하는 제2 희생막을 형성하고, 상기 제1 희생막의 상부면이 노출되도록 제2 희생막 및 도전막을 식각하여, 노드 분리된 상기 하부 전극들을 형성하고, 상기 제1 희생막 및 제2 희생막을 제거하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 개구들은 일 방향으로 서로 이격되어 정렬되어 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 리세스는 하부로 갈수록 좁아지는 폭을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제조 방법은, 상기 상부 전극을 형성한 후, 상기 상부 전극 상에 절연막을 형성하는 것을 더 포함할 수 있다. 상기 리세스는 상기 절연막을 관통하고, 상기 상부 전극을 식각하여 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 콘택 패턴의 상부면은 상기 절연막의 상부면과 동일한 레벨을 가질 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 상부 전극과 배선을 전기적으로 연결하는 콘택 패턴이 라인 형상을 갖는다. 따라서, 상부 전극과 접하는 콘택 패턴의 접촉 면적이 증가되고, 상부 전극과 접하는 콘택 패턴의 저항을 감소시킬 수 있다. 따라서, 상부 전극에 전해지는 잡신호(noise)를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2i은 도 1에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 3a 내지 도 3i은 도 1에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 공정 평면도들이다.
도 4a 및 도 4b는 배선 및 상부 전극을 연결하는 기둥형 콘택 패턴과, 본 발명의 실시예에 따른 라인형 콘택 패턴의 저항 차이를 설명하기 위한 개략도들이다.
도 5a는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 5b는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자)
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 소자는, 기판(100), 트랜지스터들(112), 제1 콘택 패턴들(116), 제2 콘택 패턴들(121), 비트 라인들(bit lines, 118), 커패시터들(capacitors, 128), 제3 콘택 패턴(134) 및 배선(line, 136)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘/게르마늄을 포함하는 반도체 기판이나, SOI(Silicon on Insulation)기판 또는 GOI(Germanium on Insulation) 기판일 수 있다.
기판(100)은 액티브 영역(active area, 100a) 및 필드 영역(field area, 100f)을 포함할 수 있다. 필드 영역(100f)은 산화물, 질화물 또는 산질화물로 이루어진 영역으로, 기판(100)에 액티브 영역(100a)을 한정할 수 있다. 예컨대, 액티브 영역(100a)은 제1 방향을 장축 방향으로 하는 타원 형상을 가질 수 있다.
각각의 트랜지스터(112)는 게이트 절연막(102), 제1 도전 패턴(106), 제1 불순물 영역(110a) 및 제2 불순물 영역(110b)을 포함할 수 있다.
게이트 절연막(102)은 기판(100) 및 제1 도전 패턴(106) 사이에 형성되어, 제1 도전 패턴(106)을 기판(100)과 절연시킬 수 있다.
제1 도전 패턴(106)은 제2 방향으로 연장할 수 있다. 제2 방향은 제1 방향과 상이하며, 예컨대, 제2 방향은 제1 방향과 수직일 수 있다. 이때, 제1 도전 패턴(106)은 액티브 영역(100a)과 교차할 수 있다. 또한, 다수의 제1 도전 패턴들(106)은 서로 등간격 이격되고, 평행할 수 있다. 제2 방향으로 연장하는 제1 도전 패턴들(106)은 워드 라인으로 기능할 수 있다.
제1 불순물 영역(110a) 및 제2 불순물 영역(110b)은 제1 도전 패턴(106) 양측의 기판(100)에 형성될 수 있다. 제1 및 제2 불순물 영역들(110a, 110b)은 소스/드레인 영역으로 기능할 수 있다.
또한, 각각의 트랜지스터(112)는 제1 도전 패턴(106)의 상부에 배치되는 마스크(mask, 104) 및 제1 도전 패턴(106)의 측벽에 배치되는 스페이서(spacer, 108)를 더 포함할 수 있다.
반도체 소자는 트랜지스터들(112)을 매립하는 제1 절연막(114)이 더 포함할 수 있다. 제1 절연막(114)은 산화물, 질화물 또는 산질화물을 포함할 수 있다.
제1 콘택 패턴들(116)은 제1 절연막(114)을 관통하며 제1 불순물 영역들(110a)과 각각 전기적으로 연결될 수 있다. 각각의 제1 콘택 패턴(116)은 기둥 형상을 가질 수 있다. 예컨대, 제1 콘택 패턴(116)은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
비트 라인들(118)은 제1 콘택 패턴들(116)과 전기적으로 연결될 수 있다. 하나의 비트 라인(118)에 다수의 제1 콘택 패턴들(116)이 전기적으로 연결될 수 있다. 하나의 비트 라인(118)에 연결되는 다수의 제1 콘택 패턴들(116)은 비트 라인의 연장 방향으로 배열될 수 있다.
또한, 비트 라인들(118)은 제1 절연막(114) 상에 제1 방향으로 연장하도록 배치될 수 있다. 비트 라인들(118)은 서로 등간격 이격되고, 평행할 수 있다.
반도체 소자는, 비트 라인들(118)을 매립하는 제2 절연막(120)을 더 포함할 수 있다. 제2 절연막(120)은 산화물, 질화물 또는 산질화물을 포함할 수 있다.
제2 콘택 패턴들(121)은 제2 절연막(120) 및 제1 절연막(114)을 관통하여 제2 불순물 영역들(110b)과 각각 전기적으로 연결될 수 있다. 각각의 제2 콘택 패턴(121)은 기둥 형상을 가질 수 있다. 예컨대, 제2 콘택 패턴(121)은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
커패시터들(128)은 다수의 하부 전극들(122), 유전막(124) 및 상부 전극(126)을 포함할 수 있다.
본 발명의 실시예에서, 반도체 소자는 메모리 셀(memory cell)일 수 있으며, 메모리 셀의 단위 셀을 6F2 구조일 수 있다. 6F2의 메모리 셀 구조에서 단위 셀은 하나의 하부 전극을 기준으로 한다. 단위 셀은 하부 전극과 연결되는 콘택 패턴을 중심으로 3F×2F이기 때문에 6F2이다.
다수의 하부 전극들(122) 상에, 하부 전극들(122)의 프로파일을 따라 연속적으로 유전막(124)이 형성되고, 유전막(124) 상에 상부 전극(126)이 하부 전극들(122)을 매립하며 배치될 수 있다.
하부 전극들(122)은 제2 콘택 패턴들(121)과 각각 전기적으로 연결될 수 있다. 각각의 하부 전극(122)은 저면이 폐쇄된 중공의 원통(cylinder) 형상을 가질 수 있다. 또한, 각각의 하부 전극(122)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 하부 전극들(122)은 제1 방향으로 서로 이격되어 배치될 수 있다. 제1 방향을 열 방향으로 할 때, 하부 전극들(122)은 제2 방향 즉, 행 방향으로 이격되어 배치될 수 있다. 본 발명의 실시예들에 따르면, 도 3e에 도시된 바와 같이 공간적 효율을 위해, 행 방향 배열은 하부 전극들(122)을 지그재그(zigzag)로 배치시킬 수 있다.
하부 전극(122)이 중공의 원통 형상을 갖는 경우, 유전막(124)은 하부 전극의 내부를 완전하게 매립하지 않도록 형성될 수 있다. 또한, 유전막(124)은 단층 구조이거나 다층 구조일 수 있다. 예컨대, 유전막(124)이 다층 구조를 갖는 경우, 산화막, 질화막, 산화막이 순차적으로 적층된 구조를 가질 수 있다.
상부 전극(126)은 유전막(124)이 형성된 하부 전극들(122)을 매립하면서 배치될 수 있다. 상부 전극(126)은 평탄한 상부면을 가지며, 전체적으로 동일한 레벨(level)의 상부면을 가질 수 있다. 상부 전극(126)은 제1 면적의 상부면을 가질 수 있다.
반도체 소자는, 상부 전극(126) 상에 배치되는 제3 절연막(130)을 더 포함할 수 있다. 제3 절연막(130)은 산화물, 질화물 또는 산질화물을 포함할 수 있다.
제3 콘택 패턴(134)은 제3 절연막(130)을 관통하여 상부 전극(126)과 전기적으로 연결될 수 있다. 본 발명의 실시예들에 따르면, 제3 콘택 패턴(134)은 일 방향으로 연장하는 라인(line) 형상을 가질 수 있다. 제3 콘택 패턴(134)의 연장 방향은 하부 전극들(122)의 배치 방향 중 열 방향과 실질적으로 동일할 수 있다. 즉, 제3 콘택 패턴(134)은 제1 방향으로 연장할 수 있다.
제3 콘택 패턴(134)은 하부로 갈수록 그 면적이 실질적으로 작아질 수 있다. 제3 콘택 패턴의 수직 단면은 상부가 넓은 폭을 갖는 사다리꼴 형상을 가질 수 있다.
이처럼, 상부 전극(126)과 전기적으로 연결되는 제3 콘택 패턴(134)이 라인 형상을 가짐으로써, 상부 전극(126)과 접하는 제3 콘택 패턴(134)의 면적이 증가하여, 제3 콘택 패턴(134)의 저항이 작아질 수 있다. 따라서, 반도체 소자의 전기적 신뢰성이 향상될 수 있다.
배선(136)은 제3 콘택 패턴(134)과 전기적으로 연결되도록 배치될 수 있다. 배선(136)은 제3 콘택 패턴(134)과 실질적으로 동일한 방향으로 연장할 수 있다. 즉, 배선(136)은 제1 방향으로 연장할 수 있다.
(반도체 소자의 제조 방법)
도 2a 내지 도 2i는 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다. 도 3a 내지 도 3i는 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 공정 평면도들이다.
도 2a 및 도 3a를 참조하면, 액티브 영역들(100a) 및 필드 영역(100f)이 형성된 기판(100)에 트랜지스터들(112)을 형성할 수 있다.
기판(100)에 STI(Shallow Trench Isolation) 공정으로 필드 영역(100f)을 형성할 수 있다. 필드 영역(100f)은 액티브 영역들(100a)을 한정할 수 있다. 각각의 액티브 영역(100a)은 제1 방향을 장축 방향으로 하는 타원 형상을 가질 수 있다.
기판(100) 상에 게이트 절연막(102) 및 제1 도전막(도시되지 않음)을 순차적으로 형성할 수 있다. 게이트 절연막(102)은 열 산화 공정 또는 화학 기상 증착 공정에 의해 형성될 수 있다. 제1 도전막은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
제1 도전막 상에 제1 마스크(104)를 형성하고, 제1 마스크(104)를 이용하여 제2 방향으로 연장하는 게이트 전극들(106)을 형성할 수 있다. 제2 방향은 제1 방향과 실질적으로 상이한 방향일 수 있다. 예컨대, 제2 방향은 제1 방향과 수직일 수 있다. 게이트 전극들(106)은 서로 등간격 이격되고 평행할 수 있다. 또한, 게이트 전극들(106)은 워드 라인으로 기능할 수도 있다.
각각의 게이트 전극(106) 양측에 노출된 기판(100)으로 불순물을 주입하여 제1 불순물 영역(110a) 및 제2 불순물 영역(110b)을 형성할 수 있다. 제1 불순물 영역(110a) 및 제2 불순물 영역(110b)은 소스/드레인 영역으로 기능할 수 있다.
각각의 게이트 전극(106) 및 제1 마스크(104)의 양 측벽에 스페이서들(108)을 형성할 수 있다. 스페이서들(108)은 질화물을 포함할 수 있다. 다른 실시예에 따르면, 제1 불순물 영역(110a) 및 제2 불순물 영역(110b)은 스페이서들(108)을 형성한 후, 완성될 수도 있다.
이로써, 기판(100) 상에 게이트 절연막(102), 게이트 전극(106), 제1 마스크(104), 제1 불순물 영역(110a), 제2 불순물 영역(110b) 및 스페이서들(108)을 각각 포함하는 트랜지스터들(112)을 형성할 수 있다.
도 2b 및 도 3b를 참조하면, 기판(100) 상에 트랜지스터들(112)을 매립하는 제1 절연막(114)을 형성할 수 있다. 제1 절연막(114)을 관통하며 제1 불순물 영역들(110a)과 각각 전기적으로 연결되는 제1 콘택 패턴들(116)을 형성할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 각각의 제1 콘택 패턴(116)은 제3 방향을 장축 방향으로 하는 타원 형상을 가질 수 있다. 제3 방향은 제1 방향 및 제2 방향 사이를 비스듬하게 가로지를 수 있다. 각각의 제1 콘택 패턴(116)이 제3 방향으로 배치됨으로써, 공간을 보다 효율적으로 사용할 수 있다.
도 2c 및 도 3c를 참조하면, 제1 콘택 패턴들(116)과 전기적으로 연결되며, 제1 방향으로 연장하는 제2 도전 패턴들(118)을 형성할 수 있다.
제2 도전 패턴들(118)은 서로 이격되고 평행할 수 있다. 각각의 제2 도전 패턴(118)에 다수의 제1 콘택 패턴들(116)이 전기적으로 연결될 수 있다. 또한, 각각의 제2 도전 패턴(118)은 비트 라인으로 기능할 수 있다.
도 2d 및 도 3d를 참조하면, 제2 도전 패턴들(118)을 매립하는 제2 절연막(120)을 형성할 수 있다. 제2 절연막(120)을 관통하며 제2 불순물 영역들(110b)과 각각 전기적으로 연결되는 제2 콘택 패턴들(121)을 형성할 수 있다.
도 2e 및 도 3e를 참조하면, 제2 콘택 패턴들(121)과 전기적으로 각각 연결되는 커패시터들(128)을 형성할 수 있다. 커패시터들(128)은 하부 전극들(122), 유전막(124) 및 상부 전극(126)을 포함할 수 있다.
본 발명의 실시예에 따르면, 하부 전극들(122)은 저면이 폐쇄된 중공의 원기둥 형상을 가질 수 있다. 예컨대, 하부 전극들(122)은 제1 방향(행 방향)으로 정렬될 수 있다. 또한, 제1 방향으로 정렬된 하부 전극들(122)이 제2 방향(열 방향)으로 정렬될 수 있다. 제2 방향으로 정렬된 하부 전극들(122)은 공간을 보다 효율적으로 사용하기 위하여 서로 지그재그로 배열될 수 있다.
상부 전극(126)은 평탄한 상부면을 가지며, 전체적으로 동일한 레벨(level)을 가질 수 있다.
본 발명의 일 실시예에 따라 커패시터들(128)을 형성하는 공정을 간략하게 설명하면 하기와 같다. 제2 콘택 패턴들(121) 및 제2 절연막(120) 상에, 제2 콘택 패턴들(121)의 상부를 노출시키는 개구를 포함하는 제1 희생막(도시되지 않음)을 형성할 수 있다. 제1 희생막의 표면 프로파일을 따라 제3 도전막을 연속적으로 형성할 수 있다. 제3 도전막은 개구를 매립하지 않도록 형성될 수 있다. 이어서, 제3 도전막이 형성된 개구를 매립하는 제2 희생막(도시되지 않음)을 형성할 수 있다. 제1 희생막의 상부면이 노출되도록, 제2 희생막 및 제3 도전막의 상부를 식각하여 노드 분리된 하부 전극들(122)을 형성할 수 있다. 제1 및 제2 희생막을 제거하여 하부 전극들(122)이 내부 및 외부를 노출시킬 수 있다. 노출된 하부 전극들(122)의 표면 프로파일을 따라 유전막(124)을 연속적으로 형성할 수 있다. 유전막(124)은 하부 전극들(122) 내부를 매립하지 않도록 형성될 수 있다. 유전막(124)은 산화막, 질화막 및 산화막을 포함하는 복합구조를 가질 수 있다. 하부 전극들(122) 및 유전막(124)을 매립하는 상부 전극(126)을 형성할 수 있다.
도 2f 및 도 3f를 참조하면, 커패시터들(128) 상에 제3 절연막(130)을 형성할 수 있다. 제3 절연막(130)은 커패시터들(128)의 상부 전극(126)과 후속하여 형성되는 배선(136) 사이를 절연하는 기능을 수행할 수 있다.
도 2g 및 도 3g를 참조하면, 제3 절연막(130) 및 상부 전극(126)을 부분적으로 식각하여, 제1 방향으로 연장하는 리세스(recess, 132)를 형성할 수 있다.
리세스(132)는 제3 절연막(130) 및 상부 전극(126)을 걸쳐서 형성될 수 있다. 또한, 리세스(132)는 플라즈마 공정과 같은 이방성 식각을 이용하여 형성될 수 있다. 이방성 식각의 특성 상, 각각의 리세스(132)는 하부로 갈수록 좁아지는 폭을 가질 수 있다.
도 2h 및 도 3h를 참조하면, 리세스(132)를 매립하는 제3 콘택 패턴(134)을 형성할 수 있다. 본 발명의 실시예에 따르면, 제3 콘택 패턴(134)은 제1 방향으로 연장할 수 있다.
일 실시예에 따라 상부 전극(126)의 장축 방향이 제1 방향일 경우, 각각의 제3 콘택 패턴(134)의 연장 길이는 상부 전극(126)의 장축 길이보다는 실질적으로 짧거나 동일할 수 있다. 또한, 각각의 제3 콘택 패턴(134)은 하부로 갈수록 실질적으로 좁아지는 폭을 가질 수 있다.
제3 콘택 패턴(134)은 상부 전극(126) 및 후속하여 형성되는 배선(136)을 전기적으로 연결할 수 있다. 제3 콘택 패턴(134)의 상부면은 제3 절연막(130)의 상부면과 실질적으로 동일한 레벨을 가질 수 있다.
제3 콘택 패턴(134)이 일 방향으로 연장하는 라인 구조를 가짐으로써, 제3 콘택 패턴(134) 및 상부 전극(126) 사이의 접촉 저항을 감소시킬 수 있다. 제3 콘택 패턴(134) 및 상부 전극(126) 사이의 접촉 저항이 감소함에 따라 상부 전극(126)으로 전해지는 잡신호(noise)를 억제할 수 있다.
도 2i 및 도 3i를 참조하면, 제3 절연막(130) 상에 제3 콘택 패턴(134)과 각각 전기적으로 연결되는 제4 도전 패턴(136)을 형성할 수 있다. 제4 도전 패턴(136)은 제3 콘택 패턴(134)이 연장 방향과 실질적으로 동일한 방향으로 연장할 수 있다. 예컨대, 제4 도전 패턴(136)은 등간격 이격되며 서로 평행할 수 있다. 본 실시예에 따르면, 제4 도전 패턴(136)은 배선(136)으로 기능할 수 있다.
( 실험예 )
도 4a 및 도 4b는 배선 및 상부 전극을 연결하는 기둥형 콘택 패턴과, 본 발명의 실시예에 따른 라인형 콘택 패턴의 저항 차이를 설명하기 위한 개략도이다.
도 4a 및 도 4b를 참조하면, 동일한 거리(L)에서 배치된 콘택 패턴들의 상부 전극과 접하는 접촉 면적을 계산하였다.
도 4a를 참조하면, 동일한 거리(L)에서, 기둥형 콘택 패턴(CT_C)은 두 개가 배치되며, 각각의 기둥형 콘택 패턴(CT_C)은 하부로 갈수록 좁아지는 폭을 갖는다. 각각의 기둥형 콘택 패턴(CT_C)의 상부는 R의 반지름을 가지며, 하부는 r의 반지름을 갖는다. 또한, 각각의 기둥형 콘택 패턴(CT_C)의 높이는 h이다. 거리 L에서, 일반적인 기둥형 콘택 패턴들(CT_C)이 상부 전극과 접하는 접촉 면적은 2π2 + 2π(R+r) h이다.
도 4b를 참조하면, 동일한 거리(L)에서, 본 발명의 실시예에 따른 라인형 콘택 패턴(CT_L)은 하나가 배치되며, 라인형 콘택 패턴(CT_L)도 하부로 갈수록 좁아지는 폭을 갖는다. 라인형 콘택 패턴(CT_L)의 상부 폭은 2R이며, 하부 폭은 2r이다. 또한, 라인형 콘택 패턴(CT_L)의 높이는 h이다. 거리 L에서, 라인형 콘택 패턴(CT_L)이 상부 전극과 접하는 접촉 면적은 2(R+r)h + 2rh + 2Lh이다.
R은 44nm, r은 31nm, h가 100nm, L이 516nm일 경우, 일반적인 기둥형 콘택 패턴들(CT_C)이 상부 전극과 접하는 면적은 약 53,162nm이고, 본 발명의 실시예에 따른 라인형 콘택 패턴(CT_L)이 상부 전극과 접하는 면적은 약 150,192nm이다.
라인형 콘택 패턴(CT_L)이 기둥형 콘택 패턴들(CT_C)보다 상부 전극과 접하는 면적이 약 2.8배 크다. 이를 저항에 대비하면, 라인형 콘택 패턴(CT_L)이 기둥형 콘택 패턴들(CT_C)보다 약 65% 감소된 저항을 가질 수 있다.
( 응용예)
도 5a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 5a를 참조하면, 상술한 본 발명의 실시예에 따른 라인형 콘택 패턴을 포함하는 메모리 장치는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 저항성 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 저항성 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 저항성 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 라인형 콘택 패턴을 포함함으로써, 상부 전극과 접하는 콘택 패턴의 접촉 면적을 증가시켜, 상부 전극과 접하는 콘택 패턴의 저항을 감소시킬 수 있다. 또한, 상부 전극에 전해지는 잡신호를 감소시킬 수 있다.
도 5b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 5b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(410)을 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 5a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 기판 112 : 트랜지스터
116 : 제1 콘택 패턴 118 : 비트 라인
121 : 제2 콘택 패턴 128 : 커패시터
134 : 제3 콘택 패턴 136 : 배선

Claims (10)

  1. 하부 전극들과, 상기 하부 전극들 상에 배치되는 상부 전극과, 상기 하부 및 상부 전극 사이에 개재되는 유전막을 포함하는 커패시터들(capacitors);
    상기 상부 전극과 전기적으로 연결되며, 일 방향으로 연장하는 라인형(line type) 콘택 패턴; 및
    상기 콘택 패턴과 전기적으로 연결되는 배선을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 상부 전극의 장축 방향이 상기 일 방향이며,
    상기 콘택 패턴은 상기 상부 전극의 장축 길이보다 짧거나 동일한 연장 길이를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 콘택 패턴은 하부로 갈수록 좁아지는 폭을 갖는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 하부 전극들이 일 방향으로 서로 이격되어 정렬된 반도체 소자.
  5. 제1항에 있어서,
    상기 상부 전극은 평탄한 상부면을 가지며, 상기 상부면은 전체적으로 동일한 레벨(level)을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 배선은 상기 일 방향으로 연장하며,
    상기 배선은 상기 콘택 패턴의 연장 길이보다 긴 연장 길이를 갖는 것을 특징으로 하는 반도체 소자.
  7. 기판에 일 방향으로 서로 이격되어 정렬되는 다수의 하부 전극들을 형성하고;
    상기 하부 전극들 상에 유전막을 형성하고;
    상기 유전막이 형성된 하부 전극들 사이를 매립하는 상부 전극을 형성하고;
    상기 상부 전극의 상부를 식각하여 상기 일 방향으로 연장하는 리세스(recess)를 형성하고;
    상기 리세스를 매립하며, 상기 상부 전극 상부면으로부터 돌출된 콘택 패턴을 형성하고; 및
    상기 콘택 패턴과 전기적으로 연결되는 배선을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 다수의 하부 전극들을 형성하는 것은,
    상기 기판 상에 개구들을 갖는 제1 희생막을 형성하고;
    상기 제1 희생막을 상에 도전막을 형성하고;
    상기 도전막이 형성된 개구들을 매립하는 제2 희생막을 형성하고;
    상기 제1 희생막의 상부면이 노출되도록 제2 희생막 및 도전막을 식각하여, 노드(nod) 분리된 상기 하부 전극들을 형성하고;
    상기 제1 희생막 및 제2 희생막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 개구들은 일 방향으로 서로 이격되어 정렬되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 리세스는 하부로 갈수록 좁아지는 폭을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020100082585A 2010-08-25 2010-08-25 반도체 소자 및 이를 제조하는 방법 KR20120019262A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100082585A KR20120019262A (ko) 2010-08-25 2010-08-25 반도체 소자 및 이를 제조하는 방법
US13/208,997 US20120049257A1 (en) 2010-08-25 2011-08-12 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100082585A KR20120019262A (ko) 2010-08-25 2010-08-25 반도체 소자 및 이를 제조하는 방법

Publications (1)

Publication Number Publication Date
KR20120019262A true KR20120019262A (ko) 2012-03-06

Family

ID=45695977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100082585A KR20120019262A (ko) 2010-08-25 2010-08-25 반도체 소자 및 이를 제조하는 방법

Country Status (2)

Country Link
US (1) US20120049257A1 (ko)
KR (1) KR20120019262A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102371350B1 (ko) 2015-06-02 2022-03-08 삼성전자주식회사 커패시터를 포함하는 반도체 소자

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3623834B2 (ja) * 1995-01-31 2005-02-23 富士通株式会社 半導体記憶装置及びその製造方法
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
KR0161425B1 (ko) * 1995-08-22 1999-02-01 김광호 반도체 장치의 배선 형성 방법
US5712813A (en) * 1996-10-17 1998-01-27 Zhang; Guobiao Multi-level storage capacitor structure with improved memory density
JP3878724B2 (ja) * 1997-10-14 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3595231B2 (ja) * 1999-12-28 2004-12-02 株式会社東芝 半導体記憶装置及びその製造方法
JP2001291844A (ja) * 2000-04-06 2001-10-19 Fujitsu Ltd 半導体装置及びその製造方法
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
JP4569924B2 (ja) * 2005-04-08 2010-10-27 エルピーダメモリ株式会社 半導体装置の製造方法
KR100720261B1 (ko) * 2006-01-26 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US7382012B2 (en) * 2006-02-24 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing parasitic capacitance of MIM capacitor in integrated circuits by reducing effective dielectric constant of dielectric layer
KR100855571B1 (ko) * 2007-06-12 2008-09-03 삼성전자주식회사 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
US20120049257A1 (en) 2012-03-01

Similar Documents

Publication Publication Date Title
US10910261B2 (en) Semiconductor devices and methods of manufacturing the same
US9899411B2 (en) Three-dimensional semiconductor memory device and method for fabricating the same
KR102471722B1 (ko) 반도체 메모리 장치
CN108933135B (zh) 包括扩大的接触孔的半导体器件及其形成方法
KR101934366B1 (ko) 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법
KR101883656B1 (ko) 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법
US9165611B2 (en) Wiring structures for three-dimensional semiconductor devices
US8941162B2 (en) Semiconductor device, method for forming the same, and data processing system
KR102200929B1 (ko) 반도체 소자 및 이의 제조 방법
KR20120059080A (ko) 반도체 소자 및 이를 제조하는 방법
US20110180866A1 (en) Nonvolatile semiconductor memory device and method for manufacturing same
KR20130057670A (ko) 반도체 메모리 소자 및 그 제조방법
US8735956B2 (en) Semiconductor device and method for manufacturing the same
US9887200B2 (en) Dynamic random access memory
US9496381B2 (en) Semiconductor device and method of fabricating the same
US20150333059A1 (en) Semiconductor devices including isolation gate lines between active patterns and methods of manufacturing the same
JP5596260B2 (ja) 半導体装置およびその製造方法
US20150001602A1 (en) Semiconductor Device Having Metal Bit Line
US20080308954A1 (en) Semiconductor device and method of forming the same
KR20130106637A (ko) 반도체 소자 및 그 제조 방법
KR20110043987A (ko) 수직형 반도체 소자, 메모리 소자, 및 그 제조 방법
US8779487B2 (en) Semiconductor devices including storage node landing pads separated from bit line contact plugs
JP2012054453A (ja) 半導体装置の製造方法
US9379001B2 (en) Semiconductor device and method of fabricating the same
KR20120019262A (ko) 반도체 소자 및 이를 제조하는 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid