KR100539232B1 - 디램 메모리 셀 및 그 제조방법 - Google Patents

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KR100539232B1
KR100539232B1 KR10-2003-0016302A KR20030016302A KR100539232B1 KR 100539232 B1 KR100539232 B1 KR 100539232B1 KR 20030016302 A KR20030016302 A KR 20030016302A KR 100539232 B1 KR100539232 B1 KR 100539232B1
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박선후
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Abstract

본 발명은 디램 메모리 셀 및 그 제조방법을 개시한다. 개시된 본 발명의 디램 메모리 셀은, 다수의 액티브 영역이 한정된 반도체 기판, 상기 반도체 기판 상에 액티브 영역을 지나도록 배치되는 다수의 워드 라인 구조물, 상기 워드 라인 구조물 양측의 액티브 영역에 각각 형성되는 제 1 및 제 2 콘택 패드, 상기 제 1 콘택 패드와 전기적으로 연결되면서, 상기 워드 라인 구조물과 절연을 유지하면서 직교하도록 배치되는 비트 라인 구조물, 상기 비트 라인 구조물이 형성된 반도체 기판상에 형성되는 층간 절연막, 상기 층간 절연막을 관통하여 상기 제 2 콘택 패드와 연결되는 스토리지 노드 콘택 플러그, 및 상기 스토리지 노드 콘택 플러그와 콘택되도록 스토리지 노드 콘택 플러그 상부에 형성되는 스토리지 노드 전극을 포함하며, 상기 스토리지 노드 콘택 플러그는 상기 비트 라인 구조물과 평행한 방향으로 볼 때, 접촉부 보다 입구부 선폭이 크도록 형성되고, 상기 워드 라인 구조물과 평행한 방향의 단면으로 볼 때, 비트 라인 구조물 사이의 공간에 형성되고, 상기 스토리지 노드 전극은 동일열에 형성되는 스토리지 노드 콘택 플러그 상부에 지그재그 형태로 배치되어, 전체 평면상으로 볼 때 사선 형태로 배치된다.

Description

디램 메모리 셀 및 그 제조방법{DRAM memory cell and method for manufacturing the same}
본 발명은 디램 메모리 셀 및 그 제조방법에 관한 것으로, 보다 구체적으로는 스토리지 노드 전극간의 쇼트를 방지할 수 있는 디램 메모리 셀 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화되고 디자인 룰(design rule)이 더욱 미세화됨에 따라, 반도체 제조 공정에서 패턴 형성 따른 많은 어려움이 발생되고 있다. 특히, 디램(DRAM)의 경우, 패턴이 작아짐에도 불구하고 캐패시터의 용량에 대한 스케일링(scaling)은 가급적 허용되고 있지 않다. 이에 따라, 현재에는 좁은 면적에 불구하고 최대의 캐패시터 용량을 확보하기 위한 노력이 다각도로 진행되고 있다.
여기서, 도 1a 내지 도 1f, 도 2a 내지 도 2d 및 도 3a 내지 도 3d를 참조하여, 종래의 디램 메모리 셀을 제조하는 방법을 설명한다. 도 1a 내지 도 1f는 본 발명의 디램 메모리 셀의 제조방법을 설명하기 위한 평면도이고, 도 2a 내지 도 2d는 워드 라인과 평행하는 방향(도 1f의 x-x' 선 방향)으로 절단하여 나타낸 스토리지 노드 콘택 플러그를 제조하는 방법을 나타낸 단면도이고, 도 3a 내지 도 3d는 비트 라인과 평행하는 방향(도 1f의 y-y')으로 절단하여 나타낸 스토리지 노드 콘택 플러그를 제조하는 방법을 나타낸 단면도이다.
도 1a를 참조하여, 반도체 기판(11) 상에 공지의 방식으로 소자 분리막(11a)을 형성하여, 소자가 형성될 액티브 영역(11b)을 한정한다. 액티브 영역(11b)은 한정된 반도체 기판상에 최대로 배치될 수 있도록 어느 하나의 행(column)과 다음의 행이 서로 엇갈리게 배열된다.
도 1b, 도 2a 및 도 3a를 참조하여, 반도체 기판(10) 상부에 워드 라인 구조물(12)을 배치한다. 워드 라인 구조물(12)은 액티브 영역(11b)의 장축과 직교하는 방향으로 연장될 수 있으며, 하나의 액티브 영역(11b)당 한 쌍의 워드 라인 구조물(12)이 지나도록 배치된다. 워드 라인 구조물(12) 양측의 반도체 기판(10)에 불순물을 주입하여, 소오스, 드레인 영역(도시되지 않음)을 형성한다. 반도체 기판(10) 결과물 상부에 제 1 층간 절연막(13)을 증착한다음, 소오스, 드레인 영역(도시되지 않음)이 노출되도록 제 1 층간 절연막(13)을 식각하여, 콘택홀(도시되지 않음)을 형성한다. 이때, 콘택홀은 워드 라인 구조물(12)에 의하여 자기 정렬 방식으로 형성된다. 그후, 제 1 층간 절연막(13)내의 콘택홀내에 도전층, 예를들어, 도핑된 폴리실리콘막을 충진시켜서, 제 1 및 제 2 콘택 패드(14a,14b)를 형성한다. 여기서, 제 1 콘택 패드(14a)는 드레인과 콘택되고, 제 2 콘택 패드(14b)는 소오스와 콘택된다.
여전히 도 2a 및 도 3a를 참조하여, 제 1 층간 절연막(13) 상부에 제 2 층간 절연막(16)을 증착한다. 이어서, 제 2 층간 절연막(14,16)에 의하여 덮혀있는 제 1 콘택 패드(14a)가 노출되도록 제 2 층간 절연막(14,16)을 식각한다(도 1d 참조). 여기서, 도 1d의“A"는 노출된 제 1 콘택 패드(14a)를 지칭한다. 노출된 제 1 콘택 패드(A)와 콘택되도록 제 2 층간 절연막(16) 상부에 베리어 금속막(18), 비트 라인용 금속막(20) 및 하드 마스크막(22)을 순차적으로 적층한다. 그 다음, 하드 마스크막(22) 상부에 비트 라인을 한정하기 위한 포토레지스트 패턴(24)을 형성한다.
그후, 도 2b, 및 도 3b에 도시된 바와 같이, 포토레지스트 패턴(24)의 형태로 하드 마스크막(22), 비트 라인용 금속막(20) 및 베리어 금속막 (18)을 패터닝한다.
그리고나서, 도 1e, 도 2c 및 도 3c에서와 같이, 패터닝된 하드 마스크막 (22), 비트 라인용 금속막(20) 및 베리어 금속막(18)의 양측벽에 공지의 방식으로 비트 라인 스페이서(24)를 형성하여, 비트 라인 구조물(25)을 형성한다. 비트 라인 구조물(25)은 워드 라인 구조물(12)과 직교를 이루면서, 노출된 제 1 콘택 패드(A)와 전기적으로 콘택된다. 이때, 비트 라인(비트 라인 구조물)과 평행하는 방향으로 절단한 도 3c에서는 실질적으로 비트 라인이 보여지지 않으므로 점선으로 표시하였다. 또한, 도3c에서,“DC"로 표시된 부분은 비트 라인 구조물(25)과 제 1 콘택 패드(14a)와 콘택되는 비트 라인 콘택 부위를 나타낸다. 비트 라인 구조물(25)이 형성된 반도체 기판 결과물 상부에 제 3 층간 절연막(27)을 형성한다. 그 다음, 도 1e의 평면상에서는 도시되지 않았지만, 제 2 콘택 패드(14b)가 노출될 수 있도록 제 3 층간 절연막(27) 상부에 포토레지스트 패턴(29)을 형성한다.
도 1f, 도 2d 및 도 3d에 도시된 바와 같이, 포토레지스트 패턴(29)을 마스크로 하여, 제 3 층간 절연막(27) 및 제 2 층간 절연막(16)을 비등방성 식각하여, 스토리지 노드 콘택홀(H)을 형성한다. 스토리지 노드 콘택홀(H)의 형성으로, 제 2 콘택 패드(14b)의 표면이 노출되고, 노출된 제 2 콘택 패드(14b)의 표면이 도 1f에서 "B"로 표시되어 있다. 여기서, 스토리지 노드 콘택홀(H)은 비트 라인 구조물(25)에 의하여 자기 정렬 방식으로 형성되어, 워드 라인 구조물(12)과 평행하는 방향으로 볼때에는 비트 라인 구조물의 측벽을 따라 형성되고, 비트 라인 구조물(25)과 평행하는 방향에서 볼 때에는 도 2d에서와 같이, 직선 형태로 형성된다.
그후, 스토리지 노드 콘택홀(H) 내부에 도전층을 충진해서, 스토리지 노드 콘택 플러그(30)를 형성한다. 이때, 스토리지 노드 콘택 플러그(30)는 도 1f의 평면 형태로 볼 때 "B"의 위치에 각각 형성되므로, 비트 라인 구조물(25)을 사이에 두고 타이트(tight)하게 배치된다. 이어서, 도 2d 및 도 3d에 도시된 바와 같이, 스토리지 노드 콘택 플러그(30)와 콘택되도록 공지된 바와 같이, 실린더 방식으로 스토리지 노드 전극(35)을 형성한다. 이때, 스토리지 노드 전극(35)은 스토리지 노드 콘택 플러그(30)의 크기보다 크게 형성될 수 있으며, 이웃하는 스토리지 노드 전극(35)과 쇼트가 되지 않는 한도내에서 최대한 크게 형성된다.
그러나, 상기와 같은 디램 메모리 셀은 스토리지 노드 전극(35)이 도 1f와 같이, 워드 라인 구조물(12) 및 비트 라인 구조물(25)을 경계로 하여 매트릭스 형태로 형성됨에 따라, 약간의 오정렬이 발생되더라도 인접하는 스토리지 노드 전극(35)과 쇼트가 발생될 수 있다. 더욱이, 스토리지 노드 전극(35)이 스토리지 노드 콘택 플러그(30)의 직경보다 더 큰 직경으로 형성됨에 따라, 도 2d의 "C"와 같이 인접하는 스토리지 노드 전극(35)과 쇼트가 발생될 위험이 더욱 크다.
또한, 반도체 소자의 고용량화에 따라, 보다 큰 사이즈의 스토리지 노드 전극(35)이 요구되고 있다. 이에따라, 스토리지 노드 콘택 플러그(30) 및 스토리지 노드 전극(35)의 사이즈를 확장시키는 방법이 모색되고 있다. 그러나, 스토리지 노드 콘택 플러그(30) 및 스토리지 노드 전극(35)을 x축 방향으로 연장시키는 방법은 도 1f 및 도 2d에 도시된 바와 같이, 더 이상 연장시킬 마진이 없다.
또한, 스토리지 노드 콘택 플러그(30) 및 스토리지 노드 전극(35)을 y축 방향으로 연장시키는 방법은 도 1f 및 도 3d에 도시된 바와 같이, 인접하는 비트 라인 콘택 부위(DC)와 콘택의 위험이 높으며, 스토리지 노드 콘택홀(H) 형성시, 워드 라인 구조물(12)을 파손시킬 위험 또한 높다.
이로 인하여, 고용량을 갖는 스토리지 노드 전극을 제작하는데 어려움이 있다.
따라서, 본 발명의 목적은 이웃하는 스토리지 노드 전극간의 쇼트 없이 스토리지 노드 전극의 사이즈를 확장시킬 수 있는 디램 메모리 셀을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 디램 메모리 셀의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 디램 메모리 셀은, 다수의 액티브 영역이 한정된 반도체 기판과, 상기 반도체 기판 상에 액티브 영역을 지나도록 배치되는 다수의 워드 라인 구조물과, 상기 워드 라인 구조물 양측의 액티브 영역에 각각 형성되는 제 1 및 제 2 콘택 패드와, 상기 제 1 콘택 패드와 전기적으로 연결되면서, 상기 워드 라인 구조물과 절연을 유지하면서 직교하도록 배치되는 비트 라인 구조물과, 상기 비트 라인 구조물이 형성된 반도체 기판상에 형성되는 층간 절연막과, 상기 층간 절연막을 관통하여 상기 제 2 콘택 패드와 연결되는 스토리지 노드 콘택 플러그, 및 상기 스토리지 노드 콘택 플러그와 콘택되도록 스토리지 노드 콘택 플러그 상부에 형성되는 스토리지 노드 전극을 포함한다. 이때, 스토리지 노드 콘택 플러그는 상기 비트 라인 구조물과 평행한 방향으로 볼때, 접촉부 보다 입구부 선폭이 크도록 형성되고, 상기 워드 라인 구조물과 평행한 방향의 단면으로 볼 때, 비트 라인 구조물 사이의 공간에 형성된다.
또한, 본 발명의 다른 실시예에 따른 디램 메모리 셀은, 다수의 액티브 영역이 한정된 반도체 기판, 상기 반도체 기판 상에 액티브 영역을 지나도록 배치되는 다수의 워드 라인 구조물, 상기 워드 라인 구조물 양측의 액티브 영역에 각각 형성되는 제 1 및 제 2 콘택 패드, 상기 제 1 콘택 패드와 전기적으로 연결되면서, 상기 워드 라인 구조물과 절연을 유지하면서 직교하도록 배치되는 비트 라인 구조물, 상기 비트 라인 구조물이 형성된 반도체 기판상에 형성되는 층간 절연막, 상기 층간 절연막을 관통하여 상기 제 2 콘택 패드와 연결되는 스토리지 노드 콘택 플러그, 및 상기 스토리지 노드 콘택 플러그와 콘택되도록 스토리지 노드 콘택 플러그 상부에 형성되는 스토리지 노드 전극을 포함하며, 상기 스토리지 노드 콘택 플러그는 상기 비트 라인 구조물과 평행한 방향으로 볼 때, 접촉부 보다 입구부 선폭이 크도록 형성되고, 상기 워드 라인 구조물과 평행한 방향의 단면으로 볼 때, 비트 라인 구조물 사이의 공간에 형성되고, 상기 스토리지 노드 전극은 평면상으로 볼 때 동일열에 형성되는 스토리지 노드 콘택 플러그 상부에 지그재그 형태로 배치되어, 전체적으로 사선 형태로 배치된다.
상기 액티브 영역은 90°회전된 “T"자 형태를 가지며, 인접하는 컬럼과 엇갈리도록 배치되며, 상기 워드 라인 구조물은 하나의 액티브 영역당 한 쌍씩 지나도록 배치된다.
상기 스토리지 노드 콘택 플러그와 상기 층간 절연막 사이 및 상기 스토리지 노드 콘택 플러그와 비트 라인 구조물 사이에 콘택 스페이서가 더 개재되어 있다.
또한, 본 발명의 다른 견지에 따른 디램 메모리 셀의 제조방법은 다음과 같다. 먼저, 액티브 영역이 한정된 반도체 기판상에 워드 라인 구조물을 형성한다음, 상기 워드 라인 구조물 양측의 액티브 영역에 드레인 및 소오스 영역을 형성한다. 그후, 상기 워드 라인 구조물이 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막 내부에 상기 드레인 및 소오스 영역과 콘택되도록 제 1 및 제 2 콘택 패드를 형성한다. 그후, 상기 제 1 및 제 2 콘택 패드가 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성하고, 상기 제 2 층간 절연막 상부에 상기 워드 라인 구조물과 직교하면서, 상기 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물을 형성한다. 상기 비트 라인 구조물이 형성된 제 2 층간 절연막 상부에 절연체층을 증착하고, 상기 절연체층을 비트 라인과 평행하는 방향으로 볼때, 입구부는 넓고 접촉부는 좁도록 식각하여, 상기 제 2 콘택 패드를 노출시키는 스토리지 노드 콘택홀을 형성한다. 그리고나서, 상기 스토리지 노드 콘택홀내에 도전물을 충진해서, 스토리지 노드 콘택 플러그를 형성하고, 상기 스토리지 노드 플러그와 콘택되도록 스토리지 노드 전극을 형성한다.
또한, 본 발명의 다른 실시예에 따르면, 액티브 영역이 한정된 반도체 기판 상에 다수개의 워드 라인 구조물을 형성하고, 상기 워드 라인 구조물 양측의 액티브 영역에 드레인 및 소오스 영역을 형성한다음, 상기 워드 라인 구조물이 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성한다. 그후, 제 1 층간 절연막 내부에 상기 드레인 및 소오스 영역과 콘택되도록 제 1 및 제 2 콘택 패드를 형성하고, 상기 제 1 및 제 2 콘택 패드가 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성한다. 그후에, 상기 제 2 층간 절연막 상부에 상기 워드 라인 구조물과 직교하면서, 상기 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물을 형성하고, 상기 비트 라인 구조물이 형성된 제 2 층간 절연막 상부에 상기 비트 라인 구조물 사이의 공간의 일부분만 충진되도록 제 3 층간 절연막을 증착한다. 그후, 상기 제 3 층간 절연막 상부에 상기 비트 라인 사이의 공간이 모두 충진되도록 상기 제 3 층간 절연막보다 습식 식각 속도가 빠른 제 4 층간 절연막을 증착한다. 이어서, 상기 제 4 층간 절연막 상부에 상기 제 2 콘택 패드를 오픈시키기 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여, 상기 제 4 층간 절연막을 등방성으로 식각한다음, 상기 포토레지스트 패턴을 마스크로 하여, 상기 노출된 제 3 층간 절연막 및 제 2 층간 절연막을 비등방성 식각하여, 스토리지 노드 콘택홀을 형성한다. 그후, 상기 포토레지스트 패턴을 제거하고 나서, 상기 스토리지 노드 콘택홀내에 도전물을 충진해서, 스토리지 노드 콘택 플러그를 형성한다. 그후에, 상기 스토리지 노드 플러그와 콘택되도록 스토리지 노드 전극을 형성한다.
또한, 본 발명의 또 다른 실시예에 따르면, 액티브 영역이 한정된 반도체 기판 상에 다수개의 워드 라인 구조물을 형성하고, 상기 워드 라인 구조물 양측의 액티브 영역에 드레인 및 소오스 영역을 형성한다음, 상기 워드 라인 구조물이 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성한다. 그후에, 상기 제 1 층간 절연막 내부에 상기 드레인 및 소오스 영역과 콘택되도록 제 1 및 제 2 콘택 패드를 형성하고, 상기 제 1 및 제 2 콘택 패드가 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성한다음, 상기 제 2 층간 절연막 상부에 상기 워드 라인 구조물과 직교하면서, 상기 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물을 형성한다. 그후, 상기 비트 라인 구조물이 형성된 제 2 층간 절연막 상부에 상기 비트 라인 구조물 사이의 공간의 일부분만 충진되도록 제 3 층간 절연막을 증착하고, 상기 제 3 층간 절연막 상부에 상기 비트 라인 사이의 공간이 모두 충진되도록 상기 제 3 층간 절연막보다 습식 식각 속도가 빠른 제 4 층간 절연막을 증착한다. 상기 제 4 층간 절연막 상부에 상기 제 2 콘택 패드를 오픈시키기 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여, 상기 제 4 및 제 3 층간 절연막을 비등방성 식각한다음, 상기 포토레지스트 패턴을 제거한다. 그후, 상기 노출된 제 4 및 제 3 층간 절연막을 일정 두께만큼 습식 식각하고, 상기 스토리지 노드 콘택홀내에 도전물을 충진해서, 스토리지 노드 콘택 플러그를 형성한다. 그 다음, 상기 스토리지 노드 플러그와 콘택되도록 스토리지 노드 전극을 형성한다.
또한, 본 발명의 또 다른 실시예에 의하면, 액티브 영역이 한정된 반도체 기판 상에 다수개의 워드 라인 구조물을 형성한다음, 상기 워드 라인 구조물 양측의 액티브 영역에 드레인 및 소오스 영역을 형성하고, 상기 워드 라인 구조물이 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성한다. 그후에, 상기 제 1 층간 절연막 내부에 상기 드레인 및 소오스 영역과 콘택되도록 제 1 및 제 2 콘택 패드를 형성하고, 상기 제 1 및 제 2 콘택 패드가 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성한다음, 상기 제 2 층간 절연막 상부에 상기 워드 라인 구조물과 직교하면서, 상기 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물을 형성한다. 그후, 상기 비트 라인 구조물이 형성된 제 2 층간 절연막 상부에 상기 비트 라인 구조물 사이의 공간의 일부분만 충진되도록 제 3 층간 절연막을 증착하고, 상기 제 3 층간 절연막 및 노출된 비트 라인 구조물 표면에 에치 스톱퍼를 형성한다음, 상기 에치 스톱퍼 상부에 상기 비트 라인 구조물 사이의 공간이 충분히 매립되도록 제 4 층간 절연막을 증착한다. 이어서, 상기 제 4 층간 절연막 상부에 제 2 콘택 패드와 대응되는 영역이 노출되도록 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여, 제 4 층간 절연막의 일부를 비등방성 식각한다. 다음, 상기 포토레지스트 패턴을 이용하여, 제 4 층간 절연막을 등방성 식각하여,입구부를 형성하고, 상기 포토레지스트 패턴을 이용하여, 상기 에치 스톱퍼, 제 3 층간 절연막 및 제 2 층간 절연막을 비등방성 식각하여, 접촉부를 형성하므로써, 스토리지 노드 콘택홀을 형성한다음, 상기 포토레지스트 패턴을 제거한다. 그후에, 상기 스토리지 노드 콘택홀 내부에 스토리지 노드 콘택 플러그를 형성한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
도 4는 본 발명에 따른 디램 메모리 셀을 나타낸 평면도이고, 도 5는 도 4의 y-y'선을 따라 절단하여 나타낸 단면도이다.
도 4를 참조하여, 반도체 기판(50)의 소정 부분에 소자 분리막(53)을 형성하여, 액티브 영역(55)을 한정한다. 액티브 영역(55)은 상기한 도 1a에서와 같이, 90°회전된 T자 형태를 가지며, 이웃하는 컬럼의 액티브 영역들과 서로 엇갈리도록 배치된다. 이러한 반도체 기판(50) 상부에 워드 라인 구조물(60)이 도 4의 x축 방향으로 평행하게 다수개 연장된다. 여기서, 도면의 x축 및 y축은 발명의 설명을 용이하게 하기 위하여 임의로 정하여 놓은 방향이다. 워드 라인 구조물(60)은 워드 라인을 절연물로 감싼 구조체로서, 하나의 액티브 영역(55)당 한 쌍씩 지나도록 배치된다. 워드 라인 구조물(60) 양측의 액티브 영역(55)에는 드레인 및 소오스(도시되지 않음)가 형성되어 있으며, 이들 드레인 및 소오스와 각각 콘택되도록 제 1 및 제 2 콘택 패드(도시되지 않음)가 형성된다 . 이때, 하나의 액티브 영역(55)을 지나는 한 쌍의 워드 라인 구조물(55) 사이에는 제 1 콘택 패드가 형성되고, 외곽에는 제 2 콘택 패드가 형성되며, 제 1 콘택 패드는 드레인과 콘택되고 제 2 콘택 패드는 소오스와 콘택된다.
워드 라인 구조물(60)과 직교하면서 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물(65)이 형성된다. 비트 라인 구조물(65)과 워드 라인 구조물(60) 사이에는 층간 절연막이 개재되어 있어 전기적으로 절연되어 있다. 비트 라인 구조물(65) 역시 비트 라인을 절연물로 감싼 구조체이고, 도면 부호 70은 제 1 콘택 패드와 비트 라인 구조물(65)이 콘택된 부위, 즉 비트 라인 콘택을 나타낸다.
제 2 콘택 패드와 전기적으로 연결되도록 제 2 콘택 패드와 대응되는 위치에 스토리지 노드 콘택 플러그(80)가 형성된다. 본 발명의 스토리지 노드 콘택 플러그(80)는 비트 라인 구조물(65)과 평행하는 방향 즉, y축 방향으로 볼 때, 접촉부(73)에 비하여 입구부(75)의 직경이 큰 "Y"자 형태로 형성된다. 따라서, 상기 스토리지 노드 콘택 플러그(80)는 평면 형태로 볼때, 접촉 면적은 종래와 같지만, 비트 라인 구조물(65)과 평행하는 방향으로 보다 길게 연장된 직사각형 형태를 갖는다(도 4 참조). 여기서, 접촉부(73)는 도 5에 도시된 바와 같이, 제 2 콘택 패드와 콘택되는 부분이며, 입구부(75)는 이후 스토리지 노드 전극과 콘택될 부분이다. 또한, 스토리지 노드 콘택 플러그(80)는 워드 라인 구조물(60)과 평행하는 방향, 즉, x축 방향으로 볼 때, 비트 라인 구조물(65) 사이에 형성되고, 비트 라인 구조물(65)에 의하여 이웃하는 스토리지 노드 콘택 플러그(80)와 절연된다. 아울러, 스토리지 노드 콘택 플러그(80)는 y축 방향으로 볼 때, 층간 절연막(85)에 의하여 전기적으로 절연된다.
이때, 종래의 스토리지 노드 콘택 플러그는 입구부 및 접촉부 모두 동일한 직경을 가지면서, 본 발명의 접촉부(73)의 직경과 같은 직경을 가졌으나, 본 발명에서는 접촉부(73)의 직경은 그대로 둔 채, 층간 절연막(85)의 상부에 형성되는 입구부(75)만의 직경을 y축 방향으로 확장시키므로써, 비트 라인 구조물(65)과의 쇼트를 방지함은 물론, 평면상으로 볼 때, 스토리지 노드 플러그(80)의 면적을 증대시킨다.
이와같은 스토리지 노드 콘택 플러그(80) 상부에 스토리지 노드 전극(90)이 형성된다. 스토리지 노드 전극(90)은 콘케이브형(concave type) 또는 실린더(cylinder type)일 수 있다. 이때, 스토리지 노드 전극(90)은 동일 열(line)에 형성되는 스토리지 노드 콘택 플러그(80)상에 지그재그(zigzag)형태로 배치된다. 즉, 본 발명의 스토리지 노드 콘택 플러그(80)는 어느 선택된 열의 홀수(또는 짝수) 컬럼에서는 상대적으로 하단에 치우치게 배치되고, 짝수(혹은 홀수) 컬럼에서는 상대적으로 상단에 치우치게 배치되어, 즉, 전체적으로 스토리지 노드 전극(90)이 사선(diagonal) 방향(도면의 Z-Z' 방향)으로 배열되는 것이다. 이때, 이와같이 스토리지 노드 전극(90)을 배치할 수 있는 것은 상기와 같이 스토리지 노드 콘택 플러그(80)의 입구부(75)가 y축 방향으로 상대적으로 연장되었기 때문이다.
이와같이, 스토리지 노드 전극(90)이 사선 형태로 배열됨에 따라, x축 및 y축 방향으로 인접하는 스토리지 노드 전극(90)과 간격 여유가 있어, 스토리지 노드 전극(90)의 사이즈를 증대시킬 수 있다.
본 실시예는 상기한 도 4 및 도 5에만 국한되는 것은 아니다.
도 4에서는 스토리지 노드 콘택 플러그(80)를 매트릭스 형태로 형성하고, 스토리지 노드 전극(90)을 지그재그로 배치하였다. 하지만, 이에 국한되지 않고, 도 7에 도시된 바와 같이, 스토리지 노드 콘택 플러그(80) 자체를 제 2 콘택 패드와 콘택되면서 지그재그로 배치할 수 있다. 이러한 경우 역시, 스토리지 노드 콘택 플러그(80)의 입구부를 접촉부보다 넓게 형성한다.
(실시예 2)
본 발명의 실시예 2는 상기한 실시예 1의 스토리지 노드 콘택 플러그를 제조하는 방법을 설명하기 위한 방법으로서, 도 6a 내지 도 6e 및 도 7a 내지 도 7e는 본 발명의 실시예 2에 따른 디램 메모리 셀의 단면도이다. 여기서, 도 6a 내지 도 6e는 워드 라인 구조물과 평행하는 방향으로 절단하여 본 단면도이고, 도 7a 내지 도 7e는 비트 라인 구조물과 평행하는 방향으로 절단하여 본 단면도이다. 또한 도 8a 내지 도 8g는 본 발명의 실시예 2에 따른 디램 메모리 셀의 평면도이다.
먼저, 도 6a,도 7a 및 도 8a를 참조하여, 반도체 기판(100)의 소정 부분에 STI(shallow trench isolation) 방식에 의하여 소자 분리막(105)을 형성하므로써, 액티브 영역(107)을 한정한다. 액티브 영역(107)은 90°회전된 T자 형태를 가지며, 한정된 면적에 최대한의 액티브 영역(107)을 집적시킬 수 있도록, 이웃하는 컬럼의 액티브 영역들과 서로 엇갈리도록 형성된다. 그후, 반도체 기판(100) 상부에 게이트 절연막(110), 도핑된 폴리실리콘막(112), 전이 금속막 또는 전이 금속 실리사이드막(114) 및 하드 마스크막(116)을 순차적으로 적층한다음, 워드 라인의 형태로 이들을 패터닝한다. 그후, 패터닝된 하드 마스크막(116), 전이 금속막 또는 전이 금속 실리사이드막(114), 도핑된 폴리실리콘막(112)의 측벽에 공지의 방식에 의하여 워드 라인 스페이서(118)를 형성하여, 워드 라인 구조물(120)을 형성한다(도 8b 참조). 이때, 워드 라인 스페이서(118)는 예를 들어 하드 마스크막(116)과 동일한 물질, 예를 들어 실리콘 질화막으로 형성될 수 있다. 워드 라인 구조물(120)은 상술한 바와 같이 하나의 액티브 영역(107)에 한 쌍의 워드 라인 구조물(120)이 지나도록 배치된다. 워드 라인 구조물(120) 양측의 액티브 영역에 불순물을 주입하여, 소오스 및 드레인 영역(도시되지 않음)을 형성하여 트랜지스터를 완성한다.
트랜지스터가 형성된 반도체 기판(100) 결과물 상부에 제 1 층간 절연막(125)을 증착한다. 제 1 층간 절연막(125)은 예를 들어, 실리콘 산화막으로 형성될 수 있다. 다음, 소오스 및 드레인 영역이 노출되도록 제 1 층간 절연막(125)을 식각하여 콘택홀(도시되지 않음)을 형성한다. 콘택홀(도시되지 않음)은 워드 라인 구조물(120)에 의하여 자기 정렬적으로 형성될 수 있다. 콘택홀 형성시, 워드 라인 구조물(120)의 상단이 식각제에 의하여 일부 유실될 수 있지만, 하드 마스크막(116)이 비교적 두껍게 형성되어 있으므로, 도전층(112,114)이 외부로 노출되지 않는다. 제 1 층간 절연막(125) 상부에 콘택홀이 충진되도록 도전물, 예를들어 도핑된 폴리실리콘막을 증착한다음, 워드 라인 구조물 (120) 표면이 노출되도록 도핑된 폴리실리콘막을 화학적 기계적 연마하여, 제 1 및 제 2 콘택 패드(130a,130b)를 형성한다(도 8c 참조). 상술한 바와 같이, 제 1 콘택 패드(130a)는 드레인과 전기적으로 연결되고, 제 2 콘택 패드(130b)는 소오스와 전기적으로 연결된다. 결과물 상부에 제 2 층간 절연막(135)을 증착한다. 이때, 공지된 바와 같이, 층간 절연막들(125,135)은 투명하므로 평면상에서는 도시되어 있지 않다.
그후, 도 8d에 도시된 바와 같이, 제 1 콘택 패드(130a)가 노출되도록 제 2 층간 절연막을 식각하여, 비트 라인 콘택홀(도시되지 않음)을 형성하고, 비트 라인 콘택홀에 의하여 노출된 제 1 콘택 패드(130a) 표면을 "A"로 표시하였다. 노출된 제 1 콘택 패드들(130a)과 콘택되도록 제 2 층간 절연막(135) 상부에 베리어 금속막(140), 비트 라인용 도전층(142), 하드 마스크막(144)을 순차적으로 적층한다. 베리어 금속막(140)으로는 티타늄/티타늄 질화막이 이용될 수 있고, 비트 라인용 도전층(142)으로는 텅스텐 금속막이 이용될 수 있다. 이러한 하드 마스크막(144), 비트 라인용 도전층(142) 및 베리어 금속막(140)을 제 1 콘택 패드(130a)와 콘택되면서 워드 라인 구조물과 직교하도록 패터닝한다. 그후, 패터닝된 구조물 측벽에 하드 마스크막(144)과 동일한 물질로 비트 라인 스페이서(146)를 형성하여, 비트 라인 구조물(150)을 형성한다(도 8e 참조).
다음, 도 6b 및 도 7b에 도시된 바와 같이, 비트 라인 구조물(150)이 형성된 제 2 층간 절연막(135) 상부에 제 3 층간 절연막(155)을 증착한다. 제 3 층간 절연막(155)은 비트 라인 구조물(150)의 높이보다 낮은 두께로, 즉, 비트 라인 구조물(150) 사이의 일부만 충진되도록 증착한다. 이때, 제 3 층간 절연막(155)은 상기 비트 라인 용 도전층(142)의 두께보다는 두꺼운 두께로 증착됨이 바람직하다. 제 3 층간 절연막(155) 상부에 제 4 층간 절연막(160)을 증착한다. 제 4 층간 절연막(160)은 제 3 층간 절연막(155)에 비하여 식각 속도가 빠른 막이 이용된다. 이때, 제 2 및 제 3 층간 절연막(135,155)은 제 1 층간 절연막(125)과 마찬가지로 실리콘 산화막으로 형성될 수 있고, 제 4 층간 절연막(160)으로는 BPSG막 또는 USG막으로 형성될 수 있다. 제 4 층간 절연막(160)은 비트 라인 구조물(150) 사이가 충분히 충진되도록 증착한다. 그후 , 제 4 층간 절연막(160)의 표면을 평탄화시킨다.
그후, 도 6c, 도 7c 및 도 8f에 도시된 바와 같이, 제 2 콘택 패드(130b)가 노출될 수 있도록 포토레지스트 패턴(165)을 형성한다. 포토레지스트 패턴(165)은 워드 라인 구조물(120)과 평행하게 형성되되, 제 1 콘택 패드(130a)를 차폐하면서 워드 라인 구조물(120)을 일부 오버랩되도록 형성된다. 이때, 도 6c는 도 8f의 x-x‘ 방향으로 절단하여 나타낸 단면이고, 도 7c는 도 8f의 y-y’ 방향으로 절단하여 나타낸 단면이다. 포토레지스트 패턴(165)을 마스크로 하여, 제 4 층간 절연막(160)을 소정 두께만큼 건식 식각 방식에 의하여 비등방성 식각한다음, 2차적으로 습식 식각을 진행한다. 그러면, 포토레지스트 패턴(165)에 의하여 노출된 제 4 층간 절연막(160)은 모두 제거되고, 포토레지스트 패턴(165) 하부의 제 4 층간 절연막(160)은 포토레지스트 패턴(165)보다 더 큰 간격을 갖도록 등방성으로 제거되어, 스토리지 노드 콘택홀의 입구부(167)가 한정된다. 여기서, 제 4 층간 절연막(160)을 제거하기 위한 식각 용액으로는 예를 들어 1:100으로 물과 희석된 HF 용액이 이용될 수 있다. 이어서, 포토레지스트 패턴(165)을 마스크로 하여, 제 3 층간 절연막(155) 및 제 2 층간 절연막(135)을 비등방성 식각하여, 접촉부(169)를 한정하므로써, 스토리지 노드 콘택홀(170)이 한정된다. 이때, 워드 라인 구조물(120)과 평행하는 방향의 스토리지 노드 콘택홀(170)은 비트 라인 구조물(150)에 의하여 자기 정렬적으로 형성된다. 한편, 비트 라인과 평행하는 방향의 스토리지 노드 콘택홀(170)은 접촉부(169)에 비하여 상대적으로 넓은 선폭의 입구부(167)를 갖도록 형성된다.
다음, 도 6e 및 도 7e에 도시된 바와 같이, 포토레지스트 패턴(165)을 공지의 방식으로 제거한다음, 결과물 표면에 박막의 절연막을 증착하고 비등방성 블랭킷 식각을 진행하여, 스토리지 노드 콘택홀(170)의 측벽 및 비트 라인 구조물(150)의 측벽에 콘택 스페이서(173)를 형성한다. 콘택 스페이서(173)는 스토리지 노드 콘택 플러그와 비트 라인용 도전층(142)을 전기적으로 절연시키는 역할을 한다. 그후, 스토리지 노드 콘택홀(170)이 충분히 매립되도록 도전층, 예를 들어 도핑된 폴리실리콘막을 증착한다. 도핑된 폴리실리콘막을 비트 라인 구조물(150) 표면이 노출되도록 화학적 기계적 연마하여, 스토리지 노드 콘택 플러그(175)가 형성된다. 이때, 스토리지 노드 콘택 플러그(175)는 비트 라인과 평행하는 방향으로 볼 때 입구부가 접촉부보다 큰 형상을 갖는다. 그후, 스토리지 노드 콘택 플러그(175)와 콘택되도록 스토리지 노드 전극(180)을 형성한다. 이때, 스토리지 노드 전극(180)은 도 8g에 도시된 바와 같이, 하나의 열에 있어서, 지그재그로 배치된다. 이에따라, 이웃하는 스토리지 노드 전극(180)과 x축 및 y축 방향 모두로 간격 마진을 확보할 수 있다.
(실시예 3)
본 발명의 실시예 3 역시 디램 메모리 셀의 스토리지 노드 콘택 플러그의 제조방법에 대한 것으로, 도 9a 내지 도 9c 및, 도 10a 내지 도 10c는 본 발명의 실시예 3에 따른 디램 메모리 셀의 단면도이다. 여기서, 도 9a 내지 도 9c는 워드 라인 구조물과 평행하는 방향으로 절단하여 본 단면도이고, 도 10a 내지 도 10c 는 비트 라인 구조물과 평행하는 방향으로 절단하여 본 단면도이다. 본 실시예는 상기한 실시예 2의 포토레지스트 패턴(165)을 형성하는 공정까지는 동일하므로, 그 후속 공정에 대하여만 설명하도록 한다.
도 9a 및 도 10a에 도시된 바와 같이, 포토레지스트 패턴(165)을 마스크로 하여, 제 4 층간 절연막(160), 제 3 층간 절연막(155) 및 제 2 층간 절연막(135)을 식각하므로써, 제 2 콘택 패드(130b)를 노출시킨다. 이때, 제 4 층간 절연막(160)은 제 3 및 제 2 층간 절연막(155,135)에 비하여 습식 식각 속도가 빠른 막이 이용된다.
그후, 도 9b 및 도 10b에 도시된 것과 같이, 포토레지스트 패턴(165)을 공지의 방식으로 제거한다음, 노출된 제 4 층간 절연막(160), 제 3 층간 절연막(150) 및 제 2 층간 절연막(135)을 예를 들어 HF 용액에 의하여 습식 식각한다. 이때, 제 4 층간 절연막(160)이 제 3 및 제 2 층간 절연막(150,135)에 비하여 식각 속도가 빠르므로, 더 많이 식각되어, 도 10b와 같이, Y"자 형태로 형성된다. 이때, 습식 식각은 제 3 및 제 2 층간 절연막(150,135)이 약 수 내지 수십Å 정도 식각되도록 식각 시간을 조절한다. 이와같은 추가의 습식 식각으로 상대적으로 넓은 입구부(167a) 및 상대적으로 좁은 접촉부(169a)로 구성된 스토리지 노드 콘택홀(170a)을 형성한다. 이때, 추가의 습식 식각으로 비트 라인 구조물(150)의 비트 라인 스페이서(146) 및 하드 마스크막(144)의 일부가 제거되어, 비트 라인용 도전층(142)이 일부 노출될 수도 있다.
이어서, 도 9c 및 도 10c에서와 같이, 스토리지 노드 콘택홀(170a)이 형성된 결과물 상부에 절연막을 증착한다음, 이를 비등방성 블랭킷 식각하여, 비트 라인 구조물(150)의 측벽 및 스토리지 노드 콘택홀(170a) 측벽에 콘택 스페이서(173)를 형성한다. 콘택 스페이서(173)는 상술한 바와 같이 식각시 노출될 수 있는 비트 라인 도전층(142)과 이후 형성될 스토리지 노드 콘택 플러그간을 절연시킨다. 그후, 도전층, 예를 들어 도핑된 폴리실리콘막을 스토리지 노드 콘택홀(170a)이 충전되도록 증착하고, 도핑된 폴리실리콘막을 비트 라인 구조물의 하드 마스크막(144) 표면이 노출되도록 화학적 기계적 연마하여, 스토리지 노드 콘택 플러그(175)를 형성한다. 스토리지 노드 콘택 플러그(175)는 "Y"자 형태의 스토리지 노드 콘택홀(170a)에 의하여 “Y"자 형태가 부여된다.
그후, 도면에는 도시되지 않았지만, 스토리지 노드 전극은 상기 실시예 2와 동일하게 배치된다.
이와같은 방식으로 형성하여도 동일한 효과를 발휘할 수 있다.
(실시예 4)
본 발명의 실시예 4 역시 디램 메모리 셀의 스토리지 노드 콘택 플러그의 제조방법에 대한 것으로, 도 11a 내지 도 11g 및 도 12a 내지 도 12g는 본 발명의 실시예 4에 따른 디램 메모리 셀의 단면도이다. 여기서, 도 11a 내지 도 11g는 워드 라인 구조물과 평행하는 방향으로 절단하여 본 단면도이고, 도 12a 내지 도 12g는 비트 라인 구조물과 평행하는 방향으로 절단하여 본 단면도이다. 본 실시예는 상기 제 2 층간 절연막을 형성하는 공정까지는 상기 실시예 2와 동일하므로, 그 후속의 공정에 대하여만 설명하도록 한다.
도 11a 및 도 12a를 참조하여, 제 2 층간 절연막(135)까지 형성된 결과물 상부에 베리어 금속막(240), 비트 라인용 도전층(242) 및 하드 마스크막(244)을 순차적으로 적층한다. 베리어 금속막(240) 및 비트 라인 도전층(242)은 상술한 실시예 1과 동일한 물질로 형성될 수 있다. 이어서, 하드 마스크막(244), 비트 라인용 도전층(242) 및 베리어 금속막(240)을 워드 라인 구조물(120)과 직교하도록 패터닝하여, 예비 비트 라인 구조물(245)을 형성한다. 그후, 제 2 층간 절연막(135) 상부에 예비 비트라인 구조물(245)의 두께보다 낮은 두께로 제 3 층간 절연막(250)을 형성한다. 즉, 제 3 층간 절연막(250)은 예비 비트 라인 구조물(245) 사이의 공간의 일부만 충전되도록 증착된다. 바람직하게는, 제 3 층간 절연막(250)은 상기 비트 라인용 도전층(242)의 두께보다는 두껍게 형성된다. 여기서, 제 2 및 제 3 층간 절연막(135,250)은 일반적인 실리콘 산화막으로 형성될 수 있다.
도 11b 및 도 12b에 도시된 바와 같이, 제 3 층간 절연막(250) 및 예비 비트 라인 구조물(245) 상부에 에치 스톱퍼(255)를 형성한다. 에치 스톱퍼(255)는 제 3층간 절연막(250)과 식각 선택비가 상이한 막, 예를 들어 실리콘 질화막 또는 실리콘 질산화막으로 형성될 수 있으며, 약 80 내지 120Å 두께로 형성될 수 있다.
또한, 도 11c 및 도 12c에서와 같이, 에치 스톱퍼(255) 표면에 제 4 층간 절연막(260)을 증착한다. 제 4 층간 절연막(260)은 예비 비트 라인 구조물(245) 사이의 공간이 충분히 매립되도록 증착되고, 예를 들어 실리콘 산화막으로 형성될 수 있다. 그후, 제 4 층간 절연막(260)의 표면을 평탄화한다.
도 11d 및 도 12d에 도시된 바와 같이, 제 4 층간 절연막(260) 상부에 제 2 콘택 패드를 노출시키기 위한 포토레지스트 패턴(265)을 형성한다. 이때, 포토레지스트 패턴(265)은 실시예 2와 동일한 형태로 배치될 수 있다. 포토레지스트 패턴(265)의 형태로 제 4 층간 절연막(260)의 소정 두께만큼을 비등방성 건식 식각한다. 비등방성 건식 식각 공정시, 제 4 층간 절연막(260)의 일부가 잔류하도록 식각한다. 그리고 나서, 상기 포토레지스트 패턴(265)을 마스크로 하여, 제 4 층간 절연막(260)을 습식 식각한다. 이에따라, 스토리지 노드 콘택홀의 입구부(270)가 한정되며, 입구부(270)의 측벽은 등방성 형태를 갖게된다.
그후, 도 11e 및 도 12e를 참조하여, 상기 포토레지스트 패턴(265)의 형태로 에치 스톱퍼(255), 제 3 및 제 2 층간 절연막(250,135)을 비등방성 건식 식각하여 제 2 콘택 패드(130b)를 오픈시키는 접촉부(273)를 형성하므로써, "Y"자 형태의 스토리지 노드 콘택홀(275)이 한정된다. 그후, 포토레지스트 패턴(265)을 제거한다. 이때, 포토레지스트 패턴(265)은 에치 스톱퍼(255)를 식각한다음 제거하고, 패터닝된 에치 스톱퍼(255)를 마스크로 하여 제 3 및 제 2 층간 절연막(250,135)을 식각할 수도 있다.
다음, 도 11f 및 도 12f에서와 같이, 결과물 표면에 절연막, 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 박막으로 증착한다음, 비등방성 블랭킷 식각을 진행하여, 예비 비트 라인 구조물(245)의 측벽 및 스토리지 노드 콘택홀(275)의 측벽에 콘택 스페이서(280)를 형성한다. 콘택 스페이서(280)의 형성으로 완전한 비트 라인 구조물이 한정되고, 아울러, 콘택 스페이서(280)는 공정중 노출될 수 있는 비트 라인용 도전층(142)을 외부로부터 차폐하여, 후속에 형성될 스토리지 노드 콘택 플러그와 비트 라인용 도전층의 쇼트를 방지하는 역할을 한다.
도 11g 및 도 12g에 도시된 바와 같이, 노출된 제 2 콘택 패드(130b)와 콘택되도록 결과물 상부에 도전층, 예를 들어 도핑된 폴리실리콘막을 증착한다. 그후, 비트 라인 구조물 표면이 노출되도록 화학적 기계적 연마를 실시하여, 스토리지 노드 콘택 플러그(285)를 형성한다. 이때, 스토리지 노드 콘택 플러그(285)는 비트 라인과 평행하는 방향으로 볼 때 입구부가 접촉부보다 큰 형상을 갖는다.
그후, 도면에는 도시되지 않았지만, 상기한 실시예 2와 같이 스토리지 노드 전극을 형성한다.
이와같은 방법으로도 상술한 실시예들과 동일한 효과를 발휘할 수 있다.
(실시예 5)
본 발명의 실시예 5 역시 디램 메모리 셀의 스토리지 노드 콘택 플러그의 제조방법에 대한 것으로, 도 13a 내지 도 13d 및 도 14a 내지 도 14d는 본 발명의 실시예 5에 따른 디램 메모리 셀의 단면도이다. 여기서, 도 13a 내지 도 13d는 워드 라인 구조물과 평행하는 방향으로 절단하여 본 단면도이고, 도 14a 내지 도 14d는 비트 라인 구조물과 평행하는 방향으로 절단하여 본 단면도이다. 본 실시예는 상술한 실시예 2 내지 4와 비트 라인용 하드 마스크막(144)을 형성하는 공정까지는 동일하므로, 그 후속의 공정에 대하여만 설명하도록 한다.
도 13a 및 도 14a에 도시된 바와 같이, 제 2 층간 절연막(135) 상부에 베리어 금속막(140), 비트 라인용 도전층(142), 하드 마스크막(144) 및 보호막(300)을 순차적으로 적층한다. 보호막(300)은 층간 절연막들을 구성하는 실리콘 산화막과 식각 선택비가 우수한 막으로, 예를 들어 폴리실리콘막을 이용할 수 있다. 보호막(300), 하드 마스크막(144), 비트 라인용 도전층(142) 및 베리어 금속막(140)을 비트 라인의 형태로 패터닝하여, 예비 비트 라인 구조물(305)을 형성한다. 그후, 예비 비트 라인 구조물(305) 사이의 공간의 일부만이 충진되도록 제 3 층간 절연막(310)을 형성한다. 제 2 및 제 3 층간 절연막(135,310)은 예를 들어 실리콘 산화막일 수 있다. 제 3 층간 절연막(310) 및 예비 비트 라인 구조물(305) 표면에 에치 스톱퍼(315)를 형성한다. 에치 스톱퍼(315)는 제 3 층간 절연막(310)과 식각 선택비가 상이한 막, 예를 들어, 실리콘 질화막으로 형성될 수 있다. 에치 스톱퍼(315) 표면에 제 4 층간 절연막(320)을 증착한다. 본 실시예에서의 제 4 층간 절연막(320)은 예를 들어 실리콘 산화막으로 형성될 수 있다. 제 4 층간 절연막(320)은 예비 비트 라인 구조물(305) 사이의 공간이 충분히 채워질 수 있는 두께로 형성한다. 그후, 예비 비트 라인 구조물(305)의 표면이 노출되도록 제 4 층간 절연막(320)을 화학적 기계적 연마한다.
이어서, 도 13b 및 도 14b를 참조하여, 제 4 층간 절연막(320) 상부에 스토리지 노드 콘택홀을 한정하기 위한 포토레지스트 패턴(325)을 공지의 방식으로 형성한다. 포토레지스트 패턴(325)은 실시예 2의 배치와 동일할 수 있다. 포토레지스트 패턴(325)을 이용하여, 제 4 층간 절연막(320)의 소정 두께만큼을 비등방성 건식 식각한다음, 습식 식각에 의하여 등방성 식각하여, 스토리지 노드 콘택홀의 입구부(330)가 형성된다. 습식 식각 공정시 제 3 층간 절연막(310)은 에치 스톱퍼(315)에 의해 보호되지만, 상기 에치 스톱퍼(315)는 일정 두께만큼 제거된다.
그 다음, 도 13c 및 도 14c에 도시된 바와 같이, 포토레지스트 패턴(325)의 형태로 에치 스톱퍼(315), 제 3 층간 절연막(310) 및 제 2 층간 절연막(135)을 비등방성 건식 식각하여, 제 2 콘택 패드(130b)를 노출시킨다. 이에따라, 입구부(330)에 비하여 상대적으로 좁은 직경의 접촉부(333) 및 이를 갖는 스토리지 노드 콘택홀(335)이 형성된다. 스토리지 노드 콘택홀(335)은 도면에서와 같이, 비트 라인과 평행하는 방향에 있어서는 “Y"자 형태의 단면을 갖는다. 그후, 결과물 상부에 박막의 절연막을 증착하고, 비등방성 블랭킷 식각하여, 예비 비트 라인 구조물(305)의 측벽 및 스토리지 노드 콘택홀(335)의 양측벽에 콘택 스페이서(340)를 형성한다. 콘택 스페이서(340)의 형성으로, 완전한 형태의 비트 라인 구조물이 한정된다.
도 13d 및 도 14d를 참조하여, 스토리지 노드 콘택홀(335)이 형성된 결과물 상부에 스토리지 노드 콘택홀(335)이 충전되도록 도전층, 예를 들어 도핑된 폴리실리콘막을 증착한다. 그후, 비트 라인 구조물의 하드 마스크막(144)이 노출될 때까지 화학적 기계적 연마하여, “Y"자 형태의 스토리지 노드 콘택 플러그(350)를 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 접촉부는 그대로 둔 상태에서 비트 라인과 평행한 방향으로 입구부를 연장시킨후, 스토리지 노드 전극을 동일열상에서 지그재그로 배치되어, 스토리지 노드 전극을 전체적으로 볼 때 사선 방향으로 배열한다. 이에 따라, 스토리지 노드 전극은 x축 및 y축 방향으로 각각에 인접하는 다른 스토리지 노드 전극과 일정 간격이 확보되므로, 인접하는 스토리지 노드 전극과의 절연은 물론, 사이즈를 소정치만큼 증대시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 내지 도 1f는 종래의 디램 메모리 셀의 평면도이다.
도 2a 내지 도 2d는 종래의 디램 메모리 셀을 워드 라인과 평행하는 방향(도 1f의 x-x' 선 방향)으로 절단하여 나타낸 단면도이다.
도 3a 내지 도 3d는 종래의 디램 메모리 셀을 비트 라인과 평행하는 방향(도 1f의 y-y')으로 절단하여 나타낸 단면도이다.
도 4는 본 발명의 실시예 1에 따른 디램 메모리 셀을 나타낸 평면도이다.
도 5는 도 4의 y-y'선을 따라 절단하여 나타낸 단면도이다.
도 6a 내지 도 6e는 본 발명의 실시예 2에 따라, 워드 라인 구조물과 평행하는 방향으로 절단하여 나타낸 단면도이다.
도 7a 내지 도 7e는 본 발명의 실시예 2에 따라, 비트 라인 구조물과 평행하는 방향으로 절단하여 나타낸 단면도이다.
도 8a 내지 도 8g는 본 발명의 실시예 2에 따른 디램 메모리 셀의 평면도이다.
도 8h는 본 발명의 변형예를 보여주는 디램 메모리 셀의 평면도이다.
도 9a 내지 도 9c는 본 발명의 실시예 3에 따라, 워드 라인 구조물과 평행하는 방향으로 절단하여 나타낸 단면도이다.
도 10a 내지 도 10c는 본 발명의 실시예 3에 따라, 비트 라인 구조물과 평행하는 방향으로 절단하여 나타낸 단면도이다.
도 11a 내지 도 11g는 본 발명의 실시예 4에 따라, 워드 라인 구조물과 평행하는 방향으로 절단하여 나타낸 단면도이다.
도 12a 내지 도 12g는 본 발명의 실시예 4에 따라, 비트 라인 구조물과 평행하는 방향으로 절단하여 나타낸 단면도이다.
도 13a 내지 도 13d는 본 발명의 실시예 5에 따라, 워드 라인 구조물과 평행하는 방향으로 절단하여 나타낸 단면도이다.
도 14a 내지 도 14d는 본 발명의 실시예 5에 따라, 비트 라인 구조물과 평행하는 방향으로 절단하여 나타낸 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 120 : 워드 라인 구조물
125 : 제 1 층간 절연막 130a,130b : 제 1 및 제 2 콘택 패드
135 : 제 2 층간 절연막 150,250 : 비트 라인 구조물
155,250,310 : 제 3 층간 절연막 160,260,320 : 제 4 층간 절연막
173,275,340 : 콘택 스페이서 175,285,350 : 콘택 플러그
255,315 : 에치 스톱퍼 300 : 보호막

Claims (41)

  1. 다수의 액티브 영역이 한정된 반도체 기판;
    상기 반도체 기판 상에 액티브 영역을 지나도록 배치되는 다수의 워드 라인 구조물;
    상기 워드 라인 구조물 양측의 액티브 영역에 각각 형성되는 제 1 및 제 2 콘택 패드;
    상기 제 1 콘택 패드와 전기적으로 연결되면서, 상기 워드 라인 구조물과 절연을 유지하면서 직교하도록 배치되는 비트 라인 구조물;
    상기 비트 라인 구조물이 형성된 반도체 기판상에 형성되는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 제 2 콘택 패드와 연결되는 스토리지 노드 콘택 플러그; 및
    상기 스토리지 노드 콘택 플러그와 콘택되도록 스토리지 노드 콘택 플러그 상부에 형성되는 스토리지 노드 전극을 포함하며,
    상기 스토리지 노드 콘택 플러그는 상기 비트 라인 구조물과 평행한 방향으로 볼 때, 그 단면 구조가 접촉부 보다 입구부 선폭이 크도록 형성되어, 그 평면 구조는 비트 라인 구조물과 평행한 방향으로 더 길게 연장된 직사각형 형태를 갖고, 상기 워드 라인 구조물과 평행한 방향의 단면으로 볼 때, 비트 라인 구조물 사이의 공간에 형성되는 것을 특징으로 하는 디램 메모리 셀.
  2. 제 1 항에 있어서, 상기 스토리지 노드 전극은 동일열에 있어서 지그재그 형태로 배치되는 것을 특징으로 하는 디램 메모리 셀.
  3. 제 1 항에 있어서, 상기 액티브 영역은 90°회전된 “T"자 형태를 가지며, 인접하는 컬럼과 엇갈리도록 배치되며,
    상기 워드 라인 구조물은 하나의 액티브 영역당 한 쌍씩 지나도록 배치되는 것을 특징으로 하는 디램 메모리 셀.
  4. 제 1 항에 있어서, 상기 스토리지 노드 콘택 플러그와 상기 층간 절연막 사이 및 상기 스토리지 노드 콘택 플러그와 비트 라인 구조물 사이에 콘택 스페이서가 더 개재되어 있는 것을 특징으로 하는 디램 메모리 셀.
  5. 다수의 액티브 영역이 한정된 반도체 기판;
    상기 반도체 기판 상에 액티브 영역을 지나도록 배치되는 다수의 워드 라인 구조물;
    상기 워드 라인 구조물 양측의 액티브 영역에 각각 형성되는 제 1 및 제 2 콘택 패드;
    상기 제 1 콘택 패드와 전기적으로 연결되면서, 상기 워드 라인 구조물과 절연을 유지하면서 직교하도록 배치되는 비트 라인 구조물;
    상기 비트 라인 구조물이 형성된 반도체 기판상에 형성되는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 제 2 콘택 패드와 연결되는 스토리지 노드 콘택 플러그; 및
    상기 스토리지 노드 콘택 플러그와 콘택되도록 스토리지 노드 콘택 플러그 상부에 형성되는 스토리지 노드 전극을 포함하며,
    상기 스토리지 노드 콘택 플러그는 상기 비트 라인 구조물과 평행한 방향으로 볼 때, 그 단면 구조가 접촉부 보다 입구부 선폭이 크도록 형성되어, 그 평면 구조는 비트 라인 구조물과 평행한 방향으로 더 길게 연장된 직사각형 형태를 갖고, 상기 워드 라인 구조물과 평행한 방향의 단면으로 볼 때, 비트 라인 구조물 사이의 공간에 형성되고,
    상기 스토리지 노드 전극은 평면상으로 볼 때 동일열에 형성되는 스토리지 노드 콘택 플러그 상부에 지그재그 형태로 배치되어, 전체적으로 사선 형태로 배치되는 것을 특징으로 하는 디램 메모리 셀.
  6. 제 5 항에 있어서, 상기 액티브 영역은 90°회전된 “T"자 형태를 가지며, 인접하는 컬럼과 엇갈리도록 배치되며,
    상기 워드 라인 구조물은 하나의 액티브 영역당 한 쌍씩 지나도록 배치되는 것을 특징으로 하는 디램 메모리 셀.
  7. 제 5 항에 있어서, 상기 스토리지 노드 콘택 플러그와 상기 층간 절연막 사이 및 상기 스토리지 노드 콘택 플러그와 비트 라인 구조물 사이에 콘택 스페이서가 더 개재되어 있는 것을 특징으로 하는 디램 메모리 셀.
  8. 액티브 영역이 한정된 반도체 기판상에 워드 라인 구조물을 형성하는 단계;
    상기 워드 라인 구조물 양측의 액티브 영역에 드레인 및 소오스 영역을 형성하는 단계;
    상기 워드 라인 구조물이 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 내부에 상기 드레인 및 소오스 영역과 콘택되도록 제 1 및 제 2 콘택 패드를 형성하는 단계;
    상기 제 1 및 제 2 콘택 패드가 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막 상부에 상기 워드 라인 구조물과 직교하면서, 상기 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물을 형성하는 단계;
    상기 비트 라인 구조물이 형성된 제 2 층간 절연막 상부에 절연체층을 증착하는 단계;
    상기 절연체층을 비트 라인과 평행하는 방향으로 볼때, 입구부는 넓고 접촉부는 좁도록 식각하여, 상기 제 2 콘택 패드를 노출시키는 스토리지 노드 콘택홀을 형성하는 단계;
    상기 스토리지 노드 콘택홀내에 도전물을 충진해서, 스토리지 노드 콘택 플러그를 형성하는 단계; 및
    상기 스토리지 노드 플러그와 콘택되도록 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  9. 제 8 항에 있어서, 상기 절연체층을 증착하는 단계는,
    상기 제 2 층간 절연막 상부에 상기 비트 라인 구조물 사이의 공간의 일부만 충전되도록 제 3 층간 절연막을 증착하는 단계; 및
    상기 제 3 층간 절연막 상부에 상기 비트 라인 구조물 사이의 공간이 충전되도록 제 3 층간 절연막 보다 습식 식각 속도가 빠른 제 4 층간 절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  10. 제 9 항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계는,
    상기 제 4 층간 절연막 상부에 상기 제 2 콘택 패드와 대응되는 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여, 노출된 제 4 층간 절연막을 등방성 식각하는 단계;
    상기 제 3 층간 절연막을 비등방성 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  11. 제 9 항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계는,
    상기 제 4 층간 절연막 상부에 제 2 콘택 패드와 대응되는 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여, 노출된 제 4 층간 절연막 및 제 3 층간 절연막을 비등방성 식각하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 노출된 제 4 및 제 3 층간 절연막을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  12. 제 9 항에 있어서, 상기 절연체층을 형성하는 단계는,
    상기 비트 라인 구조물 사이의 공간의 일부만이 충전되도록 제 3 층간 절연막을 형성하는 단계;
    상기 제 3 층간 절연막 및 노출된 비트 라인 구조물 표면에 에치 스톱퍼를 증착하는 단계; 및
    상기 에치 스톱퍼 상부에 상기 비트 라인 구조물 사이의 공간이 충전되도록 제 4 층간 절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  13. 제 12 항에 있어서, 상기 제 4 층간 절연막은 제 3 층간 절연막과 식각 선택비가 유사한 막인 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  14. 제 12 항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계는,
    상기 제 4 층간 절연막 상부에 제 2 콘택 패드와 대응되는 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여, 상기 제 4 층간 절연막의 소정 두께만큼을 비등방성 식각하는 단계;
    상기 제 4 층간 절연막을 상기 에치 스톱퍼가 노출되도록 등방성 식각하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 하여 상기 에치 스톱퍼, 제 3 및 제 2 층간 절연막을 비등방성 식각하는 단계를 포함하는 것을 특징으로 디램 메모리 셀의 제조방법.
  15. 제 14 항에 있어서, 상기 비트 라인 구조물 상부에 상기 폴리실리콘막을 더 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  16. 제 8 항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계와, 상기 스토리지 노드 콘택 플러그를 형성하는 단계 사이에, 상기 스토리지 노드 콘택홀 및 비트 라인 구조물 측벽에 절연막으로 된 콘택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  17. 제 8 항 또는 제 16 항에 있어서, 상기 스토리지 노드 콘택 플러그를 형성하는 단계는,
    상기 스토리지 노드 콘택홀이 충진되도록 도전층을 증착하는 단계; 및
    상기 비트 라인 구조물 표면이 노출되도록 상기 도전층을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  18. 액티브 영역이 한정된 반도체 기판 상에 다수개의 워드 라인 구조물을 형성하는 단계;
    상기 워드 라인 구조물 양측 의 액티브 영역에 드레인 및 소오스 영역을 형성하는 단계;
    상기 워드 라인 구조물이 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 내부에 상기 드레인 및 소오스 영역과 콘택되도록 제 1 및 제 2 콘택 패드를 형성하는 단계;
    상기 제 1 및 제 2 콘택 패드가 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막 상부에 상기 워드 라인 구조물과 직교하면서, 상기 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물을 형성하는 단계;
    상기 비트 라인 구조물이 형성된 제 2 층간 절연막 상부에 상기 비트 라인 구조물 사이의 공간의 일부분만 충진되도록 제 3 층간 절연막을 증착하는 단계;
    상기 제 3 층간 절연막 상부에 상기 비트 라인 사이의 공간이 모두 충진되도록 상기 제 3 층간 절연막보다 습식 식각 속도가 빠른 제 4 층간 절연막을 증착하는 단계;
    상기 제 4 층간 절연막 상부에 상기 제 2 콘택 패드를 오픈시키기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여, 상기 제 4 층간 절연막을 등방성으로 식각하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여, 상기 노출된 제 3 층간 절연막 및 제 2 층간 절연막을 비등방성 식각하여, 스토리지 노드 콘택홀을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 스토리지 노드 콘택홀내에 도전물을 충진해서, 스토리지 노드 콘택 플러그를 형성하는 단계; 및
    상기 스토리지 노드 플러그와 콘택되도록 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법
  19. 제 18 항에 있어서, 상기 워드 라인 구조물을 형성하는 단계는,
    상기 반도체 기판상에 게이트 절연막, 워드 라인용 도전층 및 하드 마스크막을 순차적으로 적층하는 단계;
    상기 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막을 소정 부분 패터닝하는 단계; 및
    상기 패터닝된 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막 양측벽에 워드 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  20. 제 18 항에 있어서, 상기 제 1 및 제 2 콘택 패드를 형성하는 단계는,
    상기 드레인 및 소오스 영역이 노출되도록 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 드레인 및 소오스 영역과 콘택되면서 콘택홀이 충전되도록 도전층을 증착하는 단계; 및
    상기 워드 라인 구조물 표면이 노출되도록 상기 도전층을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  21. 제 18 항에 있어서, 상기 비트 라인 구조물을 형성하는 단계는,
    상기 제 2 층간 절연막 상부에 베리어 금속막, 비트 라인용 도전층 및 하드 마스크막을 순차적으로 증착하는 단계;
    상기 하드 마스크막, 비트 라인용 도전층 및 베리어 금속막을 소정 부분 패터닝하는 단계; 및
    상기 패터닝된 하드 마스크막, 비트 라인용 도전층 및 베리어 금속막의 측벽에 비트 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  22. 제 18 항에 있어서, 상기 제 1 내지 제 3 층간 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 디램 메모리 셀의 제조방법.
  23. 제 23 항에 있어서, 상기 제 4 층간 절연막은 BPSG막 또는 USG막으로 형성하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  24. 제 18 항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계와, 상기 스토리지 노드 콘택 플러그를 형성하는 단계 사이에,
    상기 비트 라인 구조물 측벽 및 상기 스토리지 노드 콘택홀의 측벽에 콘택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  25. 제 18 항 또는 제 24 항에 있어서, 상기 스토리지 노드 콘택 플러그를 형성하는 단계는,
    상기 스토리지 노드 콘택홀이 충분히 매립되도록 도전층을 증착하는 단계; 및
    상기 비트 라인 구조물 표면이 노출되도록 도전층을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  26. 액티브 영역이 한정된 반도체 기판 상에 다수개의 워드 라인 구조물을 형성하는 단계;
    상기 워드 라인 구조물 양측의 액티브 영역에 드레인 및 소오스 영역을 형성하는 단계;
    상기 워드 라인 구조물이 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 내부에 상기 드레인 및 소오스 영역과 콘택되도록 제 1 및 제 2 콘택 패드를 형성하는 단계;
    상기 제 1 및 제 2 콘택 패드가 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막 상부에 상기 워드 라인 구조물과 직교하면서, 상기 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물을 형성하는 단계;
    상기 비트 라인 구조물이 형성된 제 2 층간 절연막 상부에 상기 비트 라인 구조물 사이의 공간의 일부분만 충진되도록 제 3 층간 절연막을 증착하는 단계;
    상기 제 3 층간 절연막 상부에 상기 비트 라인 사이의 공간이 모두 충진되도록 상기 제 3 층간 절연막보다 습식 식각 속도가 빠른 제 4 층간 절연막을 증착하는 단계;
    상기 제 4 층간 절연막 상부에 상기 제 2 콘택 패드를 오픈시키기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여, 상기 제 4 및 제 3 층간 절연막을 비등방성 식각하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 노출된 제 4 및 제 3 층간 절연막을 일정 두께만큼 습식 식각하는 단계;
    상기 스토리지 노드 콘택홀내에 도전물을 충진해서, 스토리지 노드 콘택 플러그를 형성하는 단계; 및
    상기 스토리지 노드 플러그와 콘택되도록 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법
  27. 제 26 항에 있어서, 상기 워드 라인 구조물을 형성하는 단계는,
    상기 반도체 기판상에 게이트 절연막, 워드 라인용 도전층 및 하드 마스크막을 순차적으로 적층하는 단계;
    상기 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막을 소정 부분 패터닝하는 단계; 및
    상기 패터닝된 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막 양측벽에 워드 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  28. 제 26 항에 있어서, 상기 제 1 및 제 2 콘택 패드를 형성하는 단계는,
    상기 드레인 및 소오스 영역이 노출되도록 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 드레인 및 소오스 영역과 콘택되면서 콘택홀이 충전되도록 도전층을 증착하는 단계; 및
    상기 워드 라인 구조물 표면이 노출되도록 상기 도전층을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  29. 제 26 항에 있어서, 상기 비트 라인 구조물을 형성하는 단계는,
    상기 제 2 층간 절연막 상부에 베리어 금속막, 비트 라인용 도전층 및 하드 마스크막을 순차적으로 증착하는 단계;
    상기 하드 마스크막, 비트 라인용 도전층 및 베리어 금속막을 소정 부분 패터닝하는 단계; 및
    상기 패터닝된 하드 마스크막, 비트 라인용 도전층 및 베리어 금속막의 측벽에 비트 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  30. 제 26 항에 있어서, 상기 제 1 내지 제 3 층간 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 디램 메모리 셀의 제조방법.
  31. 제 30 항에 있어서, 상기 제 4 층간 절연막은 BPSG막 또는 USG막으로 형성하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  32. 제 26 항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계와, 상기 스토리지 노드 콘택 플러그를 형성하는 단계 사이에,
    상기 비트 라인 구조물 측벽 및 상기 스토리지 노드 콘택홀의 측벽에 콘택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  33. 제 26 항 또는 제 32 항에 있어서, 상기 스토리지 노드 콘택 플러그를 형성하는 단계는,
    상기 스토리지 노드 콘택홀이 충분히 매립되도록 도전층을 증착하는 단계; 및
    상기 비트 라인 구조물 표면이 노출되도록 도전층을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  34. 액티브 영역이 한정된 반도체 기판 상에 다수개의 워드 라인 구조물을 형성하는 단계;
    상기 워드 라인 구조물 양측의 액티브 영역에 드레인 및 소오스 영역을 형성하는 단계;
    상기 워드 라인 구조물이 형성된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 내부에 상기 드레인 및 소오스 영역과 콘택되도록 제 1 및 제 2 콘택 패드를 형성하는 단계;
    상기 제 1 및 제 2 콘택 패드가 형성된 반도체 기판 상부에 제 2 층간 절연막을 형 성하는 단계;
    상기 제 2 층간 절연막 상부에 상기 워드 라인 구조물과 직교하면서, 상기 제 1 콘택 패드와 전기적으로 연결되도록 비트 라인 구조물을 형성하는 단계;
    상기 비트 라인 구조물이 형성된 제 2 층간 절연막 상부에 상기 비트 라인 구조물 사이의 공간의 일부분만 충진되도록 제 3 층간 절연막을 증착하는 단계;
    상기 제 3 층간 절연막 및 노출된 비트 라인 구조물 표면에 에치 스톱퍼를 형성하는 단계;
    상기 에치 스톱퍼 상부에 상기 비트 라인 구조물 사이의 공간이 충분히 매립되도록 제 4 층간 절연막을 증착하는 단계;
    상기 제 4 층간 절연막 상부에 제 2 콘택 패드와 대응되는 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여, 제 4 층간 절연막의 일부를 비등방성 식각하는 단계;
    상기 포토레지스트 패턴을 이용하여, 제 4 층간 절연막을 등방성 식각하여,입구부를 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여, 상기 에치 스톱퍼, 제 3 층간 절연막 및 제 2 층간 절연막을 비등방성 식각하여, 접촉부를 형성하므로써, 스토리지 노드 콘택홀을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 스토리지 노드 콘택홀 내부에 스토리지 노드 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법
  35. 제 34 항에 있어서, 상기 워드 라인 구조물을 형성하는 단계는,
    상기 반도체 기판상에 게이트 절연막, 워드 라인용 도전층 및 하드 마스크막을 순차적으로 적층하는 단계;
    상기 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막을 소정 부분 패터닝하는 단계; 및
    상기 패터닝된 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막 양측벽에 워드 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  36. 제 34 항에 있어서, 상기 제 1 및 제 2 콘택 패드를 형성하는 단계는,
    상기 드레인 및 소오스 영역이 노출되도록 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 드레인 및 소오스 영역과 콘택되면서 콘택홀이 충전되도록 도전층을 증착하는 단계; 및
    상기 워드 라인 구조물 표면이 노출되도록 상기 도전층을 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  37. 제 34 항에 있어서, 상기 비트 라인 구조물을 형성하는 단계는,
    상기 제 2 층간 절연막 상부에 베리어 금속막, 비트 라인용 도전층 및 하드 마스크막을 순차적으로 증착하는 단계; 및
    상기 하드 마스크막, 비트 라인용 도전층 및 베리어 금속막을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  38. 제 34 항에 있어서, 상기 비트 라인 구조물을 형성하는 단계는,
    상기 제 2 층간 절연막 상부에 베리어 금속막, 비트 라인용 도전층, 하드 마스크막 및 폴리실리콘막을 순차적으로 증착하는 단계; 및
    상기 폴리실리콘막, 하드 마스크막, 비트 라인용 도전층 및 베리어 금속막을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  39. 제 34 항에 있어서, 상기 제 1 내지 제 4 층간 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 디램 메모리 셀의 제조방법.
  40. 제 34 항에 있어서, 상기 스토리지 노드 콘택홀을 형성하는 단계와, 상기 스토리지 노드 콘택 플러그를 형성하는 단계 사이에,
    상기 비트 라인 구조물 측벽 및 상기 스토리지 노드 콘택홀의 측벽에 콘택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 메모리 셀의 제조방법.
  41. 제 34 항 또는 제 39 항에 있어서, 상기 스토리지 노드 콘택 플러그를 형성하는 단계는,
    상기 스토리지 노드 콘택홀이 충분히 매립되도록 도전층을 증착하는 단계; 및
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