KR100599050B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (44)
- 기판 상에 구비되는 도전성 구조물들;상기 도전성 구조물들의 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서;상기 절연막 스페이서 하부면을 지지하면서 상기 도전성 구조물을 부분적으로 매립하는 제1 절연막 패턴;상기 제1 절연막 패턴 상에 구비되어 상기 도전성 구조물을 완전히 매립하는 제1 층간 절연막; 및상기 절연막 스페이서가 형성된 도전성 구조물들 사이의 제1 절연막 패턴 및 제1 층간 절연막을 관통하여 콘택 플러그가 구비되고,상기 콘택 플러그는 하부보다 상부가 더 넓은 형상을 갖고, 상기 콘택 플러그의 상부면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향과 평행한 방향으로 더 넓은 형상을 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 도전성 구조물은 도전막 패턴 및 캡핑막 패턴이 적층된 형상을 갖는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 도전막 패턴은 금속 물질로 이루어진 것을 특징으로 하는 반도체 장치.
- 삭제
- 제1항에 있어서, 상기 제1 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전 상수를 갖는 절연 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1 절연막 패턴은 실리콘 산화물로 이루어지고, 상기 절연막 스페이서는 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 장치.
- 액티브 패턴들이 정의된 기판 상에 구비되는 제1 층간 절연막;상기 제1 층간 절연막 상에, 제1 방향으로 향하는 비트 라인 구조물들;상기 비트 라인 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서;상기 절연막 스페이서 하부면을 지지하면서 상기 비트 라인 구조물을 부분적으로 매립하는 절연막 패턴;상기 절연막 패턴 상에 구비되는 제2 층간 절연막;상기 절연막 스페이서가 형성된 비트 라인 구조물들 사이에 구비되고, 상기 액티브 패턴의 소정 영역과 전기적으로 접속하는 스토로지 노드 콘택들; 및상기 스토로지 노드 콘택들 상부면의 소정 부위에 구비되는 커패시터들을 포함하고,상기 스토로지 노드 콘택은 하부보다 상부가 더 넓은 형상을 갖고, 상기 콘택 플러그의 상부면은 상기 제1 방향과 수직한 방향에 비해 상기 제1 방향으로 더 넓은 형상을 갖는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제7항에 있어서, 상기 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전 상수를 갖는 절연 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제7항에 있어서, 상기 비트 라인 구조물은 도전성 물질로 이루어지는 비트 라인 및 캡핑막 패턴이 적층된 형상을 갖는 것을 특징으로 하는 반도체 장치.
- 제10항에 있어서, 상기 비트 라인은 금속 물질로 이루어진 것을 특징으로 하는 반도체 장치.
- 제10항에 있어서, 상기 절연막 패턴의 상부면은 상기 비트 라인의 상부면보다 높게 위치하는 것을 특징으로 하는 반도체 장치.
- 제7항에 있어서, 상기 제1 층간 절연막 내부에는 상기 비트 라인 구조물과 수직한 제2 방향으로 워드 라인 구조물들이 더 구비되는 것을 특징으로 하는 반도체 장치.
- 제13항에 있어서, 상기 워드 라인 구조물은 하나의 단위 액티브 패턴 상에 2개씩 배치되는 것을 특징으로 하는 반도체 장치.
- 제13항에 있어서, 상기 제1 층간 절연막에는 상기 워드 라인 구조물들 사이에 위치한 액티브 패턴과 각각 접속하는 콘택 패드들을 구비하는 것을 특징으로 하는 반도체 장치.
- 제7항에 있어서, 상기 커패시터들은 사선 방향으로 배치된 것을 특징으로 하는 반도체 장치.
- 기판 상에 도전성 구조물들을 형성하는 단계;상기 도전성 구조물 사이를 부분적으로 매립하는 절연막 패턴을 형성하는 단계;상기 절연막 패턴 상에 상기 도전성 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서가 구비된 도전성 구조물들을 매립하는 층간 절연막을 형성하는 단계;상기 절연막 스페이서가 구비된 도전성 구조물들 사이의 층간 절연막 및 절연막 패턴을 부분적으로 식각하여 하부보다 상부가 더 넓은 형상을 갖고, 상부면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향과 평행한 방향이 더 넓은 형상을 갖는 콘택홀을 형성하는 단계; 및상기 콘택홀에 도전 물질을 채워넣어 콘택 플러그를 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 도전성 구조물은,도전막 및 캡핑막을 적층하는 단계; 및상기 도전막 및 캡핑막을 패터닝하여 도전막 패턴 및 캡핑막 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제18항에 있어서, 상기 도전막 패턴은 금속 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 삭제
- 제18항에 있어서, 상기 절연막 패턴의 상부면은 상기 도전막 패턴의 상부면보다 높게 위치하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 절연막 패턴은,상기 도전성 구조물을 완전히 매립하도록 제1 절연막을 증착하는 단계;상기 제1 절연막의 표면을 평탄화하는 단계; 및상기 도전성 구조물들의 상부 양측벽이 부분적으로 노출되도록 상기 평탄화된 제1 절연막을 이방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 절연막 패턴은,상기 도전성 구조물들의 하부가 부분적으로 매몰되도록 제1 절연막을 형성하는 단계; 및상기 도전성 구조물들의 상부면 및 상부 양 측벽에 형성된 제1 절연막이 제거되도록 상기 제1 절연막을 부분적으로 등방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 절연막 패턴을 형성한 이 후에,상기 절연막 패턴 및 도전성 구조물들의 노출된 표면에 식각 저지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전율을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 상부가 확장된 형상을 갖는 콘택홀은,상기 제2 층간 절연막 상에, 상기 비트 라인 구조물들 사이 부위에 콘택홀을 형성하기 위한 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 의해 노출되는 상기 제2 층간 절연막을 부분적으로 이방성 식각하여 상기 제1 홀을 형성하는 단계;상기 제1 홀을 상기 도전성 구조물의 길이 방향으로 확장시켜 제2 홀을 형성하는 단계;상기 제2 홀 하부에 노출된 막들을 이방성으로 식각하여, 상기 제2 콘택 패드를 노출하고 상기 제2 홀에 비해 축소된 내부 사이즈를 갖는 제3 홀을 형성하는 단계; 및상기 마스크 패턴을 제거하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제26항에 있어서, 상기 제1 홀을 형성하기 위한 마스크 패턴은 라인 형상 또는 콘택 형상을 갖도록 형성하는 것을 특징으로 반도체 장치의 제조 방법.
- 제26항에 있어서, 상기 제2 홀은 상기 제1 홀에 의해 노출되는 제2 층간 절연막을 등방성 식각하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 액티브 패턴들이 구비된 기판 상에 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 상에, 제1 방향으로 향하는 비트 라인 구조물들을 형성하는 단계;상기 비트 라인 구조물의 하부를 부분적으로 매립하도록, 절연막 패턴을 형성하는 단계;상기 절연막 패턴 상에 상기 비트 라인 구조물들 상부 양측벽을 부분적으로 감싸는 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서가 구비된 비트 라인 구조물들을 매몰하는 제2 층간 절연막을 형성하는 단계;상기 절연막 스페이서가 구비된 비트 라인 구조물들 사이의 제2 층간 절연막, 절연막 패턴 및 제1 층간 절연막을 부분적으로 식각하여, 상부가 하부보다 더 넓은 형상을 갖고 상부면은 상기 제1 방향과 수직한 방향보다 상기 제1 방향으로 더 넓은 형상을 갖는 스토로지 노드 콘택홀을 형성하는 단계;상기 스토로지 노드 콘택홀에 도전 물질을 채워넣어 스토로지 노드 콘택을 형성하는 단계; 및상기 스토로지 노드 콘택 상부면의 소정 부위에 커패시터들을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 비트 라인 구조물은,도전막 및 캡핑막을 적층하는 단계; 및상기 도전막 및 캡핑막을 패터닝하여 비트 라인 및 캡핑막 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제30항에 있어서, 상기 비트 라인은 금속 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 삭제
- 제29항에 있어서, 상기 절연막 패턴의 상부면은 상기 비트 라인의 상부면보다 높게 위치하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 절연막 패턴은,상기 비트 라인 구조물들을 완전히 매립하도록 제1 절연막을 증착하는 단계;상기 제1 절연막의 표면을 평탄화하는 단계; 및상기 비트 라인 구조물들의 상부는 노출되면서 하부는 부분적으로 상기 제1 절연막에 의해 매몰되도록, 상기 평탄화된 제1 절연막을 이방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 절연막 패턴은,상기 비트 라인 구조물들의 하부를 부분적으로 매몰하도록 제1 절연막을 형성하는 단계; 및상기 비트 라인 구조물 상부면 및 상부 측벽에 형성된 제1 절연막을 부분적으로 등방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 절연막 패턴을 형성한 이 후에,상기 절연막 패턴 및 비트 라인 구조물들의 노출된 표면에 식각 저지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전율을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 절연막 패턴은 실리콘 산화물로 형성하고, 상기 상부 스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 스토로지 노드 콘택홀들은,상기 제2 층간 절연막 상에, 상기 비트 라인 구조물들 사이 부위에 콘택을 형성하기 위한 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 의해 노출되는 상기 제2 층간 절연막을 부분적으로 이방성 식각하여 상기 제1 홀을 형성하는 단계;상기 제1 홀을 상기 제1 방향으로 확장시켜 제2 홀을 형성하는 단계;상기 제2 홀 하부에 노출된 막들을 이방성 식각하여, 상기 제2 홀에 비해 축소된 내부 사이즈를 갖는 제3 홀을 형성하는 단계;상기 마스크 패턴을 제거하는 단계; 및상기 제2 및 제3 홀 내에 도전 물질을 채워넣는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제39항에 있어서, 상기 제1 홀을 형성하기 위한 마스크 패턴은 라인 형상 또는 콘택 형상을 갖도록 형성하는 것을 특징으로 반도체 장치의 제조 방법.
- 제39항에 있어서, 상기 제2 홀은 상기 제1 홀에 의해 노출되는 제2 층간 절연막을 등방성 식각하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 커패시터들은 사선 방향으로 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제29항에 있어서, 상기 제1 층간 절연막을 형성하기 이 전에, 상기 비트 라인 구조물과 수직한 제2 방향으로 워드 라인 구조물들을 형성하는 단계를 더 수행 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제43항에 있어서, 상기 제1 층간 절연막에, 상기 워드 라인 구조물 사이에 위치한 액티브 패턴과 각각 접속하는 콘택 패드를 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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