KR20050097364A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

상부면에 도전막 패턴 접속을 위한 얼라인 및 배치 마진이 증가되고, 이웃하는 도전물들 사이의 기생 커패시터가 감소되는 반도체 장치 및 그 제조 방법이 개시되어 있다. 기판 상에 도전성 구조물들이 형성되어 있고, 상기 도전성 구조물들 상부의 양측벽을 부분적으로 감싸도록 절연막 스페이서가 형성된다. 상기 도전성 구조물들을 매립하는 절연막 구조물과, 상기 절연막 스페이서가 형성된 도전성 구조물들 사이에, 도전성 플러그가 형성되어 있다. 도전성 플러그는 하부보다 상부가 더 넓은 형상을 갖고, 상기 콘택 플러그의 상부면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향과 평행한 방향으로 더 넓은 형상을 갖는다. 콘택 플러그의 상부 면적이 확장되어 상기 콘택 플러그와 접속하는 도전 패턴을 용이하게 형성할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액서스 트랜지스터(access transistor)와 하나의 축적 커패시터가 구비된다.
상기 메모리 셀의 집적도가 증가됨에 따라, 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 커패시터를 형성하는 것이 보다 중요한 문제로 부각되고 있다.
상기 커패시터의 커패시턴스 증가를 위하여, 유전율이 높은 유전막을 적용하는 방법 및 커패시터 전극의 유효면적의 증가시키는 방법을 생각할 수 있다.
구체적으로, Al2O3, Ta2O5, HfO2막 등과 같이 고유전율을 갖는 물질을 캐패시터의 유전막으로 사용하는 방법이 활발히 연구되고 있다. 그러나, 상기 고유전 물질을 갖는 유전막을 형성하는 경우, 이 후의 공정 조건들까지 최적화시켜야 하므로 실재적으로 적용하는데는 어려움이 있다.
또한, 게이트 전극의 유효 면적을 증가시키기 위해서는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되고 있다.
또한, 상기 게이트 전극의 유효 면적 증가를 위한 방법의 하나로서, 상기 커패시터의 배치 방법이 중요하게 부각되고 있다. 상기 디램 장치의 경우, 커패시터는 액서스 트랜지스터의 소오스/드레인의 어느 한 영역과 전기적으로 접속하여야 하므로, 상기 커패시터가 형성되는 영역은 하부의 소오스/드레인의 위치에 따라 한정된다. 그러므로, 이웃하는 커패시터 간의 마진이 협소하여 스토로지 노드가 서로 쇼트되는 등의 불량이 발생하게 된다. 최근에는, 한정된 영역 내에서 상기 커패시터들이 하부의 소오스/드레인의 위치에 관계없이 최대한 유효 면적을 증가시키고 이웃하는 커패시터들 사이가 넓게 배치될 수 있도록 스토로지 노드 콘택 상에 랜딩 패드 전극을 더 형성하고 있다.
그러나, 상기 랜딩 패드 전극을 형성하기 위해서는 증착 공정, 사진 공정 및 식각 공정을 추가하여야 하므로 공정이 매우 복잡해진다. 더구나, 상기 랜딩 패드 전극을 형성하기 위해서는 미세한 포토레지스트 패턴이 요구되므로, 매우 짧은 파장을 갖는 노광 소오스인 ArF를 이용한 사진 공정을 수행하여야 한다. 때문에, 공정 비용이 매우 증가되는 단점이 있다.
그 외에, 상기 메모리 셀의 집적도가 증가됨에 따라 발생되는 문제점은 상기 커패시터 이외의 부위에서 기생 커패시턴스가 증가되는 것이다. 상기 기생 커패시턴스는 콘택과 콘택 또는 콘택과 배선간의 간격이 매우 좁게 배치됨으로서 종래에 비해 매우 증가될 수 밖에 없다. 상기 기생 커패시턴스가 증가됨에 따라, 커패시터에 저장된 데이터를 센싱할 시에 노이즈를 발생시켜 동작 불량이 발생하게 된다. 또한, 상기 메모리 셀 내에 데이터를 읽거나 쓰는 동작 시에 응답 속도가 매우 저하되는 문제가 있다.
따라서, 본 발명의 제1 목적은 상부 접촉면이 넓은 콘택 플러그를 구비하는 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기 플러그를 구비하는 반도체 장치를 제조하는 데 적합한 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 커패시터들간의 쇼트 불량이 감소되고, 커패시터의 용량을 증가되면서, 기생 커패시턴스는 감소되는 반도체 장치를 제공하는데 있다.
본 발명의 제4 목적은 상기 커패시터를 포함하는 반도체 장치를 제조하는 데 적합한 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 구비되는 도전성 구조물들과, 상기 도전성 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서와, 상기 도전성 구조물들을 매립하는 절연막 구조물과, 상기 절연막 스페이서가 형성된 도전성 구조물들 사이에, 하부보다 상부가 더 넓은 형상을 갖고, 상기 콘택 플러그의 상부면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향과 평행한 방향으로 더 넓은 형상을 갖는 도전성 플러그를 포함한다.
상기 절연막 구조물은 상기 절연막 스페이서 하부면을 지지하면서 상기 도전성 구조물을 부분적으로 매립하는 제1 절연막 패턴과, 상기 제1 절연막 패턴 상에 구비되어 상기 도전성 구조물을 완전히 매립하는 제1 층간 절연막으로 이루어진다. 또한, 상기 제1 절연막 패턴은 상기 절연막 스페이서 보다 낮은 유전 상수를 갖는 절연 물질로 이루어진다.
또한, 상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 다음과 같다.
먼저, 기판 상에 도전성 구조물들을 형성한다. 상기 도전성 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서를 형성한다. 상기 절연막 스페이서가 구비된 도전성 구조물들을 매립하는 층간 절연막을 형성한다. 상기 절연막 스페이서가 구비된 도전성 구조물들 사이의 층간 절연막을 식각하여 하부보다 상부가 더 넓은 형상을 갖고, 상부면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향과 평행한 방향이 더 넓은 형상을 갖는 콘택홀을 형성한다. 이어서, 상기 콘택홀에 도전 물질을 채워넣여 콘택 플러그를 형성한다.
상기 반도체 장치는 콘택 플러그의 상부 면적이 확장된다. 때문에, 이 후에 상기 콘택 플러그와 접속하는 도전 패턴을 용이하게 형성할 수 있다. 또한, 상기 콘택 플러그 및 도전성 플러그 사이가 상대적으로 낮은 유전 상수를 갖는 절연막 패턴으로 이루어지기 때문에 기생 커패시턴스를 감소시킬 수 있다.
상기한 제3 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는, 액티브 패턴들이 정의된 기판 상에 구비되는 제1 층간 절연막과, 상기 제1 층간 절연막 상에 제1 방향으로 향하는 비트 라인 구조물들과, 상기 비트 라인 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서과, 상기 비트 라인 구조물들을 매몰하는 절연막 구조물과, 상기 절연막 스페이서가 형성된 비트 라인 구조물들 사이에 구비되고 하부보다 상부가 더 넓은 형상을 갖고, 상기 콘택 플러그의 상부면은 상기 제1 방향과 수직한 방향에 비해 상기 제1 방향으로 더 넓은 형상을 갖는 스토로지 노드 콘택 및 상기 스토로지 노드 콘택들 상부면의 소정 부위에 구비되는 커패시터들을 포함한다.
상기 절연막 구조물은 상기 절연막 스페이서 하부면을 지지하면서 상기 비트 라인 구조물을 부분적으로 매립하는 절연막 패턴 및 상기 절연막 패턴 상에 구비되는 제2 층간 절연막으로 이루어진다. 상기 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전 상수를 갖는 절연 물질로 이루진다. 상기 제1 층간 절연막 내부에는 상기 비트 라인 구조물과 수직한 제2 방향으로 워드 라인 구조물들이 더 구비된다. 상기 워드 라인 구조물은 하나의 단위 액티브 패턴 상에 2개씩 배치된다. 상기 제1 층간 절연막에는 상기 워드 라인 구조물들 사이에 위치한 액티브 패턴과 각각 접속하는 콘택 패드들을 구비한다. 그리고, 상기 스토로지 노드 콘택은 커패시터가 접속될 영역에 해당하는 콘택 패드와 접촉한다. 상기 커패시터들은 사선 방향으로 배치된다.
또한, 상기 제4 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 다음과 같다.
액티브 패턴들이 구비된 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에, 상기 제1 방향으로 향하는 비트 라인 구조물들을 형성한다. 상기 비트 라인 구조물들 상부 양측벽을 부분적으로 감싸는 절연막 스페이서를 형성한다. 상기 절연막 스페이서가 구비된 비트 라인 구조물들을 매몰하는 제2 층간 절연막을 형성한다. 상기 절연막 스페이서가 구비된 비트 라인 구조물들 사이의 제2 층간 절연막을 식각하여, 상부가 하부보다 더 넓은 형상을 갖고 상부면은 상기 제1 방향과 수직한 방향보다 상기 제1 방향으로 더 넓은 형상을 갖는 스토로지 노드 콘택홀을 형성한다. 상기 스토로지 노드 콘택홀에 도전 물질을 채워넣여 스토로지 노드 콘택을 형성한다. 이어서, 상기 스토로지 노드 콘택 상부면의 소정 부위에 커패시터들을 형성한다.
상기 반도체 장치는 스토로지 노드 콘택의 상부 면적이 확장되어 있다. 때문에, 상기 스토로지 노드 콘택과 접속하는 커패시터들이 보다 넓은 간격을 갖게 배치된다. 또한, 상기 스토로지 노드 콘택 및 비트 라인 구조물 사이가 상대적으로 낮은 유전 상수를 갖는 절연막 패턴으로 이루어지므로 기생 커패시턴스를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 보다 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 콘택 플러그를 나타내는 사시도이다.
도 1을 참조하면, 액티브 패턴들이 정의된 기판 상에 라인 형상의 도전성 구조물들(16)이 구비된다. 상기 도전성 구조물(16)은 도전막 패턴(12) 및 캡핑막 패턴(14)이 적층된 형태를 갖는다. 상기 도전막 패턴(12)은 금속 물질로 이루어질 수 있으며, 예컨대, 티타늄막, 티타늄 질화막 또는 이들의 적층막으로 이루어지는 베리어 금속막과 상기 베리어 금속막 상에 텅스텐막이 적층된 형상을 가질 수 있다. 또한, 상기 캡핑막은 실리콘 질화물로 이루어진다.
상기 도전성 구조물(16)을 부분적으로 매립하는 절연막 패턴(20a)이 구비된다. 상기 절연막 패턴(20a)은 실리콘 질화물에 비해 낮은 유전상수를 갖는 실리콘 산화물로 이루어진다. 상기 절연막 패턴(20a)의 상부면은 상기 도전성 구조물(16)에 포함되어 있는 도전막 패턴(12) 상부면보다 높게 위치한다.
상기 절연막 패턴(20a)에 의해 부분적으로 매립되어 있는 도전성 구조물(16)의 상부 양측벽을 감싸는 절연막 스페이서(22)를 구비한다. 상기 절연막 스페이서(22)는 실리콘 질화물로 이루어진다. 상기 절연막 스페이서(22)는 상기 절연막 패턴(20a) 상부면에 구비된다. 때문에, 상기 절연막 패턴(20a)은 상기 절연막 스페이서(22)의 하부를 지지하는 형상을 갖는다.
상기 절연막 패턴(20a) 및 도전성 구조물(16)들의 표면에는 실리콘 질화물로 이루어진 식각 저지막(24)이 구비된다. 상기 식각 저지막(24)은 수백 Å정도의 두께를 갖는다.
상기 절연막 패턴(20a) 상에 상기 도전성 구조물(16)을 완전히 매립하는 층간 절연막(26)이 구비된다. 상기 층간 절연막(26)은 실리콘 산화물로 이루어진다.
상기 도전성 구조물(16)들 사이에, 상기 층간 절연막(26) 및 절연막 패턴(20a)을 관통하는 콘택 플러그(40)가 구비된다. 상기 콘택 플러그(40)의 하부 접촉면은 액티브 패턴 표면이 될 수 있다. 상기 콘택 플러그(40)는 상부가 하부에 비해 더 넓은 형상을 갖는다. 또한, 상기 콘택 플러그(40)의 상부면은 상기 도전성 구조물(16)의 길이 방향과 수직한 방향보다 상기 도전성 구조물(16)의 길이 방향으로 더 넓은 형상을 갖는다. 또한, 상기 콘택 플러그(40)의 상부는 상기 콘택 플러그(40)의 하부의 중심으로부터 상기 도전성 구조물(16)의 길이 방향의 양측으로 거의 동일한 사이즈로 확장된 형상을 갖는다.
상기 콘택 플러그(40)의 하부에 콘택되는 부위 면적은 매우 작으면서도 상기 콘택 플러그(40)의 상부면의 면적이 넓게 형성된다. 때문에, 상기 콘택 플러그(40)의 상부면과 접속하는 패턴의 얼라인 마진이 증가되고 및 상기 패턴들 간의 간격을 더욱 넓게 배치할 수 있다.
이하에서는 상기에서 설명한 콘택 플러그를 제조하기에 적합한 방법들을 설명한다.
도 2 내지 도 17은 본 실시예에 따른 콘택 플러그 형성 방법을 설명하기 위한 단면도들이다. 도 2 내지 도에서 짝수 도면은 도전성 구조물의 길이 방향과 수직한 방향(A_A')으로 절단한 단면도들이고, 홀수 도면은 도전성 구조물의 길이 방향(B_B')으로 절단한 단면도들이다.
도 2 및 도 3을 참조하면, 실리콘 기판(10)에 통상의 소자 분리 공정을 수행하여 액티브 패턴들(도시안함)을 형성한다. 상기 액티브 패턴을 포함하는 기판 상에 도전막 및 캡핑막을 순차적으로 적층한 다음, 상기 도전막 및 캡핑막을 라인 형상의 패턴이 되도록 식각한다. 상기 공정에 의해, 상기 도전막 패턴(12) 및 캡핑막(14)이 적층된 형태의 도전성 구조물(16)이 형성된다. 상기 도전막 패턴(12)은 금속 물질을 증착시켜 형성할 수 있으며, 예컨대, 티타늄막, 티타늄 질화막 또는 이들의 적층막으로 이루어지는 베리어 금속막 패턴(12a)과 상기 베리어 금속막 상에 텅스텐막 패턴(12b)이 적층된 형상을 가질 수 있다. 또한, 상기 캡핑막 패턴(14)은 실리콘 질화물을 증착시켜 형성한다. 상기 도전막 패턴(12)이 금속 물질로 이루어지는 경우, 상기 캡핑막 패턴(14)은 상기 도전막 패턴(12) 높이의 2배 이상의 높이를 갖도록 형성한다.
도시하지는 않았으나, 상기 기판(10)과 도전성 구조물(16) 사이에 하부 층간 절연막이 개재될 수 있다. 또한, 상기 도전성 구조물(16)은 신호 전달을 위한 도전 라인 또는 트랜지스터의 게이트로 제공될 수도 있다.
도 4 및 도 5를 참조하면, 상기 도전성 구조물(16)을 완전히 매립하도록 실리콘 산화막(20)을 형성한다. 상기 실리콘 산화막(20)은 상기 실리콘 질화물에 비해 낮은 유전 상수를 갖는 절연 물질로서 선택된 것이다.
이어서, 상기 실리콘 산화막(20)의 상부면을 화학 기계적 연마 공정에 의해 평탄화한다. 이 때, 상기 캡핑막 패턴(14)이 표면에 노출될 때까지 연마 공정을 수행하는 것이 바람직하다. 상기 캡핑막 패턴(14)이 표면에 노출되도록 연마하는 경우, 남아있는 실리콘 산화막(20)의 두께를 정확히 알 수 있으므로 후속 공정을 진행하기가 용이하다.
도 6 및 도 7을 참조하면, 상기 실리콘 산화막(20)을 이방성으로 식각하여 상기 도전성 구조물(16)의 하부를 부분적으로 매립하는 절연막 패턴(20a)을 형성한다. 상기 이방성 식각 공정에 의해, 상기 절연막 패턴(20a)이 형성되어 있지 않은 도전성 구조물(16)의 양측벽은 외부에 노출된다. 상기 절연막 패턴(20a)의 상부면은 상기 도전성 구조물(16) 내의 도전막 패턴(12)의 상부면보다 더 높게 형성한다. 따라서, 상기 도전막 패턴(12)의 측벽은 외부에 노출되지 않는다.
도 8 및 도 9를 참조하면, 상기 노출된 도전성 구조물(16)의 상부 양측벽 및 상기 절연막 패턴(20a) 상에 실리콘 질화물을 증착시킨다. 이어서, 상기 실리콘 질화물을 이방성으로 식각하여 상기 도전성 구조물(16)의 상부 양측벽을 부분적으로 감싸는 절연막 스페이서(22)를 형성한다. 즉, 상기 절연막 스페이서(22)는 상기 절연막 패턴(20a) 상부면에 형성된다. 때문에, 상기 절연막 패턴(20a)은 상기 절연막 스페이서(22)의 하부를 지지하는 형상을 갖는다.
이어서, 상기 절연막 패턴(20a) 및 도전성 구조물(16)들의 표면에 실리콘 질화물을 증착시켜 식각 저지막(24)을 형성한다. 상기 식각 저지막(24)은 수백 Å정도의 두께를 갖는다. 상기 식각 저지막(24)은 이 후 공정을 용이하게 수행할 수 있도록 형성되는 막이지만, 공정을 단순화시키기 위해 생략할 수도 있다.
도 10 및 도 11을 참조하면, 상기 절연막 패턴(20a) 상에, 도전성 구조물(16)을 완전히 매립하도록 실리콘 산화물을 증착시켜 층간 절연막(26)을 형성한다. 상기 층간 절연막(26)을 형성한 이 후에 상부면을 평탄화시키는 공정을 더 수행한다.
이어서, 상기 층간 절연막(26) 상에서, 상기 도전성 구조물(16)들 사이에 콘택홀을 형성시키기 위한 포토레지스트 패턴(28)을 형성한다. 이어서, 상기 포토레지스트 패턴(28)을 이용하여 층간 절연막(26)을 부분적으로 이방성 식각하여 제1 홀(30)들을 형성한다.
도 12 및 도 13을 참조하면, 상기 포토레지스트 패턴(28)을 제거하지 않은 상태로 상기 제1 홀(30)들의 양 측면 및 바닥면의 층간 절연막(26)을 등방성으로 식각하여 상기 제 1홀(30)들에 비해 오픈 사이즈가 증가된 제2 홀(32)들을 형성한다. 상기 등방성 식각 공정은 통상의 습식 식각 공정에 의해 수행할 수 있다. 이 때, 상기 제2 홀(32)의 바닥은 상기 절연막 패턴(20a)의 상부면보다 높거나 같게 위치하여야 한다. 만일, 이전 공정에서 식각 저지막(24)을 형성한 경우에는, 상기 제 2홀(32)의 바닥에 식각 저지막(24)이 노출되도록 한다. 또한, 상기 습식 식각 공정은 이웃하는 제 2홀(32)들 사이의 층간 절연막(26)이 완전히 제거되지는 않도록 하여야 한다.
상기 층간 절연막(26)을 등방성으로 식각하기 위한 식각 용액은 예컨대 1:100으로 물과 희석된 HF용액을 들 수 있다. 일반적으로, 상기 습식 식각 공정은 건식 식각 공정에 비해 상기 실리콘 산화막과 실리콘 질화막과의 선택비가 더 높은 특성이 있다. 때문에, 상기 습식 식각 공정을 수행하는 경우, 건식 식각 공정만으로 콘택홀을 형성할 경우에 비해 식각에 의해 불가피하게 발생되는 상기 캡핑막 패턴(14) 및 절연막 스페이서(22)의 유실을 최소화할 수 있다. 또한, 상기 습식 식각 공정에 의해 상기 도전성 구조물의 길이 방향으로 콘택홀의 상부 오픈 사이즈를 더욱 증가시킬 수 있다. 그러나, 상기 도전성 구조물 상부의 양측벽에는 질화막 스페이서가 형성되어 있어서, 도전성 구조물의 길이 방향과 수직한 방향으로 콘택홀의 상부 오픈 사이즈는 증가되지 않는다.
도 14 및 도 15를 참조하면, 상기 포토레지스트 패턴(28)을 식각 마스크로 이용하여, 상기 제2 홀(32) 바닥 아래의 식각 저지막(24), 절연막 패턴(20a)을 이방성 식각하여 액티브 패턴을 노출시키는 제3 홀(34)을 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 포토레지스트 패턴(28)의 노출 부위와 서로 대향하는 부분의 막들이 이방성으로 식각되며, 상기 캡핑막 패턴(14) 및 절연막 스페이서(22)에 의해 셀프 얼라인된다. 따라서, 상기 제3 홀(34)은 이전에 형성된 상기 제2 홀(32)보다 오픈되는 부위의 사이즈가 작다. 상기 제3 홀(34)을 형성하기 위한 이방성 식각 공정 시에 불가피하게 상기 캡핑막 패턴(14) 및 절연막 스페이서(22)가 일부 식각된다. 상기 제2 홀(32) 및 제 3홀(34)을 통칭하여 콘택홀(36)이라 한다.
도 16 및 도 17을 참조하면, 상기 포토레지스트 패턴(28)을 통상의 에싱 및 스트립 공정에 의해 제거한다. 이어서, 상기 콘택홀(36) 내에 도전 물질을 매립하고, 이를 평탄화하여 콘택 플러그(40)를 형성한다. 상기 콘택 플러그(40)는 상기 도전성 구조물(16)의 길이 방향과 수직한 방향으로는 상기 캡핑막 패턴(14)에 의해 절연되고, 상기 도전성 구조물(16)의 길이 방향으로는 층간 절연막(26)에 의해 절연된다.
상기 콘택 플러그(40)는 상기 도전성 구조물의 길이 방향의 상부면이 상대적으로 넓게 형성된다. 따라서, 상기 도전성 구조물의 길이 방향으로 절단하는 경우, 상기 콘택 플러그(40)의 수직 프로파일이 Y자 형상을 갖게 된다.
실시예 2
도 18 및 19는 본 발명의 제2 실시예에 따른 콘택 플러그를 나타내는 단면도들이다. 도 18 및 19는 도전성 구조물의 길이 방향과 수직한 방향으로 절단한 단면도들이다. 본 실시예는 상기 절연막 패턴 형성하는 방법만을 제외하고는 상기 제1 실시예와 동일하므로 변경되는 공정만을 설명한다.
도 18을 참조하면, 상기 제2 실시예에서 설명한 것과 동일한 방법으로 도 2 에 도시된 구조물들을 형성한다. 이어서, 상기 도전성 구조물(16)을 부분적으로 매립하도록 실리콘 산화막(50)을 형성한다. 상기 실리콘 산화막(50)은 상기 실리콘 질화물에 비해 낮은 유전 상수를 갖는 절연 물질로서 선택된 것이다. 상기 실리콘 산화막(50)의 상부면의 가장 낮은 부위는 적어도 상기 도전성 구조물(16) 내의 도전막 패턴 상부면보다는 더 높게 형성하여야 한다.
도 19를 참조하면, 상기 도전성 구조물(16)의 상부 측벽 및 도전성 구조물의 상부면에 형성된 실리콘 산화막(50)이 제거되도록 상기 실리콘 산화막(50)을 등방성 식각하여, 상기 도전성 구조물의 하부를 부분적으로 매립하는 절연막 패턴(50a)을 형성한다. 이 때, 상기 절연막 패턴(50a)의 상부면은 상기 도전성 구조물 내의 도전성 패턴의 상부면과 같거나 더 높게 되도록 한다.
상기와 같이 절연막 패턴(50a)을 형성하는 경우, 공정이 단순해지는 장점이 있다. 그러나, 상기 절연막 패턴(50a)을 재현성 있게 형성하는데는 어려움이 있다. 이 후, 도시하지는 않았으나, 상기 제2 실시예와 동일한 공정을 수행하여 콘택 플러그를 완성한다.
실시예 3
도 20은 본 발명의 제3 실시예에 따른 DRAM장치를 나타내는 평면도이다. 도 21은 도 3에 도시한 DRAM장치를 나타내는 사시도이다.
도 20 및 21을 참조하면, 제1 방향으로 향하는 액티브 패턴(101)들이 정의된 기판(100) 상에 워드 라인 구조물이 구비된다. 상기 워드 라인 구조물은 상기 제1 방향과 수직한 제2 방향으로 배치된다. 그리고, 하나의 단위 액티브 패턴 내에는 2개의 워드 라인 구조물이 구비되어 2개의 단위 셀로 제공된다. 상기 워드 라인 구조물은 구체적으로, 게이트 절연막 패턴, 게이트 전극 패턴 및 하드 마스크 패턴이 적층된 형상을 갖는다. 그리고, 상기 워드 라인 구조물 양측의 불순물 영역들이 구비된다. 상기 액티브 패턴의 중심 부위에 해당하는 제1 불순물 영역은 비트 라인과 접속하기 위한 영역이 되고, 상기 액티브 패턴의 양측에 해당하는 제2 불순물 영역은 커패시터와 접속하는 영역이 된다.
상기 워드 라인 구조물을 매립하는 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막 내에는 상기 액티브 패턴의 제1 불순물 영역 및 제2 불순물 영역과 각각 접속하는 콘택 패드들이 구비된다.
상기 콘택 패드들을 포함하는 상기 제1 층간 절연막 상에 제2 층간 절연막이 더 구비된다. 상기 제2 층간 절연막 내에는 상기 제1 불순물 영역과 접속하는 콘택 패드와 접속하는 비트 라인 콘택이 구비된다. 상기 비트 라인 콘택은 예컨대, 베리어 금속막 패턴 및 텅스텐 패턴으로 이루어질 수 있다.
상기 제2 층간 절연막 상에는 상기 제1 방향으로 향하는 비트 라인 구조물들이 구비된다. 상기 비트 라인 구조물은 라인 형태의 도전막 패턴 및 캡핑막 패턴이 적층된 형상을 갖는다. 이 때, 상기 도전막 패턴은 금속 패턴, 폴리실리콘 패턴, 실리사이드 패턴 또는 이들이 적층된 패턴으로 이루어질 수 있다. 예컨대, 상기 도전막 패턴은 베리어 금속막 패턴 및 텅스텐 패턴으로 이루어질 수 있다. 상기 도전막 패턴의 하부면의 일부분은 상기 비트 라인 콘택과 접해있다. 따라서, 상기 도전막 패턴은 상기 비트 라인 콘택을 통해 상기 제1 불순물 영역과 전기적으로 접속된다.
상기 비트 라인 구조물의 하부를 부분적으로 매몰하는 절연막 패턴이 구비된다. 상기 절연막 패턴은 상기 도전막 패턴에 의해 생기는 기생 커패시턴스를 감소시키기 위해 구비되는 패턴이다. 때문에, 상기 절연막 패턴은 저유전율을 갖는 물질로 이루어지는 것이 바람직하다. 구체적으로, 상기 절연막 패턴은 실리콘 산화물(SiO2)로 이루어질 수 있다. 상기 절연막 패턴의 상부면은 상기 도전막 패턴의 상부면과 동일하거나 상기 도전막 패턴의 상부면보다 높게 위치한다.
상기 비트 라인 구조물들 상부 양측면을 부분적으로 감싸도록 절연막 스페이서가 구비된다. 상기 절연막 스페이서는 상기 절연막 패턴 상에 형성되어 있다. 상기 상부 스페이서는 실리콘 질화물로 이루어진다.
상기 절연막 패턴 및 비트 라인 구조물들의 표면에는 식각 저지막이 구비된다. 상기 식각 저지막은 수백 Å정도의 두께를 갖는다.
상기 절연막 패턴 상에 상기 비트 라인 구조물들을 매몰하는 제3 층간 절연막이 구비된다. 상기 제3 층간 절연막 내의 소정 부위에는 상기 비트 라인 구조물들에 의해 자기 정렬되고, 하부에 비해 상부가 넓은 형상을 갖는 스토로지 노드 콘택들이 구비된다. 상기 스토로지 노드 콘택의 상부는 상기 제1 방향과 수직한 제2 방향에 비해 상기 제1 방향으로 더 넓은 형상을 갖는다. 또한, 상기 스토로지 노드 콘택의 상부는 상기 스토로지 노드 콘택 하부로부터 제1 방향의 양측으로 동일한 사이즈로 확장된 형상을 갖는다.
상기 스토로지 노드 콘택들 상부면의 소정 부위에는 커패시터들이 구비된다. 상기 커패시터는 상기 스토로지 노드 콘택들 상부면의 중심부로부터 상기 제1 방향의 어느 한쪽으로 쉬프트된 위치에 배치된다. 전체적으로, 상기 각 커패시터들은 서로 사선 방향으로 배치된다.
본 발명의 제 3실시예에 따른 DRAM장치는 스토로지 노드 콘택 상부면이 제1 방향의 양측으로 확장되어 있어, 상기 스토로지 노드 콘택 상의 커패시터들이 형성되는 하부 면적이 증가된다. 따라서, 커패시터의 축적 용량이 증가된다.
또한, 상기 비트 라인 구조물에 포함된 도전막 패턴과 스토로지 노드 콘택 사이에는 저유전율을 갖는 절연막 패턴이 구비되므로, 기생 커패시턴스가 최소화된다. 따라서, DRAM장치의 동작 특성이 향상된다.
이하에서는 상기에서 설명한 DRAM장치를 제조하기에 적합한 방법들을 설명한다.
도 22 내지 도 27은 본 실시예의 DRAM장치를 제조하기에 적합한 방법을 설명하기 위한 평면도들이다. 도 28 내지 도 43은 본 실시예의 DRAM장치를 제조하기에 적합한 방법을 설명하기 위한 단면도들이다. 도 28 내지 도 43에서 짝수 도면은 비트 라인 방향과 수직한 방향으로 절단한 단면도들이고, 홀수 도면은 비트 라인 방향으로 절단한 단면도들이다.
도 22를 참조하면, 실리콘 기판(100)에 통상의 소자 분리 공정을 수행하여 제1 방향으로 향하는 액티브 패턴(101)들을 형성한다.
구체적으로, 실리콘 기판(100) 상에 버퍼 산화막을 형성한다. 상기 버퍼 산화막은 이 후에 실리콘 질화막을 형성할 시에 스트레스를 완화시키기 위한 막이다. 이어서, 상기 버퍼 산화막 상에 실리콘 질화막을 형성한다. 이어서, 통상의 사진식각 공정에 의해 상기 질화막을 건식 식각하여 질화막 패턴을 형성한다. 상기 질화막 패턴을 식각 마스크로 이용하여 상기 버퍼 산화막을 건식 식각하여 버퍼 산화막 패턴을 형성한다. 계속해서, 상기 질화막 패턴을 식각 마스크로 이용하여 노출된 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 여기서, 상기 액티브 패턴용 사진식각 공정의 마진을 높이기 위하여 상기 질화막상에 반사 방지층(anti-reflection layer; ARL)(도시하지 않음)을 형성할 수도 있다. 상기 트렌치 내에 실리콘 산화막을 매립하고 이를 평탄화하여 상기 실리콘 질화막 패턴을 노출시킨다. 상기 실리콘 질화막 패턴 및 버퍼 산화막 패턴을 습식 식각 공정에 의해 제거함으로서 필드 영역(102) 및 액티브 패턴(101)을 완성한다.
도 23을 참조하면, 상기 액티브 패턴(101)의 표면에 열산화법(thermal oxidation)으로 얇은 게이트 산화막을 성장시킨 후, 도전 물질로 이루어지는 게이트 전극막 및 하드 마스크막을 형성한다. 다음에, 상기 하드 마스크막 및 게이트 전극막을 패터닝하여 게이트 전극 패턴 및 하드 마스크 패턴이 적층된 형태의 워드 라인 구조물(106)을 형성한다. 상기 워드 라인 구조물(106)은 상기 제1 방향과 수직한 제2 방향으로 향하는 라인 형상을 갖는다. 그리고, 상기 하나의 단위 액티브 패턴 상에 2개의 워드 라인 구조물(106)이 나란하게 배치되도록 한다. 따라서, 각 단위 액티브 패턴에는 2개의 단위 셀이 형성된다. 상기 워드 라인 구조물(106)의 양측에는 실리콘 질화막으로 이루어지는 스페이서가 형성된다. 이어서, 상기 워드 라인 구조물(106)을 마스크로 이용하여 불순물을 이온주입함으로써, 상기 게이트 전극 패턴 양측의 기판 아래로 소오스/드레인 영역을 형성한다. 상기 액티브 패턴(101) 양측 가장자리에 형성되는 불순물 도핑 영역은 캐패시터의 스토리지 전극과 접속하는 캐패시터 노드 콘택 영역(C1)이며, 상기 액티브 패턴의 중심 부위에 형성되는 불순물 도핑 영역은 비트 라인과 접속하는 비트라인 콘택 영역(C2)이다.
도 24를 참조하면, 상기 워드 라인 구조물을 매립하는 제1 층간 절연막을 증착하고, 통상의 사진 식각 공정에 의해 상기 제1 층간 절연막을 부분적으로 식각하여 소오스/드레인 영역을 각각 노출하는 셀프 얼라인 콘택홀을 형성시킨다. 다음에, 상기 콘택홀 내에 도핑된 폴리실리콘을 증착한 후 평탄화 공정을 수행하여, 상기 소오스/드레인 영역과 접속하는 콘택 패드(110)들을 형성한다. 이하에서는, 상기 커패시터 노드 콘택 영역(C1)과 접속하는 콘택 패드를 제1 콘택 패드(110a)라 하고, 상기 비트 라인 콘택 영역(C2)과 접속하는 콘택 패드를 제2 콘택 패드(110b)라 하여 설명한다.
도 25를 참조하면, 상기 제1 및 제2 콘택 패드(110)를 포함하는 제1 층간 절연막상에 제2 층간 절연막을 형성한다. 이어서, 상기 제2 층간 절연막의 소정 부위를 식각하여 상기 제2 콘택 패드(110b)만을 선택적으로 노출시키는 비트라인 콘택홀을 형성한다. 이어서, 상기 비트라인 콘택홀 및 상기 제2 층간 절연막 상에 베리어 금속막을 형성한다. 상기 베리어 금속막은 티타늄, 티타튬 질화막, 탄탈륨, 탄탈륨 질화막 또는 이들중 적어도 2개의막이 적층된 막으로 형성한다. 이어서, 상기 베리어 금속막 상에 텅스텐막을 형성한다. 상기 텅스텐막 상에 캡핑막으로로서 실리콘 질화막을 형성한다. 상기 캡핑막은 상기 텅스텐막을 식각할 시에 하드 마스크로서 제공되며, 이 후 셀프 얼라인 콘택 형성 공정 시에 텅스텐막을 보호하는 역할도 한다. 때문에, 이 후 상기 텅스텐막의 패터닝 공정 및 콘택 형성 공정을 완전히 수행할 때까지 상기 캡핑막이 일정 두께 이상으로 남아있도록 충분히 두꺼워야 한다. 이를 위해, 상기 캡핑막은 적어도 상기 텅스텐막의 두께의 2배 이상의 두께로 형성되어야 한다. 이어서, 상기 캡핑막 상에, 비트 라인 구조물을 형성하기 위한 제1 포토레지스트 패턴을 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 이용하여 상기 캡핑막을 식각하여 캡핑막 패턴을 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 통상의 에싱 및 스트립 공정으로 제거한다. 이어서, 상기 실리콘 질화막 패턴을 식각 마스크로 이용하여 상기 텅스텐막 및 베리어막을 이방성으로 식각한다. 상기 식각 공정을 통해, 베리어막 패턴, 텅스텐막 패턴 및 실리콘 질화막 패턴으로 이루어지는 비트 라인 구조물(118) 및 비트 라인 콘택(112)을 동시에 형성한다. 상기 비트 라인 구조물(118)은 상기 제1 방향으로 향하는 라인 형상을 갖도록 형성한다. 그리고, 상기 비트 라인 구조물(118)은 상기 비트 라인 콘택(112)을 통하여 제2 콘택 패드(110b)와 연결됨으로서, 상기 비트 라인 콘택 형성 영역(C2)과 전기적으로 접속된다.
이 후의 공정들은 도 28 내지 도 43에 도시된 각 단면도들도 함께 참조하면서 설명한다.
도 28 및 도 29를 참조하면, 상기 비트 라인 구조물(118)을 완전히 매몰하도록 실리콘 산화막(120)을 형성한다. 상기 실리콘 산화막(120)은 실리콘 질화물에 비해 저유전율을 갖는 절연 물질로서 선택된 것이다. 이어서, 상기 실리콘 산화막(120)을 상기 캡핑막 패턴(116)이 노출되도록 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정으로 수행할 수 있다. 상기 캡핑막 패턴(116)이 노출되도록 상기 실리콘 산화막(120)을 평탄화시키는 경우, 평탄화후 남아있는 실리콘 산화막(120)의 높이를 정확히 알 수 있기 때문에 후속 공정을 최적화시키기에 유리하다.
도 30 및 도 31을 참조하면, 상기 평탄화된 실리콘 산화막(120)을 이방성 식각하여 상기 비트 라인 구조물(116)의 하부를 부분적으로 매립하는 절연막 패턴(120a)을 형성한다. 상기 절연막 패턴(120a)의 상부면은 적어도 상기 비트 라인 구조물(116)에 포함된 텅스텐 패턴(114b)의 상부면보다 더 높게 위치하도록 형성하는 것이 바람직하다.
도 32 및 도 33을 참조하면, 상기 절연막 패턴(120a) 및 비트 라인 구조물(116) 표면상에 실리콘 질화막을 증착하고, 상기 절연막 패턴(120a)이 노출되도록 상기 실리콘 질화막을 이방성으로 식각한다. 상기 공정에 의해, 상기 절연막 패턴(120a)들로부터 돌출되어 있는 상기 비트 라인 구조물(118)의 양측벽에 실리콘 질화막으로 이루어지는 비트 라인 스페이서(120)를 형성한다. 이어서, 상기 비트 라인 스페이서(120) 및 상기 실리콘 질화막 표면에 실리콘 질화물로 이루어지는 식각 저지막(122)을 형성한다. 상기 식각 저지막(122)을 형성하는 공정은 공정의 단순화를 위해 생략할 수도 있다.
도 26, 34 및 도 35를 참조하면, 상기 식각 저지막(122)이 형성되어 있는 비트 라인 구조물이 완전히 매립되도록 제3 층간 절연막(124)을 형성한다. 이어서, 상기 제3 층간 절연막(124)의 표면을 평탄화한다. 다음에, 상기 제3 층간 절연막 (124)상에 상기 스토로지 노드 콘택홀을 패터닝하기 위한 제2 포토레지스트 패턴(126)을 형성한다. 상기 제2 포토레지스트 패턴(126)은 도 27에 도시된 것과 같이, 오픈 부위(150)가 콘택 형상을 갖도록 형성한다. 상기 스토로지 노드 콘택홀은 상기 비트 라인 구조물(118)에 셀프 얼라인되는 식각 공정을 이용하여 형성된다. 때문에, 상기 제2 포토레지스트 패턴(126)의 오픈 부위는 하부의 비트 라인 구조물(118) 사이 부위와 서로 대응하게 형성한다.
상기 스토로지 노드 콘택홀을 형성하기 위하여, 상기 제2 포토레지스트 패턴(126) 대신에 하드 마스크 패턴을 이용할 수도 있다. 이 때, 사용할 수 있는 하드 마스크 패턴으로는 실리콘 질화막 패턴 또는 실리콘 산화막 패턴 등이 있다.
이어서, 상기 제2 포토레지스트 패턴(126)을 식각 마스크로 이용하여 상기 제3 층간 절연막(124)을 부분적으로 이방성 식각하여 제1 홀(130)을 형성한다.
도 36 및 도 37을 참조하면, 상기 제2 포토레지스트 패턴(126)을 제거하지 않은 상태로 상기 제1 홀(130)들의 양 측면 및 바닥면의 제3 층간 절연막(124)을 등방성으로 식각하여 상기 제 1홀(130)들에 비해 오픈 사이즈가 증가된 제2 홀(132)들을 형성한다. 상기 등방성 식각 공정은 통상의 습식 식각 공정에 의해 수행할 수 있다. 이 때, 상기 제2 홀(132)의 바닥은 상기 절연막 패턴(120a)의 상부면보다 높게 위치하여야 한다. 만일, 이전 공정에서 식각 저지막(122)을 형성한 경우에는 상기 제 2홀(132)의 바닥에 식각 저지막(122)이 노출되도록 한다. 또한, 상기 습식 식각 공정은 이웃하는 제 1홀(130)들 사이에 위치하던 제3 층간 절연막(124)이 완전히 제거되지는 않도록 하여야 한다. 상기 습식 식각 공정에 의해 상기 제1 방향으로 콘택홀의 상부 오픈 사이즈를 더욱 증가시킬 수 있다. 그러나, 상기 비트 라인 구조물(118) 상부의 양측벽에는 질화막 스페이서(120)가 형성되어 있어서, 상기 제1 방향과 수직한 제2 방향으로는 상기 콘택홀의 상부 오픈 사이즈는 증가되지 않는다. 상기 습식 식각 공정에 의해, 상기 제3 층간 절연막(124)은 기판으로 향하는 수직 방향으로도 식각이 이루어진다. 때문에, 종래에 비해 이방성 식각 공정 즉, 건식 식각 공정에 의해 식각되는 두께가 감소된다. 그런데, 상기 습식 식각 공정은 통상적으로 건식 식각 공정에 비해 상기 실리콘 산화막과 실리콘 질화막 간의 식각 선택비가 더 높은 특징이 있으므로, 상기 캡핑막 패턴(116) 및 비트 라인 스페이서(120)가 식각 공정을 통해 불가피하게 유실되는 것을 최소화할 수 있다.
도 38 및 도 39을 참조하면, 상기 제2 포토레지스트 패턴(126)을 마스크로 이용하여 상기 제2 홀(132) 바닥 아래의 식각 저지막(122), 절연막 패턴(120a) 및 제2 층간 절연막(111)을 이방성 식각하여 상기 제1 콘택 패드(110a)의 상부면을 노출시키는 제3 홀(134)을 형성한다. 상기 제3 홀(134)은 상기 제2 포토레지스트 패턴(126)의 노출 부위와 서로 대향하는 부분만이 식각되며, 상기 비트 라인 구조물(118)에 의해 셀프 얼라인된다. 따라서, 상기 제3 홀(134)은 상기 제2 홀(132)보다 오픈되는 사이즈가 작다. 이하에서는, 상기 제2 홀(132) 및 제3 홀(134)을 통칭하여 스토로지 노드 콘택홀(136)이라 한다.
도 40 및 도 41을 참조하면, 상기 제2 포토레지스트 패턴(126)을 통상의 에싱 및 스트립 공정에 의해 제거한다. 이어서, 상기 스토로지 노드 콘택홀(136) 내에 도전 물질을 매립하고, 상기 캡핑막 패턴의 상부면이 노출되도록 상기 도전 물질을 연마하여 노드 분리된 스토로지 노드 콘택(138)들을 형성한다. 상기 스토로지 노드 콘택(138)의 상부 측면은 상기 비트 라인 스페이서(120)와 접하여 있다. 도 28은 스토로지 노드 콘택이 형성된 평면도이다. 도 28에서도 보여지듯이, 상기 스토로지 노드 콘택(138)의 상부면은 상기 제2 방향에 비해 상기 제1 방향으로 더 넓게 형성된다.
도 42 및 도 43을 참조하면, 상기 스토로지 노드 콘택(138)들 상의 소정 영역과 접하는 실린더형의 스토로지 전극(140)들을 형성한다. 상기 스토로지 전극 형성하는 방법을 간단히 설명하면, 우선, 스토로지 노드 콘택(138)이 형성되어 있는 제3 층간 절연막(124) 상에, BPSG, TEOS 또는 이들이 적층된 형태의 몰드막을 형성한다. 상기 몰드막의 소정 영역을 식각하여 상기 스토로지 노드 콘택 상부면을 노출시키는 개구부를 형성한다. 다음에, 상기 개구부의 표면 및 상기 몰드막 상에 도핑된 폴리실리콘막을 증착하고, 상기 폴리실리콘막이 증착되어 있는 개구부를 매몰하도록 USG와 같은 물질로서 희생막을 형성한다. 다음에, 상기 몰드막 상에 형성되어 있는 폴리실리콘막이 제거되어 각 노드가 분리되도록 화학 기계적 연마 공정을 수행한다. 다음에, 상기 희생막 및 몰드막을 등방성 식각 공정으로 제거하여, 상기 실린더형의 스토로지 전극(140)이 형성된다. 그런데, 상기 스토로지 노드 전극(140)과 접속하는 스토로지 노드 콘택(138)의 상부면이 넓어져 있어, 상기 스토로지 노드 전극의 위치에 대한 한정을 최소화할 수 있다.
도 20은 상기 스토로지 노드 전극이 형성된 평면도이다. 도 20 및 도 42에서도 보여지듯이, 상기 스토로지 노드 전극(140)은 상기 스토로지 노드 콘택(138) 상부면의 중심을 기준으로 상기 제1 방향의 어느 한쪽으로 치우쳐진 위치상에 형성되도록 한다. 구체적으로, 전체의 상기 스토로지 노드 전극(140)들이 서로 사선으로 배치되도록 하여, 이웃하는 스토로지 노드 전극(140)들 사이의 간격을 넓게 한다.
이어서, 도시하지는 않았으나, 상기 스토로지 노드 전극(140) 내부면 및 외부면에 유전막을 증착한다. 이어서, 상기 유전막 상에 플레이트 전극을 형성한다.
실시예 4
도 44 및 도 45는 본 발명의 제4 실시예에 따른 DRAM장치의 제조 방법을 나타내는 단면도들이다. 도 44 및 도 45는 비트 라인과 수직한 방향으로 절단한 단면도들이다. 본 실시예는 상기 절연막 패턴 형성하는 방법만을 제외하고는 상기 제3 실시예와 동일하므로 변경되는 공정만을 설명한다.
도 44를 참조하면, 상기 비트 라인 구조물(118)을 부분적으로 매립하는 실리콘 산화막(150)을 형성한다. 상기 실리콘 산화막(150)은 상기 실리콘 질화물에 비해 낮은 유전 상수를 갖는 절연 물질로서 선택된 것이다. 상기 실리콘 산화막(150)의 상부면은 적어도 상기 비트 라인 구조물(118) 내의 도전막 패턴(114) 상부면보다는 더 높게 형성하여야 한다.
도 45를 참조하면, 상기 비트 라인 구조물(118)의 상부 측벽 및 비트 라인 구조물(118)의 상부면에 형성된 실리콘 산화막이 제거되도록 상기 실리콘 산화막을 등방성 식각하여, 상기 도전성 구조물(118)의 하부를 부분적으로 매립하는 절연막 패턴(150a)을 형성한다. 이 때, 상기 절연막 패턴(150a)의 상부면은 상기 도전성 구조물(118) 내의 도전성 패턴(114)의 상부면과 같거나 더 높게 되도록 한다.
상기와 같이 절연막 패턴(150a)을 형성하는 경우, 공정이 단순해지는 장점이 있다. 그러나, 상기 절연막 패턴(150a)을 재현성 있게 형성하는데는 어려움이 있다. 이 후 상기 제3 실시예와 동일한 공정을 수행하여 DRAM장치를 완성한다.
실시예 5
도 46은 본 발명의 제5 실시예에 따른 DRAM장치의 제조 방법을 설명하기 위한 평면도이다. 도 47 내지 도 49는 본 실시예에 따른 DRAM장치의 제조 방법을 설명하기 위한 단면도이다. 도 47 내지 도 49는 비트 라인 방향과 수직한 방향으로 절단한 단면도들이다. 비트 라인 방향의 단면도는 제3 실시예와 동일한 형상으로 보여지므로 생략하였다.
본 실시예는 상기 스토로지 노드 콘택홀을 형성하는 방법만을 제외하고는 상기 제3 실시예와 동일하므로 변경되는 공정만을 설명한다.
도 47, 48을 참조하면, 상기 제 3실시예의 방법과 동일하게 공정을 수행하여, 상부면이 평탄한 제3 층간 절연막을 형성한다. 그리고, 상기 제3 층간 절연막 상에 상기 스토로지 노드 콘택홀을 패터닝하기 위한 제2 포토레지스트 패턴(190)을 형성한다. 상기 제2 포토레지스트 패턴(190)은 제2 방향으로 향하는 라인 형상을 갖도록 형성한다. 구체적으로, 상기 제2 포토레지스트 패턴(190)과 비트 라인 구조물(118)로 한정되는 오픈 부위가 하부의 제1 콘택 패드 영역(110a)과 서로 대응되도록 한다. 상기 제2 포토레지스트 패턴(190)을 식각 마스크로 이용하여 상기 제3 층간 절연막(124)을 부분적으로 이방성 식각하여 트렌치 형상의 제1 홀(192)을 형성한다. 도 48에 도시된 것과 같이, 상기 이방성 식각 공정 시에 상기 제2 포토레지스트 패턴(190)이 형성되어 있지 않는 상기 비트 라인 구조물(118) 상의 제3 층간 절연막(124)도 함께 제거된다. 상기 제2 포토레지스트 패턴(190)을 라인형으로 형성하는 경우 콘택형으로 형성하는 경우에 비해 포토 공정을 더욱 용이하게 진행할 수 있다. 때문에, 매우 좁은 콘택을 형성할 경우에 적용할 수 있다.
도 49를 참조하면, 상기 제2 포토레지스트 패턴(190)을 제거하지 않은 상태로 상기 제1 홀(192)들의 양 측면 및 바닥면의 제3 층간 절연막(124)을 등방성으로 식각하여 상기 제 1홀(192)들에 비해 오픈 사이즈가 증가된 제2 홀(194)들을 형성한다. 이 때, 상기 비트 라인 구조물(118) 상에 형성되어 있는 제3 층간 절연막(124)은 모두 제거된다. 상기 등방성 식각 공정은 통상의 습식 식각 공정에 의해 수행할 수 있다. 이 때, 상기 제2 홀(194)의 바닥은 상기 절연막 패턴(120a)의 상부면보다 높게 위치하여야 한다. 상기 습식 식각 공정은 이웃하는 제 1홀(192)들 사이의 제3 층간 절연막(124)이 완전히 제거되지는 않도록 하여야 한다. 상기 습식 식각 공정에 의해 상기 제1 방향으로 콘택홀의 상부 오픈 사이즈를 더욱 증가시킬 수 있다. 그러나, 상기 비트 라인 구조물 상부의 양측벽에는 비트 라인 스페이서(120)가 형성되어 있어서, 상기 제1 방향과 수직한 제2 방향으로 콘택홀의 상부 오픈 사이즈는 증가되지 않는다. 상기 습식 식각 공정에 의해, 상기 제3 층간 절연막(124)이 기판으로 향하는 방향으로도 식각된다.
도 50을 참조하면, 상기 제2 포토레지스트 패턴(196)을 마스크로 이용하여 상기 제2 홀(194) 바닥 아래의 식각 저지막(122), 절연막 패턴(120a) 및 제2 층간 절연막(111)을 이방성 식각하여 상기 제1 콘택 패드(110a)의 상부면을 노출시키는 제3 홀을 형성한다. 상기 제 3홀(196)은 상기 제2 포토레지스트 패턴(196)의 노출 부위와 서로 대향하는 부분만이 식각되며, 상기 비트 라인 구조물(118)에 의해 셀프 얼라인된다. 따라서, 상기 제3 홀(196)은 상기 제2 홀(194)보다 오픈되는 사이즈가 작다. 상기와 같이, 라인형의 포토레지스트 패턴을 채용하더라도 최종적으로 형성되는 스토로지 노드 콘택의 형상은 실시예 3와 동일하다.
이 후, 상기 제3 실시예와 동일한 공정을 수행하여 DRAM장치를 완성한다.
상술한 바와 같이 본 발명에 의하면, 하부의 콘택되는 부위에 비해 상부면이 넓은 콘택 플러그를 형성할 수 있다. 때문에, 상기 콘택 플러그 상에 형성되는 패턴과의 얼라인 마진을 증대시킬 수 있다.
또한, DRAM장치에서 상기 스토로지 노드 콘택과 접속하는 커패시터들이 보다 넓은 간격을 갖도록 배치할 수 있다. 더구나, 상기 스토로지 노드 콘택 및 비트 라인 구조물 사이가 상대적으로 낮은 유전 상수를 갖는 절연막 패턴으로 이루어지므로 기생 커패시턴스를 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 콘택 플러그를 나타내는 사시도이다.
도 2 내지 도 17은 도 1에 도시한 콘택 플러그 형성 방법을 설명하기 위한 단면도들이다.
도 18 및 19는 본 발명의 제2 실시예에 따른 콘택 플러그를 나타내는 단면도들이다.
도 20은 본 발명의 제3 실시예에 따른 DRAM장치를 나타내는 평면도이다.
도 21은 도 20에 도시한 DRAM장치를 나타내는 사시도이다.
도 22 내지 도 27은 도 20 및 도 21에 도시한 DRAM장치를 제조하기에 적합한 방법을 설명하기 위한 평면도들이다.
도 28 내지 도 43은 도 20 및 도 21에 도시한 제3 실시예의 DRAM장치를 제조하기에 적합한 방법을 설명하기 위한 단면도들이다.
도 44 및 도 45는 본 발명의 제4 실시예에 따른 DRAM장치의 제조 방법을 나타내는 단면도들이다.
도 46은 본 발명의 제5 실시예에 따른 DRAM장치의 제조 방법을 설명하기 위한 평면도이다.
도 47 내지 도 49는 도 46에 도시한 DRAM장치의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판 12 : 도전막 패턴
14 : 캡핑막 패턴 16 : 도전성 구조물
20a : 절연막 패턴 22 : 절연막 스페이서
24 : 식각 저지막 26 : 층간 절연막
28 : 포토레지스트 패턴 30 : 제1 홀
32 : 제2 홀 34 : 제3 홀
40 : 콘택 플러그

Claims (44)

  1. 기판 상에 구비되는 도전성 구조물들;
    상기 도전성 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서;
    상기 도전성 구조물들을 매립하는 절연막 구조물; 및
    상기 절연막 스페이서가 형성된 도전성 구조물들 사이에, 콘택 플러그가 구비되고,
    상기 콘택 플러그는 하부보다 상부가 더 넓은 형상을 갖고, 상기 콘택 플러그의 상부면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향과 평행한 방향으로 더 넓은 형상을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 도전성 구조물은 도전막 패턴 및 캡핑막 패턴이 적층된 형상을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 도전막 패턴은 금속 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 절연막 구조물은,
    상기 절연막 스페이서 하부면을 지지하면서 상기 도전성 구조물을 부분적으로 매립하는 제1 절연막 패턴; 및
    상기 제1 절연막 패턴 상에 구비되어 상기 도전성 구조물을 완전히 매립하는 제1 층간 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전 상수를 갖는 절연 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 제1 절연막 패턴은 실리콘 산화물로 이루어지고, 상기 절연막 스페이서는 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 액티브 패턴들이 정의된 기판 상에 구비되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에, 제1 방향으로 향하는 비트 라인 구조물들;
    상기 비트 라인 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서;
    상기 비트 라인 구조물들을 매몰하는 절연막 구조물;
    상기 절연막 스페이서가 형성된 비트 라인 구조물들 사이에 구비되고, 상기 액티브 패턴의 소정 영역과 전기적으로 접속하는 스토로지 노드 콘택들; 및
    상기 스토로지 노드 콘택들 상부면의 소정 부위에 구비되는 커패시터들을 포함하고,
    상기 스토로지 노드 콘택은 하부보다 상부가 더 넓은 형상을 갖고, 상기 콘택 플러그의 상부면은 상기 제1 방향과 수직한 방향에 비해 상기 제1 방향으로 더 넓은 형상을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 절연막 구조물은,
    상기 절연막 스페이서 하부면을 지지하면서 상기 비트 라인 구조물을 부분적으로 매립하는 절연막 패턴; 및
    상기 절연막 패턴 상에 구비되는 제2 층간 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전 상수를 갖는 절연 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 비트 라인 구조물은 도전성 물질로 이루어지는 비트 라인 및 캡핑막 패턴이 적층된 형상을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 비트 라인은 금속 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 절연막 패턴의 상부면은 상기 비트 라인의 상부면보다 높게 위치하는 것을 특징으로 하는 반도체 장치.
  13. 제6항에 있어서, 상기 제1 층간 절연막 내부에는 상기 비트 라인 구조물과 수직한 제2 방향으로 워드 라인 구조물들이 더 구비되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 워드 라인 구조물은 하나의 단위 액티브 패턴 상에 2개씩 배치되는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서, 상기 제1 층간 절연막에는 상기 워드 라인 구조물들 사이에 위치한 액티브 패턴과 각각 접속하는 콘택 패드들을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제6항에 있어서, 상기 커패시터들은 사선 방향으로 배치된 것을 특징으로 하는 반도체 장치.
  17. 기판 상에 도전성 구조물들을 형성하는 단계;
    상기 도전성 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서를 형성하는 단계;
    상기 절연막 스페이서가 구비된 도전성 구조물들을 매립하는 층간 절연막을 형성하는 단계;
    상기 절연막 스페이서가 구비된 도전성 구조물들 사이의 층간 절연막을 식각하여 하부보다 상부가 더 넓은 형상을 갖고, 상부면은 상기 도전성 구조물의 길이 방향과 수직한 방향보다 상기 도전성 구조물의 길이 방향과 평행한 방향이 더 넓은 형상을 갖는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전 물질을 채워넣여 콘택 플러그를 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 도전성 구조물은,
    도전막 및 캡핑막을 적층하는 단계; 및
    상기 도전막 및 캡핑막을 패터닝하여 도전막 패턴 및 캡핑막 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 도전막 패턴은 금속 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17항에 있어서, 상기 절연막 스페이서를 형성하기 이전에,
    상기 도전성 구조물의 부분적으로 매립하는 절연막 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 절연막 패턴의 상부면은 상기 도전막 패턴의 상부면보다 높게 위치하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항에 있어서, 상기 절연막 패턴은,
    상기 도전성 구조물을 완전히 매립하도록 제1 절연막을 증착하는 단계;
    상기 제1 절연막의 표면을 평탄화하는 단계; 및
    상기 도전성 구조물들의 상부 양측벽이 부분적으로 노출되도록 상기 평탄화된 제1 절연막을 이방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제20항에 있어서, 상기 절연막 패턴은,
    상기 도전성 구조물들의 하부가 부분적으로 매몰되도록 제1 절연막을 형성하는 단계; 및
    상기 도전성 구조물들의 상부면 및 상부 양 측벽에 형성된 제1 절연막이 제거되도록 상기 제1 절연막을 부분적으로 등방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제20항에 있어서, 상기 절연막 패턴을 형성한 이 후에,
    상기 절연막 패턴 및 도전성 구조물들의 노출된 표면에 식각 저지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제20항에 있어서, 상기 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전율을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제17항에 있어서, 상기 상부가 확장된 형상을 갖는 콘택홀은,
    상기 제2 층간 절연막 상에, 상기 비트 라인 구조물들 사이에 해당하는 부위를 선택적으로 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출되는 상기 제2 층간 절연막을 부분적으로 이방성 식각하여 상기 제1 홀을 형성하는 단계;
    상기 제1 홀을 상기 제1 방향으로 확장시켜 제2 홀을 형성하는 단계;
    상기 제2 홀 하부에 노출된 막들을 이방성으로 식각하여, 상기 제2 콘택 패드를 노출하고 상기 제2 홀에 비해 축소된 내부 사이즈를 갖는 제3 홀을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서, 상기 제1 홀을 형성하기 위한 마스크 패턴은 라인 형상 또는 콘택 형상을 갖도록 형성하는 것을 특징으로 반도체 장치의 제조 방법.
  28. 제26항에 있어서, 상기 제2 홀은 상기 제1 홀에 의해 노출되는 제2 층간 절연막을 등방성 식각하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 액티브 패턴들이 구비된 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에, 상기 제1 방향으로 향하는 비트 라인 구조물들을 형성하는 단계;
    상기 비트 라인 구조물들 상부 양측벽을 부분적으로 감싸는 절연막 스페이서를 형성하는 단계;
    상기 절연막 스페이서가 구비된 비트 라인 구조물들을 매몰하는 제2 층간 절연막을 형성하는 단계;
    상기 절연막 스페이서가 구비된 비트 라인 구조물들 사이의 제2 층간 절연막을 식각하여, 상부가 하부보다 더 넓은 형상을 갖고 상부면은 상기 제1 방향과 수직한 방향보다 상기 제1 방향으로 더 넓은 형상을 갖는 스토로지 노드 콘택홀을 형성하는 단계;
    상기 스토로지 노드 콘택홀에 도전 물질을 채워넣여 스토로지 노드 콘택을 형성하는 단계; 및
    상기 스토로지 노드 콘택 상부면의 소정 부위에 커패시터들을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서, 상기 비트 라인 구조물은,
    도전막 및 캡핑막을 적층하는 단계; 및
    상기 도전막 및 캡핑막을 패터닝하여 비트 라인 및 캡핑막 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제30항에 있어서, 상기 비트 라인은 금속 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제30항에 있어서, 상기 절연막 스페이서를 형성하기 이전에,
    상기 비트 라인 구조물의 하부를 부분적으로 매립하도록, 절연막 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제32항에 있어서, 상기 절연막 패턴의 상부면은 상기 비트 라인의 상부면보다 높게 위치하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제32항에 있어서, 상기 절연막 패턴은,
    상기 비트 라인 구조물들을 완전히 매립하도록 제1 절연막을 증착하는 단계;
    상기 제1 절연막의 표면을 평탄화하는 단계; 및
    상기 비트 라인 구조물들의 상부는 노출되면서 하부는 부분적으로 상기 제1 절연막에 의해 매몰되도록, 상기 평탄화된 제1 절연막을 이방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제32항에 있어서, 상기 절연막 패턴은,
    상기 비트 라인 구조물들의 하부를 부분적으로 매몰하도록 제1 절연막을 형성하는 단계; 및
    상기 비트 라인 구조물 상부면 및 상부 측벽에 형성된 제1 절연막을 부분적으로 등방성 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제32항에 있어서, 상기 절연막 패턴을 형성한 이 후에,
    상기 절연막 패턴 및 비트 라인 구조물들의 노출된 표면에 식각 저지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제32항에 있어서, 상기 절연막 패턴은 상기 절연막 스페이서에 비해 낮은 유전율을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제32항에 있어서, 상기 절연막 패턴은 실리콘 산화물로 형성하고, 상기 상부 스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제29항에 있어서, 상기 스토로지 노드 콘택홀들은,
    상기 제2 층간 절연막 상에, 상기 비트 라인 구조물들 사이에 해당하는 부위를 선택적으로 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출되는 상기 제2 층간 절연막을 부분적으로 이방성 식각하여 상기 제1 홀을 형성하는 단계;
    상기 제1 홀을 상기 제1 방향으로 확장시켜 제2 홀을 형성하는 단계;
    상기 제2 홀 하부에 노출된 막들을 이방성 식각하여, 상기 제2 홀에 비해 축소된 내부 사이즈를 갖는 제3 홀을 형성하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 제2 및 제3 홀 내에 도전 물질을 채워넣는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제39항에 있어서, 상기 제1 홀을 형성하기 위한 마스크 패턴은 라인 형상 또는 콘택 형상을 갖도록 형성하는 것을 특징으로 반도체 장치의 제조 방법.
  41. 제39항에 있어서, 상기 제2 홀은 상기 제1 홀에 의해 노출되는 제2 층간 절연막을 등방성 식각하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제29항에 있어서, 상기 커패시터들은 사선 방향으로 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제29항에 있어서, 상기 제1 층간 절연막을 형성하기 이 전에, 상기 비트 라인 구조물과 수직한 제2 방향으로 워드 라인 구조물들을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제43항에 있어서, 상기 제1 층간 절연막을 형성한 이후에,
    상기 제1 층간 절연막에, 상기 워드 라인 구조물 사이에 위치한 액티브 패턴과 각각 접속하는 콘택 패드를 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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