KR100268447B1 - 커패시터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지 노드와 스토리지 노드 콘택과의 오정렬 마진을 확보할 수 있고, 셀과 코어 영역간의 단차를 줄일 수 있는 커패시터 및 그의 제조 방법에 관한 것으로, 제 1 및 제 2 자기 정렬 콘택 패드를 포함하는 제 1 절연막 상에 제 2 절연막이 형성된다. 제 2 절연막 상에 제 2 절연막과 식각 선택비를 갖는 절연 물질로 상부와 양측벽이 둘러싸이도록 비트 라인이 형성된다. 비트 라인과 비트 라인 사이에 제 1 자기 정렬 콘택 패드와 전기적으로 연결되는 랜딩 패드가 형성된다. 이때, 랜딩 패드는 제 2 자기 정렬 콘택 패드와 전기적으로 연결되지 않는 범위 내로 크게 형성된다. 반도체 기판의 전면에 원하는 커패시턴스를 얻을 수 있는 두께만큼 제 3 절연막을 형성한 후, 스토리지 노드 콘택홀 형성용 마스크를 사용하여 랜딩 패드의 상부 표면이 노출될 때까지 제 3 절연막을 식각함으로써 스토리지 노드 콘택홀이 형성된다. 스토리지 노드 콘택홀의 표면을 따라 제 1 도전막을 형성한 후, 제 3 절연막 및 제 1 도전막 상에 커패시터 유전막 및 제 2 도전막이 차례로 형성된다. 이와 같은 커패시터 및 그의 제조 방법에 의해서, 스토리지 노드 콘택을 형성하기 위해 형성된 산화막의 두께까지 커패시터로 사용함으로써 셀(cell)과 코어(core)간의 단차를 줄여 후속 배선 형성 공정시 포토 공정 마진을 확보할 수 있고, 스토리지 노드 랜딩 패드를 크게 형성함으로써 스토리지 노드 콘택을 형성할 때 오정렬에 의해 발생하는 스토리지 노드 콘택과 비트 라인, 스토리지 노드 콘택과 게이트 전극의 단락을 방지할 수 있고, 스토리지 노드와 스토리지 노드 랜딩 패드와의 오정렬 마진을 증가시킬 수 있다.

Description

커패시터 및 그의 제조 방법(CAPACITOR AND METHOD OF FABRICATING THE SAME)
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 다이나믹 랜덤 액세스 메모리(dynamic random access memory:DRAM) 장치의 커패시터 및 그의 제조 방법에 관한 것이다.
반도체 공정 기술의 발달로 인하여 DRAM의 집적도가 높아지면서 현재 1Giga Bit DRAM이 개발되었고 4Giga DRAM의 개발이 이루어지고 있으면서 소자의 크기가 0.15㎛이하의 선폭이 요구됨에 따라 소자와 소자, 층과 층을 연결하는 콘택홀(contact hole) 크기와 오정렬 마진(mis-align margin)도 함께 감소하고 있다.
이러한 문제를 해결하기 위해서는 포토리소그라피(photolithography) 공정에서 가능한 콘택홀을 작게 하여야 하고 포토 설비에서 얼라인먼트(alignment)의 정확도가 증가되어야 하기 때문에 자기 정렬 콘택(self-aligned contact)이 제안되었다. 상기 자기 정렬 방식에 의한 콘택의 형성시 포토 공정에서 작은 콘택홀 형성에 대한 부담을 덜 수 있고, 얼라인먼트 마진(alignment margin)이 증가하며, 작은 콘택홀에 비하여 모든 면적을 콘택에 사용할 수 있으므로 콘택 저항을 낮출 수 있다.
도 1a 내지 도 1d는 종래의 커패시터 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도이다.
도 1a를 참조하면, 종래의 커패시터 및 그의 제조 방법은, 먼저 반도체 기판(10) 내에 활성 영역과 비활성 영역을 정의하기 위한 얕은 트렌치 격리(shallow trench isolation:12)가 형성된다. 상기 트렌치 격리(12)를 포함하여 상기 반도체 기판(10)을 완전히 덮도록 제 1 산화막(14)이 형성된다.
콘택홀 형성용 마스크를 사용하여 상기 활성 영역 상의 상기 제 1 산화막(14)을 식각함으로써 패드 형성용 콘택홀이 형성된다. 상기 콘택홀을 폴리실리콘막으로 채운 후, 상기 폴리실리콘막을 상기 제 1 산화막(14)과 나란하도록 CMP(chemical mechanical polishing) 공정으로 평탄하게 식각함으로써 상기 반도체 기판(10)과 전기적으로 연결되는 자기 정렬 스토리지 노드 콘택 패드(16)가 형성된다. 이때, 후속 공정에서 비트 라인을 반도체 기판(10)과 전기적으로 연결시키기 위한 비트 라인 콘택 패드도 동시에 형성된다.(도면에 미도시)
도 1b에 있어서, 상기 스토리지 노드 콘택 패드(16)를 포함하여 상기 제 1 산화막(14) 상에 제 2 산화막(18)이 형성된다. 다음으로, 콘택홀 형성용 마스크를 사용하여 상기 제 2 산화막(18)을 식각함으로써 비트 라인 콘택홀이 형성된다.(도면에 미도시) 상기 비트 라인 콘택홀을 폴리실리콘막으로 채운 후, 상기 폴리실리콘막을 상기 제 2 산화막(18)과 나란하도록 평탄하게 식각함으로써 비트 라인 콘택이 형성된다.(도면에 미도시) 다음에, 상기 제 2 산화막(18) 상에 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인(20)이 형성된다.
상기 비트 라인(20)을 포함하여 상기 제 2 산화막(18) 상에 제 3 산화막(22)과 질화막(24) 그리고 제 4 산화막(26)이 차례로 형성된다. 상기 질화막(24)은 후속 공정에서 커패시터 유전체막의 형성시 상기 유전체막의 산소(O2)에 의해 상기 비트 라인(20)이 산화되는 것을 방지하기 위한 막이다.
도 1c를 참조하면, 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(16)의 표면이 노출될 때까지 제 4 절연막(26), 질화막(24), 제 3 절연막(22), 그리고 제 2 절연막(18)을 차례로 식각함으로써 스토리지 노드 콘택홀(27)이 형성된다.
도 1d에 있어서, 상기 스토리지 노드 콘택홀(27)을 포함하여 상기 제 4 절연막(26) 상에 스토리지 노드를 형성하기 위한 폴리실리콘막이 형성된다. 그후, 스토리지 노드 형성용 마스크를 사용하여 상기 폴리실리콘막을 패터닝함으로써 상기 스토리지 노드 콘택(28)과 전기적으로 연결되는 스토리지 노드(30)가 형성된다. 상기 스토리지 노드(30)는 10000Å 이상의 두께로 형성된다. 상기 스토리지 노드(30)를 포함하여 상기 제 4 절연막(26) 상에 커패시터 유전체막(32)과 커패시터 상부 전극(34)이 차례로 형성되어 커패시터가 형성된다.
여기서, 장기 정렬 콘택을 형성하더라도 소자가 고집적화되어 감에 따라 상기 자기 정렬 콘택 패드와 스토리지 노드 콘택, 스토리지 노드 콘택과 상기 스토리지 노드 그리고 스토리지 노드 콘택과 비트 라인 그리고 스토리지 노드 콘택과 게이트간의 오정렬(mis-align) 마진이 40nm 이하로 감소되고 있다. 또한, 스토리지 노드 형성 후, 후속 금속 배선 공정에서 셀과 코어간의 단차가 10000Å 이상이 되어 포토 공정시 DOF(depth of focus) 마진이 적어 공정이 어려워지게 되는 문제가 생긴다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드 형성시 스토리지 노드와 스토리지 노드 콘택과의 오정렬 마진을 확보, 스토리지 노드 콘택 형성시 할 수 있고, 셀과 코어(core)간의 단차를 줄여 후속 배선 공정에서 포토 공정 마진을 확보할 수 있는 커패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 커패시터 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도;
도 2a 내지 도 2f는 본 발명의 커패시터 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도;
도 3a 내지 도 3f는 본 발명의 커패시터 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도;
도 4a 및 도 4b는 라인형의 포토레지스트막 패턴을 사용하여 건식 식각한 후의 단면도; 그리고
도 5는 본 발명의 실시예에 따른 셀과 주변 회로의 단차를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 트렌치 격리
14, 108 : 제 1 산화막 106 : 게이트 전극
16, 110, 110a ; 콘택 패드 20, 116 : 비트 라인
124 : 스토리지 노드 랜딩 패드 28 : 스토리지 노드 콘택
30, 130 : 스토리지 노드 32, 132 : 커패시터 유전체막
34, 133 : 커패시터 상부 전극
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터 제조 방법은, 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결되는 제 1 및 제 2 자기 정렬 콘택 패드를 동시에 형성하는 단계와; 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막 상에 비트 라인을 형성하되, 상기 제 2 절연막과 식각 선택비를 갖는 절연 물질로 상부와 양측벽이 둘러싸이도록 형성하는 단계와; 상기 비트 라인과 비트 라인 사이에 상기 제 1 자기 정렬 콘택 패드와 전기적으로 연결되는 랜딩 패드를 형성하되, 상기 랜딩 패드는 상기 제 2 자기 정렬 콘택 패드와 전기적으로 연결되지 않는 범위 내로 크게 형성하는 단계와; 상기 반도체 기판의 전면에 원하는 커패시턴스를 얻을 수 있는 두께만큼 제 3 절연막을 형성하는 단계와; 스토리지 노드 콘택홀 형성용 마스크를 사용하여 상기 랜딩 패드의 상부 표면이 노출될 때까지 상기 제 3 절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계와; 상기 스토리지 노드 콘택홀의 표면을 따라 제 1 도전막을 형성하는 단계 및; 상기 제 3 절연막 및 제 1 도전막 상에 커패시터 유전막 및 제 2 도전막을 차례로 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 비트 라인과 제 1 콘택 패드 상에 상기 제 1 절연막과 식각 선택비를 갖는 물질층을 형성하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 유전막 형성 전에 상기 제 1 도전막을 건식 식각하여 스페이서를 형성하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터는, 반도체 기판과; 상기 반도체 기판 상에 절연 물질로 둘러싸이도록 형성된 게이트 전극과; 상기 반도체 기판과 전기적으로 연결되도록 상기 게이트 전극 사이에 형성된 제 1 및 제 2 자기 정렬 콘택 패드와; 상기 제 1 자기 정렬 콘택 패드 및 상기 게이트 전극 상의 절연 물질의 일부와 오버랩되도록 형성된 랜딩 패드와; 상기 반도체 기판 전면에 형성된 절연막의 양측벽에 상기 랜딩 패드와 전기적으로 연결되도록 형성된 스토리지 노드를 포함하되, 상기 랜딩 패드는 상기 제 2 자기 정렬 콘택 패드와 전기적으로 연결되지 않은 범위내로 크게 형성된다.
(작용)
도 2e를 참조하면, 본 발명의 실시예에 따른 신규한 커패시터 및 그의 제조 방법은, 제 1 및 제 2 자기 정렬 콘택 패드를 포함하는 제 1 절연막 상에 제 2 절연막이 형성된다. 제 2 절연막 상에 제 2 절연막과 식각 선택비를 갖는 절연 물질로 상부와 양측벽이 둘러싸이도록 비트 라인이 형성된다. 비트 라인과 비트 라인 사이에 제 1 자기 정렬 콘택 패드와 전기적으로 연결되는 랜딩 패드가 형성된다. 이때, 랜딩 패드는 제 2 자기 정렬 콘택 패드와 전기적으로 연결되지 않는 범위 내로 크게 형성된다. 반도체 기판의 전면에 원하는 커패시턴스를 얻을 수 있는 두께만큼 제 3 절연막을 형성한 후, 스토리지 노드 콘택홀 형성용 마스크를 사용하여 랜딩 패드의 상부 표면이 노출될 때까지 제 3 절연막을 식각함으로써 스토리지 노드 콘택홀이 형성된다. 스토리지 노드 콘택홀의 표면을 따라 제 1 도전막을 형성한 후, 제 3 절연막 및 제 1 도전막 상에 커패시터 유전막 및 제 2 도전막이 차례로 형성된다. 이와 같은 커패시터 및 그의 제조 방법에 의해서, 스토리지 노드 콘택을 형성하기 위해 형성된 산화막의 두께까지 커패시터로 사용함으로써 셀(cell)과 코어(core)간의 단차를 줄여 후속 배선 형성 공정시 포토 공정 마진을 확보할 수 있고, 스토리지 노드 랜딩 패드를 크게 형성함으로써 스토리지 노드 콘택을 형성할 때 오정렬에 의해 발생하는 스토리지 노드 콘택과 비트 라인, 스토리지 노드 콘택과 게이트 전극의 단락을 방지할 수 있고, 스토리지 노드와 스토리지 노드 랜딩 패드와의 오정렬 마진을 증가시킬 수 있다.
(실시예)
이하, 도 2a 내지 도 2f, 도 3a 내지 도 3f, 도 4a 및 도 4b, 그리고 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 커패시터는, 반도체 기판 상에 절연 물질로 둘러싸여 있는 게이트 전극이 형성된다. 상기 반도체 기판과 전기적으로 연결되도록 상기 게이트 전극 사이에 제 1 및 제 2 콘택 패드가 형성된다. 상기 제 1 콘택 패드 및 상기 게이트 전극 상의 절연 물질의 일부와 오버랩되도록 제 3 콘택 패드가 형성된다. 상기 반도체 기판 전면에 형성된 절연막의 양측벽에 상기 제 3 콘택 패드와 전기적으로 연결되도록 스토리지 노드가 형성된다. 이때, 상기 제 3 콘택 패드는 상기 제 2 콘택 패드와 전기적으로 연결되지 않은 범위내로 크게 형성된다.
상기 커패시터의 제조 방법은 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 커패시터 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도이다. 도 3a 내지 도 3f는 본 발명의 실시예에 따른 커패시터 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도이다. 도 4a 및 도 4b는 라인형의 포토레지스트막 패턴을 사용하여 건식 식각 후의 단면도이고, 도 5는 본 발명의 실시예에 따른 셀과 주변 회로의 단차를 보여주는 단면도이다.
도 2a 및 도 3a를 참조하면, 본 발명의 커패시터 제조 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 트렌치 격리(trench isolation:102)가 형성된다. 다음에, 상기 반도체 기판(100) 상에 게이트 산화막(103)을 사이에 두고 게이트 전극 형성용 도전막(104)이 형성된다. 상기 도전막(104)은 예를 들어, 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는다. 상기 도전막(104) 상에 마스크 질화막(105)이 형성된다. 그리고 나서, 게이트 전극 형성용 마스크를 사용하여 상기 마스크 질화막(105)과 도전막(104)을 차례로 식각함으로써 게이트 전극(106)이 형성된다.
그런 후, 상기 게이트 전극(106)을 포함하여 상기 반도체 기판(100) 상에 질화막이 형성된다. 상기 질화막을 에치 백(etch back) 공정으로 전면 식각함으로써 상기 게이트 전극의 양측벽에 게이트 전극 스페이서(107)가 형성된다. 상기 게이트 전극 스페이서(107)는 후속 공정에서 형성되는 자기 정렬 콘택 패드와 상기 도전막(104)의 절연을 위한 막이다.
상기 게이트 전극(106)을 포함하여 상기 반도체 기판(100) 상에 층간 절연을 위한 제 1 산화막(108)이 형성된다. 자기 정렬 콘택 패드 형성용 마스크를 사용하여 상기 제 1 산화막(108)을 식각함으로써 패드 형성용 콘택홀이 형성된다. 그런 후, 상기 콘택홀을 포함하여 제 1 산화막(108) 상에 패드 형성용 폴리실리콘막이 증착된다. 다음에, 상기 마스크 질화막(105)의 표면이 노출될 때까지 상기 폴리실리콘막과 제 1 산화막(108)을 CMP(chemical mechanical polishing) 공정으로 평탄하게 식각함으로써 반도체 기판(100)과 전기적으로 연결되는 자기 정렬 콘택 패드(110 및 110a)가 형성된다. 상기 자기 정렬 콘택 패드(110a)는 비트 라인을 반도체 기판(100)과 전기적으로 연결시켜주기 위한 비트 라인 자기 정렬 콘택 패드이다.
도 2b 및 도 3b에 있어서, 상기 자기 정렬 콘택 패드(110)와 후속 공정에서 형성되는 비트 라인을 절연시키기 위해 상기 반도체 기판(100) 전면에 제 2 산화막(112)이 얇게 형성된다. 이는, 후속 공정에서 비트 라인 식각 후, 상기 제 2 산화막(112)을 따로 식각하여 상기 제 2 산화막(112)의 추가 식각시 상기 제 1 산화막(108)의 식각량을 최소로 할 수 있기 때문이다.
다음에, 상기 제 2 산화막(112) 상에 질화막(113)이 형성된다. 상기 질화막(113)은 약 100Å의 두께로 형성된다. 비트 라인 콘택홀 형성용 마스크를 사용하여 상기 자기 정렬 콘택 패드(110)의 표면이 노출될 때까지 상기 질화막(113)과 제 2 산화막(112)을 차례로 식각함으로써 비트 라인 콘택홀이 형성된다(도면에 미도시).
상기 비트 라인 콘택을 포함하여 상기 질화막(113) 상에 비트 라인 형성용 도전막(114)과 마스크 질화막(115)이 차례로 형성된다. 상기 도전막(114)은 예를 들어, 텅스텐(W)과 같은 금속막으로 형성된다. 비트 라인 형성용 마스크를 사용하여 상기 제 2 산화막(112)을 식각 정지층으로 하여 상기 마스크 질화막(115), 도전막(114), 그리고 질화막(113)을 차례로 이방성 건식 식각함으로써 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인(116)이 형성된다. 다음에, 상기 비트 라인 형성용 마스크를 사용하여 상기 자기 정렬 콘택 패드(110)의 표면이 노출될 때까지 상기 제 2 산화막(112)이 식각된다.
다음으로, 상기 비트 라인 형성용 마스크를 제거한 후, 상기 비트 라인(116)을 포함하여 상기 자기 정렬 콘택 패드(110) 상에 질화막이 형성된다. 상기 질화막을 에치 백 공정으로 전면 식각함으로써 상기 비트 라인(116) 및 상기 제 2 산화막(112)의 양측벽에 질화막 스페이서(117)가 형성된다.
여기서, 상기 질화막(113)은 상기 도전막(114)인 텅스텐과는 식각 선택비가 작고, 상기 제 2 산화막(112)과는 큰 습식/건식 식각 선택비를 갖기 때문에 상기 도전막(114)의 식각시 상기 질화막(115)은 동시에 식각되고, 상기 제 2 산화막(112)이 식각 정지층이 된다. 랜딩 패드 콘택홀 형성을 위한 산화막의 습식 식각시 상기 제 2 산화막(112)이 식각될 수 있는데, 상기 질화막(113)은 상기 제 2 산화막(112)과 습식 식각시 식각 선택비가 100:1 이상이기 때문에 상기 질화막(113)이 더 이상의 식각을 막아 스토리지 노드 랜딩 패드와 비트 라인과의 단락을 방지할 수 있다.
그리고, 후속 Ta2O5커패시터 유전체막 형성 공정시 수행되는 건식 산소 어닐(dry O2anneal) 공정에서 산소가 산화막을 통과해서 상기 비트 라인으로 사용된 금속막을 산화시킬 수 있는데 이때, 상기 마스크 질화막(115)과 질화막 스페이서(117)와 함께 산소의 침투를 막아 비트 라인의 산화를 효과적으로 막을 수 있다.
다음에, 상기 비트 라인(116)과 상기 자기 정렬 콘택 패드(110)의 표면을 따라 질화막(118)이 얇게 형성된다. 그런 후, 상기 반도체 기판(100)의 전면에 제 3 산화막(120)이 형성된다. 상기 제 3 산화막(120)이 CMP 공정으로 상기 비트 라인(116) 상에 약 700Å의 두께가 남도록 평탄하게 식각된다. 평탄화된 상기 제 3 산화막(120)의 두께는 약 4000Å이다.
도 2c 및 도 3c를 참조하면, 포토리소그라피(photolithography) 공정으로 스토리지 노드 랜딩 패드 형성을 위한 포토레지스트막 패턴(121)이 콘택형으로 형성된다. 상기 포토레지스트막 패턴(121)을 마스크로 사용하여 상기 제 3 산화막(120)의 일부분을 이방성 건식 식각함으로써 오프닝(122)이 형성된다. 도 4a 및 도 4b는 라인형으로 패터닝하여 상기 제 3 산화막(120)을 부분 이방성 건식 식각한 후의 단면을 보여주는 도면이다.
상기 제 3 산화막(120)의 부분 식각량은 후속 스토리지 노드 랜딩 패드 콘택홀을 형성하기 위한 습식 식각시 비트 라인 방향으로 식각되어 확장되는 길이와 포토리소그라피로 패터닝된 패턴 크기를 고려하여 스토리지 노드 랜딩 패드간에 비트 라인 방향으로 전기적으로 연결되지 않도록 식각량을 고려해야 한다.
예들 들어, 상기 제 3 산화막(120)의 두께가 4000Å 정도이고, 셀 단위 피치 사이즈(pitch size)가 600nm 정도일때 포토레지스트막 패턴의 폭을 150nm 정도로 패터닝하고, 스토리지 노드 랜딩 패드의 브리지(bridge) 방지를 위한 마진을 50nm 정도를 두면 최대 550nm의 길이를 갖는 랜딩 패드를 만들 수 있다. 그러므로, 포토레지스트막 패턴의 폭 150nm를 제외하면 한쪽 방향으로 최대 200nm까지 습식 식각을 할 수 있다.
따라서, 스토리지 노드 랜딩 패드를 형성하기 위해 건식 식각을 할 때, 2000Å 이상을 식각한 후, 2000Å 정도를 습식 식각함으로써 워드 라인과 나란한 방향으로 길이 550nm의 스토리지 노드 랜딩 패드를 형성할 수 있다.
도 2d 및 도 3d에 있어서, 랜딩 패드 콘택홀 형성용 마스크(121)를 사용하여 상기 질화막(118)의 표면이 노출될 때까지 상기 제 3 산화막(120)을 등방성 습식 식각을 함으로써 랜딩 패드 콘택홀(123)이 형성된다. 상기 질화막(118)은 도 2d에 도시된 바와 같이, 상기 게이트 전극(106) 양측의 상기 제 1 산화막(108)이 등방성 습식 식각시 손상되는 것을 방지하기 위한 막이다. 다음에, 상기 질화막(118)이 에치 백 공정으로 전면 식각된다.
본 발명의 방법적 특징은, 상기 제 3 산화막(120)의 적당량을 부분 이방성 건식 식각을 한 후, 등방성 습식 식각을 함으로써 콘택홀이 확장되어 스토리지 노드 랜딩 패드 형성용 콘택홀(123)이 형성된다. 이때, 상기 스토리지 노드 랜딩 패드 콘택홀(123)을 형성하기 위해 습식 식각시 등방성 식각이 되기 때문에 스토리지 노드 랜딩 패드와 비트 라인 자기 정렬 콘택 패드(110a)와의 단락을 방지할 수 있다.
도 2e 및 도 3e를 참조하면, 상기 마스크(121)를 제거한 후, 상기 스토리지 노드 랜딩 패드 콘택홀(123)을 포함하여 상기 제 3 산화막(120) 상에 패드 형성용 폴리실리콘막이 형성된다. 그 다음에, CMP 공정으로 상기 비트 라인의 마스크 질화막(115)을 식각 정지층으로 하여 상기 폴리실리콘막과 제 3 산화막(120)을 평탄하게 식각함으로써 상기 자기 정렬 콘택 패드(110)와 전기적으로 연결되는 스토리지 노드 랜딩 패드(124)가 형성된다. 여기서, 상기 스토리지 노드 랜딩 패드(124)는 상기 비트 라인 상부의 마스크 질화막(115)과 제 3 산화막(120)에 의해 셀 단위로 분리되어 있다.
상기 반도체 기판(100)의 전면에 커패시터의 높이만큼 제 4 산화막(125)이 형성된다. 포토레지스트막 패턴(126)을 마스크로 사용하여 상기 스토리지 노드 랜딩 패드(124)와 비트 라인 마스크 질화막(115)의 표면이 노출될 때까지 상기 제 4 산화막(125)을 건식 이방성 식각을 함으로써 오프닝(128)이 형성된다.
도 2f 및 도 3f에 있어서, 상기 제 4 산화막(125) 상과 상기 오프닝(128)의 양측벽 및 하부면을 따라 폴리실리콘막(130)이 형성된다. 다음에, 상기 제 4 산화막(125) 상의 폴리실리콘막(130)을 제거하여 셀(cell) 단위로 스토리지 노드 하부 전극을 분리하기 위해 에치 백 공정으로 식각함으로써 스토리지 노드 즉, 커패시터 하부 전극(130)이 형성된다. 상기 제 4 산화막(125) 상과 상기 커패시터 하부 전극(130) 및 스토리지 노드 랜딩 패드(124)의 표면을 따라 커패시터 유전체막(132)이 형성된다. 상기 커패시터 유전체막(132)은 예를 들어, Ta2O5로 형성된다. 마지막으로, 상기 오프닝(128)을 폴리실리콘막으로 채워 커패시터 상부 전극(133)을 형성함으로써 커패시터가 형성된다.
여기서, 산화막 내에 스페이서형의 하부 전극을 형성하기 때문에 종래에 비해 사용할 수 있는 스토리지 노드 단면적은 감소되지만 스토리지 노드 랜딩 패드을 이용함으로써 종래의 스토리지 노드 콘택을 형성하기 위해 사용되었던 산화막의 두께까지 커패시터로 사용할 수 있어 표면적이 증가될 수 있다. 또한 스토리지 노드간이 산화막으로 절연되어 있어 스토리지 노드간의 단락을 방지할 수 있다.
그리고, 포토레지스트막 패턴을 마스크로 사용하여 상기 상부 전극(133)을 패터닝할 때, 상기 제 4 산화막(125)의 식각량을 3000Å 이하로 함으로써, 셀과 코어(core) 간의 단차(h)를 도 5에 도시된 바와 같이 감소시킬 수 있기 때문에 후속 금속 배선(135) 형성 공정시 포토 공정 마진이 증가된다.
본 발명은 스토리지 노드 콘택을 형성하기 위해 형성된 산화막의 두께까지 커패시터로 사용함으로써 셀(cell)과 코어(core)간의 단차를 줄여 후속 배선 형성 공정시 포토 공정 마진을 확보할 수 있고, 스토리지 노드 랜딩 패드를 크게 형성함으로써 스토리지 노드 콘택을 형성할 때 오정렬에 의해 발생하는 스토리지 노드 콘택과 비트 라인, 스토리지 노드 콘택과 게이트 전극의 단락을 방지할 수 있고, 스토리지 노드와 스토리지 노드 랜딩 패드와의 오정렬 마진을 증가시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결되는 제 1 및 제 2 자기 정렬 콘택 패드를 동시에 형성하는 단계와;
    상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막 상에 비트 라인을 형성하되, 상기 제 2 절연막과 식각 선택비를 갖는 절연 물질로 상부와 양측벽이 둘러싸이도록 형성하는 단계와;
    상기 비트 라인과 비트 라인 사이에 상기 제 1 자기 정렬 콘택 패드와 전기적으로 연결되는 랜딩 패드를 형성하되, 상기 랜딩 패드는 상기 제 2 자기 정렬 콘택 패드와 전기적으로 연결되지 않는 범위 내로 크게 형성하는 단계와;
    상기 반도체 기판의 전면에 원하는 커패시턴스를 얻을 수 있는 두께만큼 제 3 절연막을 형성하는 단계와;
    스토리지 노드 콘택홀 형성용 마스크를 사용하여 상기 랜딩 패드의 상부 표면이 노출될 때까지 상기 제 3 절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계와;
    상기 스토리지 노드 콘택홀의 표면을 따라 제 1 도전막을 형성하는 단계 및;
    상기 제 3 절연막 및 제 1 도전막 상에 커패시터 유전막 및 제 2 도전막을 차례로 형성하는 단계를 포함하는 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 그리고 제 3 절연막들은 산화막이고, 절연 물질은 실리콘 질화막인 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 자기 정렬 콘택 패드는 스토리지 노드 콘택 패드이고, 제 2 자기 정렬 콘택 패드는 비트 라인 콘택 패드이고, 랜딩 패드는 스토리지 노드 랜딩 패드인 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 비트 라인과 제 1 자기 정렬 콘택 패드 상에 상기 제 1 절연막과 식각 선택비를 갖는 물질층을 형성하는 단계를 더 포함하는 커패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 물질층은 실리콘 질화막인 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 랜딩 패드는,
    반도체 기판의 전면에 절연막을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 절연막의 일부 두께를 이방성 건식 식각하는 단계와;
    상기 마스크를 사용하여 상기 물질층의 표면이 노출될 때까지 상기 절연막의 나머지 두께를 등방성 습식 식각하여 콘택홀을 형성하는 단계와; 그리고
    상기 콘택홀을 도전막으로 채워 형성하는 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 스토리지 노드 콘택홀 형성을 위한 제 3 절연막의 식각시 상기 제 3 절연막을 3000Å 두께 이하로 식각함으로써 셀과 코어간의 단차를 줄일 수 있어 후속 포토 공정 마진을 개선할 수 있는 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 유전막 형성 전에 상기 제 1 도전막을 건식 식각하여 스페이서를 형성하는 단계를 더 포함하는 커패시터 제조 방법.
  9. 반도체 기판과;
    상기 반도체 기판 상에 절연 물질로 둘러싸이도록 형성된 게이트 전극과;
    상기 반도체 기판과 전기적으로 연결되도록 상기 게이트 전극 사이에 형성된 제 1 및 제 2 자기 정렬 콘택 패드와;
    상기 제 1 자기 정렬 콘택 패드 및 상기 게이트 전극 상의 절연 물질의 일부와 오버랩되도록 형성된 랜딩 패드와;
    상기 반도체 기판 전면에 형성된 절연막의 양측벽에 상기 랜딩 패드와 전기적으로 연결되도록 형성된 스토리지 노드를 포함하되,
    상기 랜딩 패드는 상기 제 2 자기 정렬 콘택 패드와 전기적으로 연결되지 않은 범위내로 크게 형성되는 커패시터.
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