KR102251816B1 - 랜딩 패드를 구비하는 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자는 랜딩 패드간 브리지 현상을 방지하고, 콘택 구조물의 접촉 저항을 개선하여 동작 신뢰성을 향상시키기 위해 활성영역을 가지는 기판; 절연막을 사이에 두고 상기 기판과 이격된 복수의 도전 라인 및 상기 도전 라인 상에 형성된 절연 캡핑 라인으로 구성되는 복수의 도전 라인 구조체; 상기 복수의 도전 라인 구조체 사이에서 상기 기판의 주면과 평행한 제1 방향으로 제1 폭을 가지는 콘택 홀을 한정하도록 상기 복수의 도전 라인 구조체 각각의 양측벽을 덮는 절연 스페이서; 상기 콘택 홀의 일부를 채우는 콘택 플러그; 상기 콘택 플러그와 연결되고 상기 복수의 도전 라인 구조체 중 하나의 도전 라인 구조체와 수직으로 오버랩되는 랜딩 패드를 포함하고, 상기 랜딩 패드의 하단부는 상기 제1 방향으로 상기 제1 폭 보다 작은 폭을 가지고, 상단부는 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며, 상기 절연 캡핑 라인의 상단부의 상기 제1 방향의 폭의 크기는 하단부의 폭의 크기보다 작은 것을 특징으로 하는 반도체 소자를 제공한다.

Description

랜딩 패드를 구비하는 반도체 소자{Semiconductor device having landing pad}
본 발명은 반도체 소자에 관한 것으로, 특히 기판의 활성 영역과 커패시터의 하부 전극을 상호 연결시키기 위한 랜딩 패드를 구비한 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 집적된 반도체 소자에서 복수의 도전 라인 및 이들 사이에 개재되는 콘택 플러그의 단면적이 점차 감소되고 있다. 이로 인해 작아진 단면적을 가지는 콘택 플러그 위에 형성되는 커패시터 하부 전극을 상기 콘택 플러그를 통해 기판의 활성 영역에 연결시킬 때, 상기 콘택 플러그와의 접촉 면적이 제한되어 접촉 저항을 낮추는 데 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 작아진 단면적을 가지는 콘택 플러그를 통해 커패시터 하부 전극을 기판의 활성 영역과 연결시키는 랜딩 패드를 제조하는데 있어서, 상기 랜딩 패드의 단락현상을 해결할 수 있는 반도체 소자를 제공함에 있다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 활성영역을 가지는 기판; 절연막을 사이에 두고 상기 기판과 이격된 복수의 도전 라인 및 상기 도전 라인 상에 형성된 절연 캡핑 라인으로 구성되는 복수의 도전 라인 구조체; 상기 복수의 도전 라인 구조체 사이에서 상기 기판의 주면과 평행한 제1 방향으로 제1 폭을 가지는 콘택 홀을 한정하도록 상기 복수의 도전 라인 구조체 각각의 양측벽을 덮는 절연 스페이서; 상기 콘택 홀의 일부를 채우는 콘택 플러그; 상기 콘택 플러그와 연결되고 상기 복수의 도전 라인 구조체 중 하나의 도전 라인 구조체와 수직으로 오버랩되는 랜딩 패드를 포함하고, 상기 랜딩 패드의 하단부는 상기 제1 방향으로 상기 제1 폭 보다 작은 폭을 가지고, 상단부는 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며, 상기 절연 캡핑 라인의 상단부의 상기 제1 방향의 폭의 크기는 하단부의 폭의 크기보다 작은 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 절연 캡핑 라인의 상기 제1 방향의 단면은 상기 절연 캡핑 라인의 상단부의 양측에서 각각 하부에서 상부로 갈수록 폭이 작아지는 테이퍼드(tapered) 형태인 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 절연 스페이서의 최상부의 레벨은 상기 도전 라인 구조체의 절연 캡핑 라인의 최상단부의 레벨에 비하여 낮은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 절연 스페이서는 에어 스페이서(air spacer)를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 절연 캡핑 라인의 상단부의 일측면에 접하고, 상기 절연 캡핑 라인의 상단부 일측면과 동일한 측면에 형성된 절연 스페이서의 상부와 접하도록 형성되는 절연 패턴을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 콘택 플러그는 상기 콘택 홀의 내부로부터 상기 콘택 홀의 외부까지 연장되어 상기 절연 캡핑 라인의 상부 및 상기 절연 스페이서의 상부를 수직으로 오버랩되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 콘택 홀의 내부에 존재하며, 상기 콘택 플러그와 상기 랜딩 패드 사이에 형성되는 금속 실리사이드막을 더 포함되고, 상기 금속 실리사이드막의 상면의 레벨은 상기 절연 캡핑 라인 보다 낮게 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 콘택 플러그와 상기 랜딩 패드 사이에 금속 실리사이드막이 더 포함되고, 상기 금속 실리사이드막은 상기 콘택 홀의 외부 및 상기 절연 캡핑 라인의 상부에 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 절연 스페이서의 측면 및 상면 및 절연 캡핑 라인의 상부 일측면에접하고, 상기 랜딩 패드를 둘러싸는 도전성 배리어막을 더 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은 또한, 활성영역을 가지는 기판; 절연막을 사이에 두고 기판과 이격된 복수의 도전 라인; 상기 복수의 도전 라인의 상면에 접하고, 상기 복수의 도전 라인과 동일한 폭으로 형성되는 복수의 절연 캡핑 라인; 상기 복수의 도전 라인 및 상기 복수의 절연 캡핑 라인의 양측면에 접하도록 형성되는 절연 스페이서; 및 상기 복수의 도전 라인 각각의 사이에서 상기 절연 스페이서로 한정되는 공간에 형성되는 콘택 플러그를 포함하고, 상기 콘택 플러그의 상기 기판의 주면에 평행한 제1 방향에서의 폭의 크기는 상단부가 하단부보다 더 큰 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 콘택 플러그는 상기 절연 캡핑 라인의 상부 및 상기 절연 스페이서의 상부를 오버랩하도록 상기 기판에 수직하는 제2 방향으로 연장되어 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 콘택 플러그와 연결되고 상기 복수의 도전 라인 중 하나의 도전 라인과 수직으로 오버랩되는 랜딩 패드를 더 포함하고, 상기 랜딩 패드의 상기 제1 방향의 폭의 크기는 상기 콘택 플러그의 상단부의 상기 제1 방향의 폭의 크기보다 큰 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 랜딩 패드는 원기둥 형태로 형성되고, 상기 랜딩 패드의 상기 기판에 평행한 단면적은 모두 동일한 원인 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 콘택 플러그의 상면과 상기 랜딩 패드 사이에는 금속 실리사이드막이 개재되고, 상기 금속 실리사이드막의 상기 제1 방향의 폭은 상기 콘택 플러그의 상단부의 상기 제1 방향의 폭과 동일한 크기로 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 절연 캡핑 라인의 상단부의 일측면과 상기 콘택 플러그의 일부에 동시에 접하도록 형성된 절연 패턴을 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 반도체 소자는 도전 라인 상의 절연 캡핑 라인을 식각하여 상기 식각한 부분을 랜딩 패드로 사용함으로써, 공정 상 발생할 수 있는 랜딩 패드간 브리지 현상을 미연에 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자는 도전 라인 상의 절연 캡핑 라인에 절연 패턴을 추가로 형성하고, 콘택 플러그를 상기 절연 캡핑 라인의 상부에까지 연장시킴으로써, 랜딩 패드간 브리지 현상을 방지하고, 금속 실리사이드막의 녹음 현상을 개선할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 요부(要部) 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 요부 단면도이다.
도 3, 도 5 및 도 9는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 4a 내지 도 4d, 도 6a 내지 도 8d, 도 10a 내지 도 10d는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11, 도 13 및 도 17은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 12a 내지 도 12d, 도 14a 내지 도 16d, 도 18a 내지 도 18d는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 20는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당해 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100-1)의 요부(要部) 단면도이다. 도 1은 도 10a에서 요부만 도시한 것으로 일부 구성요소가 생략되어 도시될 수 있다.
도 1을 참조하면, 반도체 소자(100-1)는 소자분리막(114)에 의해 정의되는 활성 영역(116)을 가지는 기판(110)을 포함한다.
상기 기판(110)은 Si (silicon), 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110) 위에는 제1 절연 패턴(132)를 사이에 두고 기판(110)과 이격되어 있는 복수의 도전 라인(142)이 형성되어 있다. 상기 복수의 도전 라인(142)은 상기 기판(110) 상에서 일 방향(Y 방향)을 따라서 상호 평행하게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 도전 라인(142)은 복수의 비트 라인(Bit-Line)을 구성할 수 있다.
상기 복수의 도전 라인(142)은 각각 절연 캡핑 라인(144)으로 덮여 있다. 상기 복수의 도전 라인(142)은 제1 도전 라인(142-1), 제2 도전 라인(142-2) 및 제3 도전 라인(142-3)을 포함할 수 있다. 상기 절연 캡핑 라인(144)은 기판에 주면에 평행한 제1 방향(X 방향)의 폭이 하단부에서 상단부로 갈수록 작아지는 경사진(tapered) 형상을 가질 수 있다. 하나의 도전 라인(142)과, 상기 하나의 도전 라인(142)을 덮는 하나의 절연 캡핑 라인(144)은 하나의 도전 라인 구조체(140)를 구성한다. 상기 도전 라인 구조체(140) 상부의 일 측면에 접하는 랜딩 패드 절연막(160)이 형성될 수 있다. 복수의 도전 라인 구조체(140) 각각의 양 측벽은 절연 스페이서 구조체(150)로 덮여 있다. 상기 절연 스페이서 구조체(150)는 제1 절연 스페이서(152), 제2 절연 스페이서(154) 및 제3 절연 스페이서(156)를 포함할 수 있다. 상기 제1 절연 스페이서(152)와 제3 절연 스페이서(156)의 사이에 형성되어 있는 제2 절연 스페이서(154)는 내부가 공기로 채워져 있는 에어 스페이서(air spacer)일 수 있다. 또한, 상기 제2 절연 스페이서(154)의 상부는 상기 랜딩 패드 절연막(160)의 하면에 접하고, 상기 랜딩 패드 절연막(160)의 하면(160A)에 의해 폐쇄되는 형태로 형성될 수 있다.
제1 절연 패턴(132)에는 활성 영역(116)이 노출되도록 상기 제1 절연 패턴(132)을 관통하는 복수의 콘택 홀(170H)이 형성될 수 있다. 상기 콘택 홀(170H)은 상기 복수의 도전 라인(142)중 이웃하는 2 개의 도전 라인(142) 사이에서 상기 이웃하는 2 개의 도전 라인(142) 각각의 측벽을 덮는 절연 스페이서 구조체(150)에 의해 한정된다.
상기 복수의 도전 라인(142)의 상부에는 상기 콘택 홀(170H) 내에 형성되는 복수의 랜딩 패드(180)가 형성될 수 있다.
상기 콘택 홀(170H)은 기판(110)의 주면에 평행한 제1 방향(X 방향)으로 제1 크기(W1)의 폭을 가지도록 형성될 수 있다. 상기 복수의 랜딩 패드(180)의 하단부는 상기 제1 방향(X 방향)으로 제2 크기(W2)의 폭을 가지고, 상기 복수의 랜딩 패드(180)의 상단부는 상기 제1 방향(X 방향)으로 제3 크기(W3)의 폭을 가지도록 형성될 수 있다. 상기 제3 크기(W3)은 상기 제2 크기(W2) 보다 큰 값일 수 있다.
상기 복수의 도전 라인(142) 각각의 사이에는 기판(110)에 연결되고 상기 콘택 홀(170H)의 내부를 채우는 콘택 플러그(170)이 형성될 수 있다. 상기 콘택 플러그(170) 상에는 금속 실리사이드막(172)이 형성될 수 있다.
상기 복수의 콘택 플러그(170)는 각각 기판의 활성 영역(116)에 연결되어 있으며 상기 콘택 홀(170H)의 내부에서 기판(110)의 주면에 수직인 방향(Z 방향)으로 연장된다.
랜딩 패드(180)는 상기 랜딩 패드(180)를 중심으로 양 측에 이웃하여 형성된 복수의 절연 스페이서 구조체(150)의 사이에서 기판(110)의 주면에 수직인 제2 방향(Z 방향)으로 상부로 연장되어 랜딩 패드 절연막(160)과 접하고, 절연 캡핑 라인(144)의 상부에 상기 제2 방향(Z 방향)으로 오버랩될 수 있다.
상기 랜딩 패드(180)는 콘택 플러그(170)과 연결되고, 상기 콘택 플러그(170)와 상기 랜딩 패드(180)의 사이에는 금속 실리사이드막(172)이 형성될 수 있다. 상기 금속 실리사이드막(172)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix) 또는 망간 실리사이드(MnSix) 중에서 선택되는 적어도 하나를 포함할 수 있다.
상기 랜딩 패드(180)의 양 측면에 이웃하여 형성된 절연 스페이서 구조체(150), 상기 금속 실리사이드막(172) 및 랜딩 패드 절연막(160)에 접하고, 상기 랜딩 패드(180)를 둘러싸는 배리어막(174)이 형성될 수 있다. 상기 배리어막(174)은 도전성 물질로 이루어질 수 있다.
커패시터 하부 전극(190)은 상기 랜딩 패드(180) 위에 접하여 형성될 수 있다.
상기 콘택 플러그(170)는 복수의 도전 라인(142) 사이에서 상기 콘택 홀(170H)의 제1 방향(X 방향)으로의 수평 단면적에 대응하는 제1 크기(W1)의 폭을 가질 수 있다. 상기 랜딩 패드(180)의 상단부와 하단부의 상기 제1 방향(X 방향)에서의 폭의 크기는 서로 다른 값을 가질 수 있다. 상기 랜딩 패드(180)의 하단부는 상기 제1 방향(X 방향)으로 제2 크기(W2)의 폭을 가지고, 상기 상기 랜딩 패드(180)의 상단부는 상기 제1 방향(X 방향)으로 제3 크기(W3)의 폭을 가질 수 있다. 상기 제3 크기(W3)은 상기 제2 크기(W2) 보다 클 수 있다. 상기 제3 크기(W3)와 상기 제2 크기(W2)의 차(WX)는 절연 캡핑 라인(144)의 일부가 에칭되어 제거된 부분(도 6a 참조)의 두께, 랜딩 패드 절연막(160)의 두께, 절연 스페이서 구조체(150)의 두께 및 배리어막(174)의 두께를 모두 포함한 크기에 대응될 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100-1)는 기판(110)의 활성 영역(116)과 커패시터 하부 전극(190)을 전기적으로 연결하기 위해 상기 기판(110)의 활성 영역(116)과 연결되는 콘택 플러그(170) 및 랜딩 패드(180)를 포함한다. 상기 랜딩 패드(180)는 도전 라인(142)과 수직으로 오버랩되어 도전 라인 구조체(140)의 상부를 덮도록 연장된다. 상기 랜딩 패드(180)는 상기 콘택 플러그(170)와 전기적으로 연결된다. 상기 콘택 플러그(170)와 상기 랜딩 패드(180) 사이에 금속 실리사이드막(172)이 형성될 수 있다. 커패시터 하부 전극(190)은 상기 랜딩 패드(180)와 연결된다. 상기 랜딩 패드 절연막(160)은 상기 절연 캡핑 라인(144)의 일측면에 접하고, 상기 절연 캡핑 라인(144)과 상기 랜딩 패드(180)의 상부 사이에 개재된다. 전술한 구조상의 특징은 상기 랜딩 패드(180)에 이웃하여 형성된 한 쌍의 절연 캡핑 라인(144) 중 상기 랜딩 패드(180)가 수직으로 오버랩되어 형성되는 절연 캡핑 라인(144)의 상단부가 추후 설명되는 식각 과정으로 인해 하단부에서 상단부로 갈수록 폭의 크기가 작아지는 경사진 형태(tapered)를 가짐으로써, 상기 랜딩 패드(180)의 상단부의 폭이 넓어져 랜딩 패드간 단락 현상(Bridge 현상)을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100-2)의 요부(要部) 단면도이다. 도 2은 도 18a에서 요부만 도시한 것으로 일부 구성요소가 생략되어 도시될수 있다.
도 2에서, 도 1에서와 동일한 참조 부호는 동일 부재를 의미한다.
상기 반도체 소자(100-2)는 활성 영역(116)을 포함하는 기판(110), 기판(110) 상의 절연 패턴(132), 도전 라인 구조체(140) 및 상기 도전 라인 구조체(140)의 절연 캡핑 라인(144)의 일 측면에 접하는 제2 절연 패턴(162)가 형성될 수 있다. 도 1에 도시된 반도체 소자(100-1)와 도 2에 도시된 반도체 소자(100-2)의 차이점은 콘택 플러그(171)의 형태, 제2 절연 패턴(162)의 존재 및 금속 실리사이드막(173)의 형태이다. 도 1에서 설명한 내용과 중복되는 내용의 설명은 생략한다.
상기 제2 절연 패턴(162)은 도전 라인 구조체(140)의 절연 캡핑 라인(144)의 일측면에 접하여 형성될 수 있다. 상기 제2 절연 패턴(162)의 하면(162B)은 상기 도전 라인 구조체(140)의 양측에 접하는 한 쌍의 절연 스페이서 구조체(150) 중 하나의 절연 스페이서 구조체(150)의 상면에 접하도록 형성될 수 있다. 상기 제2 절연 패턴(162)의 상부 일측면에는 랜딩 패드 리세스 영역(180R)이 형성될 수 있다.
상기 절연 패턴(132)에는 활성 영역(116)이 노출되는 복수의 콘택 홀(170H)이 형성될 수 있다. 상기 콘택 홀(170H)은 상기 복수의 도전 라인(142)중 이웃하는 2 개의 도전 라인(142) 사이에서 상기 이웃하는 2 개의 도전 라인(142) 각각의 측벽을 덮는 절연 스페이서 구조체(150)에 의해 한정된다. 상기 콘택 홀(170H)의 전부를 채우고, 상기 콘택 홀(170H)에 이웃하는 한 쌍의 도전 라인 구조체(140) 중 하나의 도전 라인 구조체(140)의 상부로 오버랩되어 연장되는 콘택 플러그(171)가 형성된다.
상기 콘택 플러그(171)는 도 1에 도시된 콘택 플러그(170)와는 달리 상단부와 하단부의 기판(110)의 주면에 평행한 제1 방향(X 방향)으로의 폭의 크기가 다르게 형성될 수 있다. 구체적으로, 상기 콘택 플러그(171)의 하단부는 상기 제1 방향(X 방향)으로 제1 크기(W1)의 폭을 갖지만, 상단부는 제4 크기(W4)의 폭을 가질 수 있다. 상기 제4 크기(W4)는 도전 라인 구조체(140)의 절연 캡핑 라인(144) 상에서 랜딩 패드 리세스 영역(180R)과 제2 절연 패턴(162)까지의 폭의 크기 값을 지칭한다.
도 2를 참조하여 설명한 실시예들에 따른 반도체 소자(100-2)는, 콘택 플러그(171)의 기판(110)의 주면에 평행한 제1 방향(X 방향)으로의 폭의 크기가 상단부에서 더 넓게 형성되고, 상기 콘택 플러그(171)의 상단부에 랜딩 패드(182)가 접하여 형성됨으로써, 랜딩 패드(182)의 단락 현상을 방지하고, 저항을 개선하여 반도체 소자의 신뢰성을 향상시킬 수 있다. 보다 구체적으로, 도전 라인 구조체(140)의 절연 캡핑 라인(144)에 접하는 제2 절연 패턴(162)을 더 포함하고, 상기 제2 절연 패턴(162)에 랜딩 패드 리세스 영역(180R)을 형성하고, 콘택 플러그(171)가 콘택 홀(170H)를 따라 상기 절연 캡핑 라인(144)의 상부를 오버랩하도록 연장되게 형성함으로써, 상기 콘택 플러그(171)의 상단부에 랜딩 패드(182)가 연결될 수 있는 제4 크기(W4)의 폭을 확보할 수 있다. 이로 인해, 랜딩 패드(182) 제조 공정 시 상기 랜딩 패드(182)가 형성되는 위치의 폭에 대한 충분한 마진 확보를 할 수 있어 불량률을 줄일 수 있는 효과가 있다. 그리고, 제조 공정(도 16a 내지 도 16d 참조)상 금속 실리사이드막(173)의 형성 과정에 있어서 발생할 수 있는 상기 금속 실리사이드막(173)의 녹음 현상을 방지할 수도 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100-1)의 셀 어레이 영역의 개략적인 평면 레이아웃이고, 도 4a 내지 도 4d는 도 3에 도시된 반도체 소자(100-1)의 셀 어레이 영역에 있는 일부 구성 요소들의 단면도들이다.
도 3에 예시한 레이아웃은 예를 들면 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 3을 참조하면, 상기 반도체 소자(100-1)는 복수의 도전 라인 구조체(140)를 포함한다. 상기 복수의 도전 라인 구조체(140)는 제1 방향(도 3의 X 방향)으로 상호 평행하게 연장되어 있다. 상기 복수의 도전 라인 구조체(140)은 서로 등간격으로 배치될 수 있다. 본 발명의 일 실시예에 있어서, 상기 복수의 도전 라인 구조체(140)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 상기 도전 라인 구조체(140)의 양 측면에는 절연 스페이서 구조체(150)가 접하여 형성되어 있다.
상기 복수의 도전 라인 구조체(140)의 사이에는 복수의 콘택 형성용 도전층(170A)이 형성되어 있다. 상기 복수의 콘택 형성용 도전층(170A)는 복수의 도전 라인 구조체(140)의 상호 인접한 2 개의 도전 라인(142, 도 1 참조) 사이의 영역으로부터 상기 상호 인접한 2 개의 도전 라인(142) 중 어느 하나의 도전 라인(142)의 상부까지 연장되는 콘택 구조물로 구성될 수 있다. 일부 실시예들에서, 상기 복수의 형성용 도전층(170A)은 상기 제1 방향(도 3의 X 방향) 및 제2 방향(도 3의 Y 방향)을 따라 소정의 거리만큼 이격되어 아일랜드 형상으로 배열될 수 있다. 일부 실시예들에서, 상기 복수의 콘택 형성용 도전층(170A)은 제2 방향(도 3의 Y 방향)을 따라 등간격으로 배치될 수 있다. 상기 복수의 콘택 형성용 도전층(170A)은 커패시터의 하부 전극(190, 도 1 참조)을 활성 영역(116, 도 1 참조)에 전기적으로 연결시키는 역할을 할 수 있다. 상기 콘택 형성용 도전층(170A)은 복수의 절연 패턴(132)에 의해 서로 분리되어 있다. 상기 콘택 형성용 도전층(170A)은 추후 공정에서 콘택 플러그(170, 도 7a 참조)가 될 수 있다.
도 4a는 도 3의 A - A' 선 단면에 대응하고, 도 4b는 도 3의 B - B’ 선 단면에 대응하고, 도 4c는 도 3의 C - C’ 선 단면에 대응하며, 도 4d는 도 3의 D - D’ 선 단면에 대응하는 일부 구성의 단면도이다. 도 4e는 상기 반도체 소자(100-1)의 셀 어레이 영역 주위에 배치되는 주변 회로 영역 (Core/Peri)의 일부 구성을 도시한 단면도이다.
도 4a 내지 도 4d를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 상기 소자 분리용 트렌치(112) 내에 소자분리막(114)을 형성한다. 상기 소자분리막(114)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 상기 기판(110)에 대한 보다 상세한 사항은 도 1에서 설명한 것과 동일하므로 중복되는 설명은 생략한다.
상기 소자분리막(114)은 제1 절연막(114a) 및 제2 절연막(114b)을 포함할 수 있다. 상기 제1 절연막(114a) 및 제2 절연막(114b)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 절연막(114a)은 산화막으로 이루어지고, 상기 제2 절연막(114b)은 질화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 상기 소자분리막(114)의 구성은 상술한 바에 한정되는 것은 아니다. 예를 들면, 상기 소자분리막(114)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
상기 기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 상기 복수의 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다.
도 4b에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 워드 라인 트렌치(118)를 형성하기 위하여, 소자분리막(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자분리막(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
상기 복수의 워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 상기 복수의 워드 라인 트렌치(118)의 내부에 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 매몰 절연막(124)을 차례로 형성한다.
일부 실시예들에서, 상기 워드 라인(120)을 형성한 후, 상기 워드 라인(120)의 양측에서 상기 기판(110)에 불순물 이온을 주입하여 복수의 활성 영역(116)의 상면에 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(120)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다. 본 발명의 일 실시예에 있어서, 상기 복수의 워드 라인(120)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
상기 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
상기 복수의 매몰 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일 레벨에 위치될 수 있다. 상기 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합 중에서 선택되는 하나의 물질막으로 이루어질 수 있다.
상기 기판(110)상에 절연 패턴(132)을 형성한다. 상기 절연 패턴(132)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 상기 절연 패턴(132)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 상기 절연 패턴(132)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass) 중에서 선택되는 적어도 하나의 절연 물질로 이루어질 수 있다.
복수의 활성 영역(116) 중 복수의 소스 영역(116S)이 노출되는 영역에는 도전 물질로 이루어진 복수의 다이렉트 콘택(130)이 형성한다. 상기 다이렉트 콘택(130)은 상기 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결된다.
상기 복수의 다이렉트 콘택(130) 및 절연 패턴(132) 상에서 상호 평행하게 연장되는 복수의 도전 라인 구조체(140)를 형성한다. 상기 복수의 도전 라인 구조체(140)는 복수의 도전 라인(142)과, 상기 복수의 도전 라인(142)의 상면을 덮는 복수의 절연 캡핑 라인(144)을 포함한다. 상기 복수의 도전 라인(142)은 상기 복수의 다이렉트 콘택(130)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 복수의 도전 라인(142)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 도전 라인(142)은 제1 도전 라인(142-1), 제2 도전 라인(142-2) 및 제3 도전 라인(142-3)의 삼중층의 적층 구조로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 단일층, 이중층, 또는 삼중 이상의 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전 라인(142-1)은 도핑된 폴리실리콘으로 이루어지고, 상기 제2 도전 라인(142-2)은 TiN으로 이루어지며, 상기 제3 도전 라인(142-3)은 텅스텐으로 이루어질 수 있다.
상기 복수의 절연 캡핑 라인(144)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합 중에서 선택되는 적어도 하나의 절연막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 복수의 절연 캡핑 라인(144)은 실리콘 질화막(Si3N4)으로 이루어진다. 상기 복수의 절연 캡핑 라인(144)의 두께는 상기 복수의 도전 라인(142)의 두께보다 더 클 수 있다.
일부 실시예들에서, 복수의 도전 라인 구조체(140)를 형성하기 위하여, 먼저 상기 절연 패턴(132) 상에 도전 라인 형성용 물질층과, 상기 도전층을 덮는 절연층을 형성한다. 상기 절연층의 두께는 상기 도전 라인 형성용 물질층의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 상기 복수의 절연 캡핑 라인(144)을 형성한 후, 상기 복수의 절연 캡핑 라인(144)을 식각 마스크로 이용하여 상기 도전 라인 형성용 물질층을 식각하여, 상기 복수의 도전 라인(142)을 형성한다.
상기 복수의 도전 라인 구조체(140)의 양 측벽은 절연 스페이서 구조체(150)로 덮여 있다. 상기 절연 스페이서 구조체(150)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합 중 선택되는 적어도 하나의 절연막으로 이루어질 수 있다. 본 발명의 일 실시예에서는 상기 절연 스페이서 구조체(150)가 삼중층으로 이루어진 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 단일층, 이중층 또는 삼중 이상의 다중층으로 이루어질 수도 있다.
상기 복수의 도전 라인 구조체(140) 각각의 사이에는 상기 절연 스페이서 구조체(150)에 의해 기판(110)의 주면에 평행한 제1 방향(X 방향)으로 콘택 홀(170H)이 한정되고, 상기 콘택 홀(170H)에는 콘택 형성용 도전층(170A)이 채워진다. 상기 콘택 형성용 도전층(170A)을 채우는 방법으로 화학 기상 증착(Chemical Vapor Deposition), 물리 기상 증착(Physical Vapor Deposition) 또는 실리콘 에피탁시 성장(Silicon Epitaxial Growing) 등의 방법을 사용할 수 있다. 상기 콘택 형성용 도전층(170A)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 도전 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 콘택 형성용 도전층(170A)은 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 콘택 형성용 도전층(170A)은 기판(110)의 활성 영역(116)에 연결되어 추후 공정에서 콘택 플러그(170, 도 7a 참조)를 형성하게 된다. 상기 콘택 형성용 도전층(170A)의 최상단의 레벨은 상기 복수의 도전 라인 구조체(140)의 최상단의 레벨과 실질적으로 동일할 수 있다.
도 5 및 도 6a 내지 도 6d를 참조하면, 셀 어레이 영역에 별도의 식각 마스크 패턴(PR)을 형성하고, 상기 식각 마스크 패턴(PR)으로 가려진 영역을 제외한 영역을 식각한다. 상기 식각 마스크 패턴(PR)은 별도의 층으로서, 노광 공정 및 식각 공정을 통해 도 5에 도시된 것과 같은 물결 형상(Wavy pattern)을 갖도록 형성하여 상기 셀 어레이 영역에 패터닝한다. 상기 식각 마스크 패턴(PR)은 콘택 형성용 도전층(170A)을 중심으로 제2 방향(도 5의 Y 방향)으로 상부에 형성된 도전 라인 구조체(140) 및 절연 스페이서 구조체(150)의 일부 및 제2 방향(Y 방향)으로 하부에 형성된 도전 라인 구조체(140) 및 절연 스페이서 구조체(150)의 일부에 교대로 접하도록 제1 방향(X 방향)으로 나란히 형성되어 있다. 즉, 하나의 콘택 형성용 도전층(170A)을 기준으로 제2 방향(Y 방향)으로 상부에 형성되어 있는 절연 캡핑 라인(144) 및 절연 스페이서 구조체(150)의 일부를 덮고, 상기 콘택 형성용 도전층(170A)의 제1 방향(X 방향)으로 이웃하여 형성되는 콘택 형성용 도전층(170A)의 제2 방향(Y 방향)으로 하부에 형성되어 있는 절연 캡핑 라인(144) 및 절연 스페이서 구조체(150)의 일부를 덮도록 형성된다. 또한, 상기 식각 마스크 패턴(PR)은 상기 콘택 플러그(170)의 상면을 완전히 덮지 않도록 형성된다.
도 6a 내지 도 6d를 참조하면, 상기 식각 마스크 패턴(PR)이 형성된 결과물상에 상기 식각 마스크 패턴(PR)을 이용하여 복수의 절연 캡핑 라인(144)의 일부, 절연 스페이서 구조체(150)의 일부 및 콘택 형성용 도전층(170A)의 일부를 식각하여 제거한다. 상기 식각 마스크 패턴(PR)은 콘택 형성용 도전층(170A)을 기준으로 제2 방향(Y 방향)으로 형성된 절연 캡핑 라인(144) 및 절연 스페이서 구조체(150)를 교대로 덮도록 형성되므로(도 5 참조), 도 6a 내지 도 6d의 단면도에는 절연 캡핑 라인(144) 및 절연 스페이서 구조체(150)의 일측면의 상부만이 식각되어 제거되는 것으로 도시되어 있다. 전술한 식각 공정으로 인해 상기 절연 스페이서 구조체(150)의 상부면이 노출될 수 있다.
상기 식각 공정을 수행한 후에는 식각 마스크 패턴(PR)을 제거한다. 상기 식각 마스크 패턴(PR)은 애싱(Ashing) 및 스트립(Strip) 공정을 통해 제거할 수 있다.
도 7a 내지 도 7d를 참조하면, 콘택 형성용 도전층(170A)을 에치 백(etch back)하여 콘택 플러그(170)를 형성하고, 랜딩 패드 절연막(160)을 추가로 형성한다.
도전 물질에 대해서 식각 선택비를 가지는 에치백(etchback) 공정을 이용하여 상기 콘택 형성용 도전층(170A)만을 선택적으로 식각하여 단차를 낮추어 콘택 플러그(170)를 형성한다. 상기 콘택 형성용 도전층(170A)의 양측으로 이웃하고 있는 한 쌍의 도전 라인 구조체(140)의 상부는 절연 캡핑 라인(144)을 포함하므로 절연층은 식각하지 않고, 도전층만 식각할 수 있도록 식각 선택비를 가지는 방법으로 식각하는 경우 상기 절연 캡핑 라인(144)은 높이가 그대로 유지될 수 있다.
이후, 도 5a 내지 도 5d에서 설명한 식각 공정으로 인한 절연 캡핑 라인(144)의 일측면의 상부 및 절연 스페이서 구조체(150)의 일측면의 상부에 랜딩 패드 절연막(160)을 추가로 형성한다. 상기 랜딩 패드 절연막(160)은 추후 공정에서 랜딩 패드(180, 도 10a 참조)의 상부의 폭을 보다 넓게 한정할 수 있도록 상기 절연 캡핑 라인(144)의 식각된 부분에 컨포멀(conformal)하게 접하도록 형성된다. 상기 랜딩 패드 절연막(160)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합 중 선택되는 적어도 하나의 절연막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 랜딩 패드 절연막(160)은 실리콘 질화막으로 이루어질 수 있다.
도 8a 내지 도 8d를 참조하면, 콘택 플러그(170)의 상면의 노출되는 표면에 금속 실리사이드막(172)을 형성하고, 상기 금속 실리사이드막(172)의 상면, 랜딩 패드 절연막(160)의 측면 및 절연 스페이서 구조체(150)의 측면을 덮는 배리어막(174)을 형성하며, 상기 배리어막(174)으로 한정되는 콘택 홀(170H) 내의 공간 및 도전 라인 구조체(140)의 상부를 덮는 랜딩 패드 형성용 물질(180A)를 형성한다.
상기 금속 실리사이드막(172)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 망간 실리사이드(MnSix) 중에서 선택되는 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서는 상기 금속 실리사이드막(172)은 코발트 실리사이드(CoSix)로 이루어질 수 있다. 그러나, 상기 금속 실리사이드막(172)은 상기 예시된 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 금속 실리사이드막(172)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 복수의 콘택 플러그(170) 각각의 상면에 노출되는 표면에 금속층을 퇴적한 후, 제1 RTP(Rapid Thermal Processing) 공정을 행하여 상기 금속층을 실리사이드화(silicidation)한다. 상기 제1 RTP 공정은 약 450 ∼ 550 ℃의 온도하에서 행할 수 있다. 상기 제1 RTP 공정에서 Si 원자와 반응하지 않은 금속층을 제거한 후, 상기 제1 RTP 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTP 공정을 행하여, 상기 금속 실리사이드막(172)을 형성한다. 일부 실시예들에서, 상기 금속층으로서 Co 층을 형성하여, 코발트 실리사이드로 이루어지는 금속 실리사이드막(172)을 형성할 수 있다. 다른 일부 실시예들에서, 상기 금속 실리사이드막(172)의 형성 공정은 생략될 수 있다.
상기 금속 실리사이드막(172)의 형성 공정 이후에 랜딩 패드 절연막(160)의 측면 및 절연 스페이서 구조체(150)의 측면을 덮는 배리어막(174)을 형성할 수 있다. 상기 배리어막(174)은 선택적으로 상기 금속 실리사이드막(172)의 상면에도 형성될 수 있다. 상기 배리어막(174)은 금속성 물질을 포함하는 도전 물질로 이루어질 수 있으며, 본 발명의 일 실시예에 있어서, 상기 배리어막(174)은 Ti/TiN 적층 구조로 이루어질 수 있다.
상기 배리어막(174)이 한정하는 공간 및 도전 라인 구조체(140)의 상부 영역에 랜딩 패드 형성용 물질(180A)을 채운다. 상기 랜딩 패드 형성용 물질(180A)은 화학 기상 증착 또는 물리 기상 증착의 증착 방법으로 형성될 수 있다. 상기 랜딩 패드 형성용 물질(180A)은 금속, 금속 화합물 또는 폴리실리콘과 같은 도전성 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 랜딩 패드 형성용 물질(180A)은 텅스텐(W)으로 이루어질 수 있다.
상기 랜딩 패드 형성용 물질(180A)은 콘택 홀(170H) 내의 배리어막(174)으로 한정된 공간을 채우며, 기판(110)의 주면에 수직한 방향(Z 방향)으로 도전 라인 구조체(140) 및 랜딩 패드 절연막(160)을 덮도록 연장된다. 상기 랜딩 패드 형성용 물질(180A)는 금속 실리사이드막(172)을 통해 콘택 플러그(170)와 물리적 또는 전기적으로 연결되고, 상기 콘택 플러그(170)는 기판의 활성 영역(116)과 전기적으로 연결되어 추후 공정을 통해 커패시터 하부 전극(190, 도 1 참조)과의 전기적 연결을 이루게 된다.
상기 랜딩 패드 형성용 물질(180A)는 도전 물질을 화학 기상 증착 또는 물리 기상 증착의 방법으로 퇴적하여 형성될 수 있다. 상기 랜딩 패드 형성용 물질(180A)는 금속, 금속 화합물 또는 도핑된 폴리실리콘과 같은 도전성 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서는 상기 랜딩 패드 형성용 물질(180A)는 텅스텐(W)으로 이루어질 수 있다.
도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100-1)의 셀 어레이 영역의 평면도이다. 도 9를 참조하면, 랜딩 패드(180)는 복수의 도전 라인 구조체(140)의 일부와 콘택 플러그(170)의 일부에 접하여 아일랜드 형상으로 형성된다. 상기 랜딩 패드(180)는 하나의 랜딩 패드(180)를 기준으로 Y 방향으로 상부에 형성되어 있는 콘택 플러그(170) 및 Y 방향으로 하부에 형성되어 있는 도전 라인 구조체(140) 및 절연 스페이서 구조체(150)의 일부에 동시에 접하고, 상기 랜딩 패드(180)의 X 방향으로 이웃하여 형성된 랜딩 패드(180)는 상기 콘택 플러그(170)의 X 방향으로 이웃한 콘택 플러그(170)의 Y 방향으로의 상부 및 상기 콘택 플러그(170)의 Y 방향으로 상부에 형성된 도전 라인 구조체(140), 절연 스페이서 구조체(150)의 일부와 동시에 접하도록 형성된다. 즉, 상기 랜딩 패드(180)는 X 방향으로 일렬로 배열되지 않고, 식각 마스크 패턴(도 5 참조)의 꺽여지는 모서리에 중심부가 접하도록 배열된다. 또한, 상기 랜딩 패드(180)는 X 방향 및 Y 방향으로 등간격으로 배치된다. 본 발명의 일 실시예에 있어서, 상기 랜딩 패드(180) 간의 간격은 3F의 피치 값으로 일정하다. 상기 랜딩 패드(180)는 상기 콘택 플러그(170)와 연결되며, 기판(110, 도 7a 내지 7d 참조)에 수직한 방향(Z 방향)으로 연장되고, 추후 공정에서 커패시터 하부 전극(190, 도 1 참조)와 연결된다.
도 10a 내지 10d를 참조하면, 랜딩 패드 형성용 물질(180A)의 일부, 절연 스페이서 구조체(150)의 상부 일부 및 절연 캡핑 라인(144)의 상부 일부를 제거하여 랜딩 패드 리세스 영역(180R)을 형성한다. 상기 랜딩 패드 리세스 영역(180R)은 랜딩 패드(180) 형상의 마스크 패턴(도 9 참조)을 통한 식각을 통해 형성할 수 있다. 상기 랜딩 패드 리세스 영역(180R)로 인해 상기 랜딩 패드 형성용 물질(180A)이 각각 도전 라인 구조체(140)의 상부에 하나씩 연결되도록 분리됨으로써, 랜딩 패드(180)가 형성된다. 또, 상기 랜딩 패드 리세스 영역(180R)으로 인해 상기 절연 스페이서 구조체(150)의 상면이 노출되므로, 상기 랜딩 패드 리세스 영역(180R)을 통해 노출된 상기 절연 스페이서 구조체(150)의 삼중층 구조의 가장 내부에 형성된 제2 절연 스페이서(154)를 선택적으로 제거하여 빈 공간으로 만들 수 있다. 상기 제거 방법은 예를 들면, 식각 선택비를 가진 습식 식각(wet etch) 방법을 사용할 수 있다. 이때 상기 제2 절연 스페이서(154)는 희생 절연막으로 하여 상기 방법을 통해서 내부가 비어있는 에어 스페이서를 형성할 수 있다.
상기 에어 스페이서는 복수의 도전 라인 구조체(140)의 길이 방향을 따라 연장될 수 있다. 고도로 다운 스케일링(down scaling)된 고집적 반도체 소자의 제한된 공간 내에서 상기 복수의 도전 라인(142)과 복수의 콘택 플러그(170)와의 사이에 상기 에어 스페이서가 형성됨으로써, 복수의 도전 라인(142) 및 복수의 콘택 플러그(170) 각각의 사이에서의 비유전율(relative permitivity)이 감소되어, 서로 인접한 도전 라인(142)들 또는 상기 도전 라인(142)과 상기 콘택 플러그(170) 간의 커패시턴스(capacitance)를 감소시킬 수 있다.
도 10a 내지 도 10d를 참조하여 설명한 실시예들에 따른 반도체 소자(100-1)에서, 기판(110)의 활성 영역(116)과 커패시터 하부 전극(190, 도 1 참조)을 전기적으로 연결하기 위한 콘택 구조물은 활성 영역(116)에 연결되는 콘택 플러그(170), 상기 콘택 플러그(170)에 연결되고 도전 라인(142)과 수직으로 오버랩되도록 도전 라인 구조체(140) 상에 형성되는 랜딩 패드(180)를 포함한다. 본 발명의 일 실시예에 있어서, 상기 도전 라인 구조체(140)의 상부와 상기 랜딩 패드(180) 사이에는 랜딩 패드 절연막(160)이 개재될 수 있다. 커패시터 하부 전극(190)이 상기 랜딩 패드(180)와 연결된다. 이후 커패시터 하부 전극(190) 상에 커패시터 절연막과 커패시터 상부 전극을 순차적으로 형성하여 상기 커패시터 하부 전극(190), 상기 커패시터 절연막 및 상기 커패시터 상부 전극으로 이루어지는 커패시터를 형성할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100-2, 도 2 참조)의 셀 어레이 영역의 개략적인 평면 레이아웃이고, 도 12a 내지 도 18d는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자(100-2)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
도 11을 참조하면, 도 3에 도시된 반도체 소자(100-1)의 평면 레이아웃과 대체로 동일하지만, 전면이 콘택 형성용 도전층(170B)으로 덮여있는 점이 다르다. 이는 도 12a 내지 도 12d의 설명 부분에서 상세히 설명한다.
도 12a 내지 도 12d를 참조하면, 상기 반도체 소자(100-2)는 기판(110)과 상기 기판(110)의 주면에 평행하도록 형성된 절연 패턴(132)을 사이에 두고 형성된 복수의 도전 라인 구조체(140), 상기 복수의 도전 라인 구조체(140)의 양 측벽에 접하는 절연 스페이서 구조체(150) 및 상기 한 쌍의 도전 라인 구조체(140) 사이에 상기 절연 스페이서 구조체(150)로 한정되는 공간에 형성되는 콘택 홀(170H)을 포함할 수 있다. 상기 구성 요소 각각에 대한 설명은 도 4a 내지 도 4d에서 설명한 내용과 동일하므로 중복되는 설명은 생략한다.
상기 콘택 홀(170H)을 채우고, 상기 도전 라인 구조체(140)의 상부를 덮는 콘택 형성용 도전층(170B)을 형성한다. 상기 콘택 형성용 도전층(170B)은 화학 기상 증착, 물리 기상 증착 또는 실리콘 에피탁시 성장(Silicon Epitaxial Growing) 중에서 선택되는 적어도 하나의 증착 방법으로 형성할 수 있다. 상기 콘택 형성용 도전층(170B)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 도전 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 콘택 형성용 도전층(170B)은 도핑된 폴리실리콘으로 이루어질 수 있다.
도 13을 참조하면, 반도체 소자(100-2)의 셀 어레이 영역에 별도의 에어 스페이서 형성용 마스크 패턴(APR)을 형성하고, 상기 에어 스페이서 형성용 마스크 패턴(APR)으로 가려진 영역을 제외한 영역을 식각한다. 상기 에어 스페이서 형성용 마스크 패턴(APR)은 별도의 층으로서, 노광 공정 및 식각 공정을 통해 제조할 수 있다. 상기 에어 스페이서 형성용 패턴(APR)은 도 5에 도시된 식각 마스크 패턴(PR)과 유사하게 물결 형상(Wavy pattern)을 갖도록 형성하여 상기 셀 어레이 영역에 패터닝한다. 상기 에어 스페이서 형성용 마스크 패턴(APR)의 형상과 형성 방법은 도 5에서 설명한 식각 마스크 패턴(PR)과 동일하므로, 중복되는 설명은 생략한다.
도 14a 내지 도 14d를 참조하면, 상기 반도체 소자(100-2)의 셀 어레이 영역의 에어 스페이서 형성용 마스크 패턴(APR, 도 13 참조)이 형성된 결과물상에 상기 에어 스페이서 형성용 마스크 패턴(APR)을 이용하여 복수의 절연 캡핑 라인(144)의 일부, 절연 스페이서 구조체(150)의 일부 및 콘택 형성용 도전층(170B)의 일부를 식각하여 제거한다. 상기 에어 스페이서 형성용 마스크 패턴(APR)은 콘택 형성용 도전층(170B)을 기준으로 제2 방향(Y 방향)으로 형성된 절연 캡핑 라인(144) 및 절연 스페이서 구조체(150)를 교대로 덮도록 형성되므로(도 13 참조), 도 14a 내지 도 14d의 단면도에는 절연 캡핑 라인(144) 및 절연 스페이서 구조체(150)의 일측면의 상부만이 식각되어 제거되는 것으로 도시되어 있다. 전술한 식각 공정으로 인해 상기 절연 스페이서 구조체(150)의 상부면이 노출될 수 있다.
상기 절연 스페이서 구조체(150)의 노출된 상부면에 특정 절연 막만을 선택적으로 식각할 수 있는 식각 용액을 주입하여 에어 스페이서를 형성한다. 본 발명의 일 실시예에서는, 절연 스페이서 구조체(150)의 제2 절연 스페이서(154)만을 선택적으로 식각하여 제거할 수 있는 물질을 사용하여, 상기 제2 절연 스페이서(154)를 이루고 있는 절연물질막 만을 제거한다. 이로 인해, 상기 제2 절연 스페이서(154)는 내부가 공기로 채워져 있는 에어 스페이서로 될 수 있다.
도 15a 내지 도 15d를 참조하면, 전술한 공정에서 에어 스페이서 형성용 마스크 패턴(APR, 도 13 참조)을 제거하고, 식각으로 인해 발생된 빈 공간에 절연 물질을 채운다.
상기 에어 스페이서 형성용 마스크 패턴(APR)은 애싱 및 스트립 공정을 사용하여 제거할 수 있다. 상기 에어 스페이서 형성용 마스크 패턴(APR)을 제거한 후, 식각 공정으로 인해 발생된 리세스 영역 및 콘택 형성용 도전층(170B)의 상부를 덮는 절연 물질막(162A)을 형성한다. 상기 절연 물질막(162A)의 하면은 절연 스페이서 구조체(150)의 상부에 접하고, 제2 절연 스페이서(154)의 상면을 덮도록, 즉 에어 스페이서의 상부를 폐쇄하도록 형성한다. 상기 절연 물질막(162A)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 또는 이들의 조합 중에서 선택되는 적어도 하나의 절연막으로 이루어질 수 있다. 상기 절연 물질막(162A)은 화학 기상 증착 또는 물리 기상 증착 등의 증착 방법으로 형성할 수 있다.
이후, 콘택 형성용 도전층(170B)의 상면이 노출될 때까지 상기 절연 물질막(162A)의 상면을 에치 백(etch back)하여 제2 절연 패턴(162, 도 16a 참조)을 형성한다. 상기 제2 절연 패턴(162)과 상기 콘택 형성용 도전층(170B)의 최상단부의 레벨이 같아지면, 화학적 기계적 연마(Chemical Mechanical Polishing)등의 공정을 이용하여 상기 콘택 형성용 도전층(170B)의 상면을 평탄화하여 콘택 플러그(171, 도 16a 참조)를 형성한다. 상기 화학적 기계적 연마 등의 공정을 통해 상기 콘택 플러그(171)의 상면의 레벨은 상기 제2 절연 패턴(162)의 상면의 레벨보다 낮게 형성될 수 있다.
도 16a 내지 도 16d를 참조하면, 콘택 플러그(171)의 상면에 금속 실리사이드막(173)을 형성하고, 상기 금속 실리사이드막(173)의 상면에 배리어막(175)을 형성한 후, 상기 배리어막(175)의 상면을 덮는 랜딩 패드 형성용 물질(180B)를 형성한다.
상기 금속 실리사이드막(173)은 도 8a 내지 도 8d에 도시된 금속 실리사이드막(172)과는 달리 콘택 홀(170H)의 외부, 즉 도전 라인 구조체(140) 보다 높은 레벨에 형성된다. 또한, 상기 금속 실리사이드막(173)은 이웃하는 한 쌍의 제2 절연 패턴(162)에 의해 각각 분리되므로 상기 콘택 홀(170H)의 기판(110)의 주면에 평행한 방향(X 방향)으로의 폭보다 큰 폭을 가진다.
상기 금속 실리사이드막(173)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix) 또는 망간 실리사이드(MnSix) 중에서 선택되는 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 있어서는 상기 금속 실리사이드막(173)은 코발트 실리사이드(CoSix)로 이루어질 수 있다. 상기 금속 실리사이드막(173)을 형성하기 위한 방법은 도 8a 내지 도 8d에서 설명한 것과 동일하므로 생략한다.
상기 금속 실리사이드막(173)의 형성하는 공정 이후에 상기 금속 실리사이드막(173) 및 절연 패턴(132)의 상면을 덮는 배리어막(175)이 형성될 수 있다. 상기 배리어막(175)은 도 8a 내지 도 8d에 형성된 배리어막(174)과는 달리 기판(110)의 주면과 동일한 방향(X 방향)으로 평행하게 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 배리어막(175)은 Ti/TiN 적층 구조로 이루어질 수 있다.
이후, 상기 배리어막(175)의 상면을 덮는 랜딩 패드 형성용 물질(180B)를 형성한다. 상기 랜딩 패드 형성용 물질(180B)은 도 8a 내지 도 8d에 도시되는 랜딩 패드 형성용 물질(180A)과 달리 하면이 기판(110)의 주면과 동일한 방향(X 방향)에 평행하도록 연장되어 있다. 즉 상기 배리어막(175)의 상면과 접하여 평행하게 연장되어 형성된다. 상기 랜딩 패드 형성용 물질(180B)는 도전 물질을 화학 기상 증착(Chemical Vapor Deposition) 또는 물리 기상 증착(Physical Vapor Deposition)의 방법으로 채워넣어 형성될 수 있다. 상기 랜딩 패드 형성용 물질(180B)는 금속, 금속 화합물 또는 도핑된 폴리실리콘과 같은 도전성 물질로 이루어질 수 있다. 본 발명의 일 실시예에 있어서는 상기 랜딩 패드 형성용 물질(180B)는 텅스텐(W)으로 이루어질 수 있다.
도 17은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100-2)의 셀 어레이 영역의 평면도이다.
도 17를 참조하면, 랜딩 패드(182)는 복수의 도전 라인 구조체(140)의 일부와 콘택 플러그(170)의 일부에 접하여 아일랜드 형상으로 형성된다. 상기 랜딩 패드(182)는 도 9에 도시된 랜딩 패드(180)와 동일하게 X 방향으로 일렬로 배열되지 않고, 식각 마스크 패턴(도 9 참조)의 꺽여지는 모서리에 중심부가 접하도록 배열된다. 또한, 상기 랜딩 패드(182)는 X 방향 및 Y 방향으로 등간격으로 배치된다. 본 발명의 일 실시예에 있어서, 상기 랜딩 패드(182) 간의 간격은 3F의 피치 값으로 일정하다.
도 18a 내지 18d를 참조하면, 랜딩 패드(182) 형상의 마스크 패턴(도 17 참조)를 통해 랜딩 패드 형성용 물질(180B)의 상면을 식각하여 제거함으로써, 상기 랜딩 패드 형성용 물질(180B)이 각각 분리되어 랜딩 패드(182)를 형성한다. 상기 식각 과정에서 상기 랜딩 패드 형성용 물질(180B)의 일부 및 제2 절연 패턴(162)의 상부 일 측면이 제거된다. 이는 도 10a 내지 도 10d에 도시된 반도체 소자(100-1)가 도전 라인 구조체(140)의 일부 및 절연 스페이서 구조체(150)의 일부를 제거하여 랜딩 패드(180)를 형성하는 것과는 다른 점이다.
상기 랜딩 패드(182)는 콘택 홀(170H)의 전부를 채우고, 도전 라인 구조체(140)의 상부에 덮도록 오버랩되는 콘택 플러그(171)와 연결된다. 상기 콘택 플러그(171)의 상단부의 기판(110)의 주면과 평행한 제1 방향(X 방향)에서의 폭의 크기가 상기 콘택 홀(170H)의 폭의 크기보다 크므로 상기 랜딩 패드(182)와 상기 콘택 플러그(171)가 접하는 제1 방향(X 방향)에서의 폭의 면적이 넓게 형성될 수 있다.
또한, 도 10a 내지 도 10d와는 달리 에어 스페이서 제조 공정을 랜딩 패드를 형성하기 전에 수행하므로 상기 에어 스페이서 형성을 위한 제2 절연 스페이서(154)의 식각 과정에서 발생하는 금속 실리사이드막(173)의 부식 현상을 방지할 수도 있다.
도 19은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 및 도 2에 예시한 반도체 소자(100-1, 100-2) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 20은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 도 1 및 도 2에 예시한 반도체 소자(100-1, 100-2) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 도 1 및 도 2에 예시한 반도체 소자(100-1, 100-2) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112: 소자 분리용 트렌치, 114: 소자분리막, 114A: 제1 절연막, 114B: 제2 절연막, 116: 활성 영역, 116S: 소스 영역, 118: 워드 라인 트렌치, 120: 워드 라인, 122: 게이트 유전막, 124: 매몰 절연막, 130: 다이렉트 콘택, 132: 절연 패턴, 140: 도전 라인 구조체, 142: 도전 라인, 144: 절연 캡핑 라인, 150: 절연 스페이서 구조체, 152: 제1 절연 스페이서, 154: 제2 절연 스페이서, 156: 제3 절연 스페이서, 160: 랜딩 패드 절연막, 162: 제2 절연 패턴, 162A: 절연 물질막, 170: 콘택 플러그, 170A: 콘택 형성용 도전층, 170B: 콘택 형성용 도전층, 170H: 콘택 홀, 171: 콘택 플러그, 172: 금속 실리사이드막, 173: 금속 실리사이드막, 174: 배리어막, 175: 배리어막, 180: 랜딩 패드, 180R: 랜딩 패드 리세스 영역, 180A: 랜딩 패드 형성용 물질, 180B: 랜딩 패드 형성용 물질, 182A: 랜딩 패드 형성용 물질, 182: 랜딩 패드, 190: 커패시터 하부 전극, 230: 게이트 절연막, 240: 게이트 구조체, 242: 게이트 전극, 244: 절연 캡핑층, 250: 절연 스페이서 구조체, 1000: 시스템, 1010: 제어기, 1020: 입/출력 장치, 1030: 기억 장치, 1040: 인터페이스, 1050: 버스, 1100: 메모리 카드, 1110: 기억 장치, 1120: 메모리 제어기, 1130: 호스트

Claims (10)

  1. 활성영역을 가지는 기판;
    절연막을 사이에 두고 상기 기판과 이격된 복수의 도전 라인 및 상기 도전 라인 상에 형성된 절연 캡핑 라인으로 구성되는 복수의 도전 라인 구조체;
    상기 복수의 도전 라인 구조체 사이에서 상기 기판의 주면과 평행한 제1 방향으로 제1 폭을 가지는 콘택 홀을 한정하도록 상기 복수의 도전 라인 구조체 각각의 양측벽을 덮는 절연 스페이서;
    상기 콘택 홀의 일부를 채우는 콘택 플러그;
    상기 콘택 플러그와 연결되고 상기 복수의 도전 라인 구조체 중 하나의 도전 라인 구조체와 수직으로 오버랩되는 랜딩 패드를 포함하고,
    상기 랜딩 패드의 하단부는 상기 제1 방향으로 상기 제1 폭 보다 작은 폭을 가지고, 상단부는 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며,
    상기 절연 캡핑 라인의 상단부의 상기 제1 방향의 폭의 크기는 하단부의 폭의 크기보다 작은 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 절연 캡핑 라인의 상기 제1 방향의 단면은 상기 절연 캡핑 라인의 상단부의 양측에서 각각 하부에서 상부로 갈수록 폭이 작아지는 테이퍼드(tapered) 형태인 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 절연 스페이서의 최상부의 레벨은 상기 도전 라인 구조체의 절연 캡핑 라인의 최상단부의 레벨에 비하여 낮은 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 절연 캡핑 라인의 상단부의 일측면에 접하고,
    상기 절연 캡핑 라인의 상단부 일측면과 동일한 측면에 형성된 절연 스페이서의 상부와 접하도록 형성되는 절연 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 콘택 플러그는 상기 콘택 홀의 내부로부터 상기 콘택 홀의 외부까지 연장되어 상기 절연 캡핑 라인의 상부 및 상기 절연 스페이서의 상부를 수직으로 오버랩되는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 콘택 플러그와 상기 랜딩 패드 사이에 금속 실리사이드막이 더 포함되고,
    상기 금속 실리사이드막은 상기 콘택 홀의 외부 및 상기 절연 캡핑 라인의 상부에 형성되는 것을 특징으로 하는 반도체 소자.
  7. 활성영역을 가지는 기판;
    절연막을 사이에 두고 기판과 이격된 복수의 도전 라인;
    상기 복수의 도전 라인의 상면에 접하고, 상기 복수의 도전 라인과 동일한 폭으로 형성되는 복수의 절연 캡핑 라인;
    상기 복수의 도전 라인 및 상기 복수의 절연 캡핑 라인의 양측면에 접하도록 형성되는 절연 스페이서;
    상기 복수의 도전 라인 각각의 사이에서 상기 절연 스페이서로 한정되는 공간에 형성되는 콘택 플러그;
    상기 복수의 절연 캡핑 라인의 상단부의 일측면과 상기 콘택 플러그의 일부에 접하는 절연 패턴;
    상기 복수의 도전 라인 중 하나의 도전 라인과 수직으로 오버랩되는 랜딩 패드; 및
    상기 콘택 플러그와 상기 랜딩 패드와의 사이에 개재되고, 상기 콘택 플러그의 상면 및 상기 절연 패턴의 상면을 덮는 금속 실리사이드막을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 콘택 플러그는 상기 절연 캡핑 라인의 상부 및 상기 절연 스페이서의 상부를 오버랩하도록 상기 기판에 수직하는 방향으로 연장되어 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 콘택 플러그는 기둥 형태로 형성되는 것을 특징으로 하는 반도체 소자.
  10. 삭제
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