KR102025339B1 - 도전성 플러그를 포함하는 반도체 소자 - Google Patents

도전성 플러그를 포함하는 반도체 소자 Download PDF

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Abstract

도전성 플러그를 포함하는 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자는 연결 대상 영역을 포함하는 기판, 절연층을 사이에 두고 기판과 이격되어 있는 도전 라인 및 도전 라인을 연결 대상 영역에 전기적으로 연결하기 위한 도전성 플러그를 포함하고, 도전성 플러그는 기판의 연결 대상 영역에 접하는 저면과 도전 라인의 제1 측벽과 대면하는 제2 측벽을 가지는 제1 도전성 플러그 및 도전 라인과 제1 도전성 플러그와의 사이에서 도전 라인의 제1 측벽과 제1 도전성 플러그의 제2 측벽에 각각 접하는 제2 도전성 플러그를 포함한다.

Description

도전성 플러그를 포함하는 반도체 소자{Semiconductor device having a conductive plug}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 도전성 플러그를 포함하는 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 따라서 전자기기에 사용되는 높은 집적도를 가지는 반도체 소자가 요구되어, 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 도전 라인과 그 하부를 연결하기 위한 도전성 플러그(콘택 플러그)를 형성하기 하는 경우, 반도체 소자가 신뢰성을 가지기 위하여 필요한 콘택 저항을 확보하기 어려워지고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 고집적화에 의해 미세화된 반도체 소자에서 신뢰성을 가지기 위하여 필요한 콘택 저항을 확보할 수 있는 도전성 플러그를 포함하는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 연결 대상 영역을 포함하는 기판, 절연층을 사이에 두고 상기 기판과 이격되어 있는 도전 라인 및 상기 도전 라인을 상기 연결 대상 영역에 전기적으로 연결하기 위한 도전성 플러그를 포함하고, 상기 도전성 플러그는 상기 기판의 연결 대상 영역에 접하는 저면과 상기 도전 라인의 제1 측벽과 대면하는 제2 측벽을 가지는 제1 도전성 플러그 및 상기 도전 라인과 상기 제1 도전성 플러그와의 사이에서 상기 도전 라인의 제1 측벽과 상기 제1 도전성 플러그의 제2 측벽에 각각 접하는 제2 도전성 플러그를 포함한다.
상기 제2 도전성 플러그는 상기 도전 라인의 제1 측벽을 따라서 상기 절연층 내로 연장될 수 있다.
상기 제2 도전성 플러그는 상기 절연층을 관통하여 상기 기판의 연결 대상 영역과 접할 수 있다.
상기 제2 도전성 플러그는 상기 도전 라인의 제1 측벽 및 상면과 접할 수 있다.
상기 제2 도전성 플러그는 상기 제1 도전성 플러그의 제2 측벽 및 상면과 접할 수 있다.
상기 제1 도전성 플러그와 제2 도전성 플러그는 상기 기판에 대하여 동일 레벨의 상면을 가질 수 있다.
상기 연결 대상 영역은 활성 영역이고, 상기 도전 라인은 비트 라인일 수 있다.
상기 기판에 상기 연결 대상 영역을 가로지르도록 형성되며, 상기 기판 주면에 대하여 평행하되 상기 도전 라인의 연장 방향과 다른 방향으로 연장되는 리세스 영역 및 상기 리세스 영역 내에 형성되는 매립 게이트 라인을 더 포함할 수 있다.
상기 연결 대상 영역은 상기 제1 도전성 플러그와 접하는 제1 연결 영역과 상기 매립 게이트 라인에 의하여 상기 제1 연결 영역과 이격되는 제2 연결 영역을 포함하며, 상기 제2 연결 영역에 접하는 제3 도전성 플러그 및 상기 제3 도전성 플러그와 연결되도록, 상기 제3 도전성 플러그 상에 형성되는 커패시터 구조물을 더 포함할 수 있다.
상기 도전 라인은 제1 방향으로 연장되며, 상기 연결 대상 영역은 상기 제1 방향과 다른 제2 방향 방향을 따라서, 상기 기판에 복수개가 일렬로 형성될 수 있다.
상기 도전성 플러그는 상기 제1 방향 따라서, 상기 복수개의 연결 대상 영역에 대응되도록 복수개가 일렬로 형성될 수 있다.
상기 연결 대상 영역은 상기 기판의 활성 영역이고, 상기 도전 라인은 게이트 라인일 수 있다.
상기 연결 대상 영역은 상기 기판에 있는 배선 라인이고, 상기 도전 라인은 상기 배선 라인 상에 배치될 수 있다.
또한 본 발명에 따른 반도체 소자는 연결 대상 영역을 포함하는 기판, 상기 기판 상에 형성된 절연층, 상기 절연층 상에 형성되며, 각각 도전 라인, 상기 도전 라인 상에 형성된 캡핑층 및 상기 도전 라인의 양측벽을 덮는 스페이서층을 가지며 상기 기판 주면에 대하여 평행한 방향으로 서로 이격되며 연장되는 제1 도전 라인 구조체 및 제2 도전 라인 구조체, 및 상기 제1 도전 라인 구조체와 상기 제2 도전 라인 구조체 사이에 형성되는 제1 도전성 플러그 및 제2 도전성 플러그를 포함하며, 상기 제1 도전성 플러그는 상기 제2 도전 라인 구조체의 스페이서층과 접하며 상기 연결 대상 영역과 연결되도록 상기 기판을 향하여 연장되고, 상기 제2 도전성 플러그는 제1 도전 라인 구조체의 스페이서층을 관통하여 상기 제1 도전 라인 구조체의 도전 라인의 측벽과 접하며, 상기 제1 도전성 플러그와 접하여 상기 연결 대상 영역과 전기적으로 연결된다.
상기 스페이서층 내에는 에어 스페이서가 형성될 수 있다.
본 발명에 따른 반도체 소자는 도전 라인과 그 하부를 연결하기 위한 도전성 플러그를 자기 정렬로 형성하는 제1 도전성 플러그, 및 상기 제1 도전성 플러그와 도전 라인 사이를 측벽을 통하여 연결하는 제2 도전성 플러그로 형성하여, 도전 라인과 그 하부 사이의 콘택 저항을 낮출 수 있다. 따라서, 제2 도전성 플러그를 형성하는 과정에서 미스 얼라인이 발생하여도 도전 라인과 제1 도전성 플러그 사이의 전기적 연결에는 영향이 없기 때문에, 공정 비용 및 수율이 향상될 수 있다. 또한 반도체 소자를 쉬링크(shrink)하는 경우에도 필요한 콘택 저항을 확보할 수 있어, 반도체 소자를 더욱 소형화할 수 있다.
도 1 내지 도 4는 본 발명의 실시 예들에 따른 도전성 플러그를 포함하는 반도체 소자의 양상들을 나타내는 단면도들이다.
도 5 내지 도 7은 본 발명의 다른 실시 예들에 따른 도전성 플러그를 포함하는 반도체 소자의 양상들을 나타내는 단면도들 및 등가회로도이다. 구체적으로 도 7은 도 5 또는 도 6의 VII 부분을 나타내는 등가회로도이다.
도 8 및 도 9는 본 발명의 또 다른 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상들을 나타내는 단면도들이다.
도 10 내지 도 26은 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다.
도 27은 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 28은 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자를 포함하는 시스템이다.
도 29는 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자를 포함하는 메모리 카드이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1 내지 도 4는 본 발명의 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상들을 나타내는 단면도들이다.
도 1을 참조하면, 반도체 소자(1)는 연결 대상 영역(12)을 포함하는 기판(10) 상에 형성된 도전 라인(32) 및 도전성 플러그(CP)을 포함한다. 도전성 플러그(CP)는 도전 라인(32)을 연결 대상 영역(12)에 전기적으로 연결할 수 있다. 도전 라인(32)은 절연층(20)을 사이에 두고 기판(10)과 이격될 수 있다.
기판(10)은 소자 분리 영역(14) 및 소자 분리 영역(14)에 의하여 한정되는 연결 대상 영역(12)을 포함할 수 있다. 연결 대상 영역(12)은 예를 들면, 활성 영역일 수 있다.
반도체 소자(1)는 도전 라인(32)을 포함하는 복수의 도전 라인 구조체(30)을 포함할 수 있다. 복수의 도전 라인 구조체(30)는 제1 도전 라인 구조체(CL1) 및 제2 도전 라인 구조체(CL2)를 포함할 수 있다. 절연층(20)은 기판(10) 상에 형성되며, 제1 도전 라인 구조체(CL1) 및 제2 도전 라인 구조체(CL2)는 절연층(20) 상에 형성될 수 있다.
제1 및 제2 도전 라인 구조체(CL1, CL2)는 각각 도전 라인(32), 도전 라인(32) 상에 형성된 캡핑층(34) 및 도전 라인(32)의 양측벽을 덮는 스페이서층(36)을 포함할 수 있다. 제1 도전 라인 구조체(CL1)와 제2 도전 라인 구조체(CL2)는 서로 이격되며 각각 기판(10)의 주면에 대하여 평행한 동일 방향으로 연장될 수 있다. 도전 라인(32)은 예를 들면, 비트 라인일 수 있다.
도전성 플러그(CP)는 제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2)를 포함할 수 있다. 제1 도전성 플러그(CP1)은 기판(10)의 연결 대상 영역(12)에 접하는 저면(CP1-b)과 제1 도전 라인 구조체(CL1)의 도전 라인(32)의 제1 측벽(32-s)과 대면하는 제2 측벽(CP1-s)을 가질 수 있다. 제2 도전성 플러그(CP2)는 제1 도전 라인 구조체(CL1)의 도전 라인(32)과 제1 도전성 플러그(CP1) 사이에서 도전 라인(32)의 제1 측벽(32-s)과 제1 도전성 플러그(CP1)의 제2 측벽(CP1-s)에 각각 접할 수 있다.
제1 도전성 플러그(CP1)는 제2 도전 라인 구조체(CL2)의 스페이서층(36)과 접할 수 있다. 즉, 제1 도전성 플러그(CP1)의 제2 측벽(CP1-s)은 제2 도전성 플러그(CP2)와 접하고, 제1 도전성 플러그(CP1)의 제2 측벽(CP1-s)의 반대 측벽은 제2 도전 라인 구조체(CL2)의 스페이서층(36)과 접할 수 있다. 제1 도전성 플러그(CP1)는 연결 대상 영역(12)과 연결되도록 기판(10)을 향하여 연장될 수 있다. 따라서 제1 도전성 플러그(CP1)는 절연층(20)을 관통할 수 있다.
제2 도전성 플러그(CP2)는 제1 도전 라인 구조체(CL1)의 스페이서층(36)을 관통하여 제1 도전 라인 구조체(CL1)의 도전 라인(32)의 측벽, 즉 제1 측벽(32-s)과 접하며, 또한 제1 도전성 플러그(CP1)의 제2 측벽(CP1-s)과 접할 수 있다. 제2 도전성 플러그(CP2)는 제1 도전성 플러그(CP1)를 통하여 연결 대상 영역(12)과 전기적으로 연결될 수 있으며, 제1 도전 라인 구조체(CL1)의 도전 라인(32)은 제2 도전성 플러그(CP2) 및 제1 도전성 플러그(CP1)을 통하여 연결 대상 영역(12)과 전기적으로 연결될 수 있다.
제2 도전성 플러그(CP2)는 제1 도전 라인 구조체(CL1)의 도전 라인(32)의 제1 측벽(32-s)을 따라서 절연층(20) 내로 연장될 수 있다. 또한 제2 도전성 플러그(CP2)는 절연층(20)을 관통하여 기판(10)의 연결 대상 영역(12)과 접할 수 있다.
제2 도전성 플러그(CP2)는 제1 도전 라인 구조체(CL1)의 도전 라인(32)의 제1 측벽(32-s) 및 상면(32-t)과 접할 수 있다. 또한 제2 도전성 플러그(CP2)는 제1 도전성 플러그(CP1)의 제2 측벽(CP1-s) 및 상면(CP1-t)와 접할 수 있다.
제1 도전 라인 구조체(CL1)의 도전 라인(32)은 제2 도전성 플러그(CP2)를 통하여 연결 대상 영역(12)과 전기적으로 연결될 수 있다. 또한 제1 도전 라인 구조체(CL1)의 도전 라인(32)은 제2 도전성 플러그(CP2) 및 제2 도전성 플러그(CP2)와 접하는 제1 도전성 플러그(CP1)를 통하여 연결 대상 영역(12)과 전기적으로 연결될 수 있다.
제1 도전성 플러그(CP1)는 제2 도전성 플러그(CP2)를 형성하기 전에 제1 도전 라인 구조체(CL1) 및 제2 도전 라인 구조체(CL2) 각각의 스페이서층(36)에 대하여 자기 정렬로 형성될 수 있다. 따라서 제1 도전성 플러그(CP1)는 충분한 접촉 면적을 가지면서 연결 대상 영역(12)과 접할 수 있다. 제2 도전성 플러그(CP2)는 제1 도전성 플러그(CP1)가 형성된 후, 제1 도전 라인 구조체(CL1)의 도전 라인(32)의 제1 측벽(32-s) 및 제1 도전성 플러그(CP2)의 제2 측벽(CP1-s)를 노출시킨 후 제1 도전 라인 구조체(CL1)의 도전 라인(32)의 제1 측벽(32-s) 및 제1 도전성 플러그(CP1)의 제2 측벽(CP1-s)과 접하도록 형성될 수 있다.
제1 도전 라인 구조체(CL1)의 도전 라인(32)과 연결 대상 영역(12)은 제2 도전성 플러그(CP2)을 통하여 전기적으로 연결되는 것뿐만 아니라, 제2 도전성 플러그(CP2) 및 제1 도전성 플러그(CP1)을 통하여 전기적으로 연결될 수 있다.
구체적으로, 제1 도전 라인 구조체(CL1)의 도전 라인(32)은 제1 측벽(32-s)을 통하여 제2 도전성 플러그(CP2)와 접하고, 제2 도전성 플러그(CP2)와 연결 대상 영역(12)이 접하여 연결 대상 영역(12)과 전기적으로 연결됨과 동시에, 제2 도전성 플러그(CP2)가 제1 도전성 플러그(CP1)의 제2 측벽(CP1-s)을 통하여 접하고, 제1 도전성 플러그(CP1)의 저면(CP1-b)과 연결 대상 영역(12)이 접하여 연결 대상 영역(12)과 전기적으로 연결될 수 있다.
따라서 제2 도전성 플러그(CP2)를 형성하는 과정에서 발생하는 미스 얼라인(mis-align)의 영향을 받지 않고, 반도체 소자(1)가 신뢰성을 가지기 위하여 필요한 콘택 저항을 확보할 수 있다.
도 1에서는, 설명을 용이하게 하기 위하여, 제1 도전 라인 구조체(CL1) 및 제2 도전 라인 구조체(CL2)의 2개의 도전 라인 구조체을 도시하고, 제1 도전 라인 구조체(CL1)의 도전 라인(32)만이 도전성 플러그(CP)를 통하여 연결 대상 영역(12)과 전기적으로 연결되도록 도시하였으나, 도전 라인 구조체는 3개 이상의 복수개일 수 있고 제2 도전 라인 구조체(CL2)의 도전 라인(32)도 제1 도전 라인 구조체(CL1)의 도전 라인과 동일 또는 유사한 형태의 도전성 플러그를 통하여 연결 대상 영역(12)과 전기적으로 연결될 수 있다.
구체적으로, 제2 도전 라인 구조체(CL2)는 캡핑층(34) 및 스페이서층(36)이 좌우로 대칭된 형상을 가지고 있는 것으로 도시되었으나, 제2 도전 라인 구조체(CL2)의 캡핑층(34) 및 스페이서층(36)은, 제1 도전 라인 구조체(CL1)의 캡핑층(34) 및 스페이서층(36)과 같이 좌우의 형상이 다를 수 있으며, 스페이서층(36)에 의하여 노출되는 제2 도전 라인 구조체(CL2)의 도전 라인(32)도 도전성 플러그와 연결되도록 형성될 수 있다.
도 2 내지 도 4는 도 1에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 다른 양상들을 나타내는 단면도로, 도 1과 공통되는 내용은 생략될 수 있다.
도 2를 참조하면, 반도체 소자(2)는 연결 대상 영역(12)을 포함하는 기판(10) 상에 형성된 도전 라인(32) 및 도전성 플러그(CPa)을 포함한다. 도전성 플러그(CPa)는 제1 도전성 플러그(CP1a) 및 제2 도전성 플러그(CP2a)를 포함할 수 있다.
제2 도전성 플러그(CP2a)는 제1 도전 라인 구조체(CL1)의 도전 라인(32)의 제1 측벽(32-s)을 따라서 절연층(20) 내로 연장될 수 있다. 그러나, 도 1에 보인 제2 도전성 플러그(CP2)와 달리, 도 2에 보이는 제2 도전성 플러그(CP2a)는 절연층(20)을 관통하지 않고, 기판(10)의 연결 대상 영역(12)과 직접 접하지 않을 수 있다.
제2 도전성 플러그(CP2a)가 기판(10)의 연결 대상 영역(12)과 직접 접하지 않는 경우에도, 제1 도전 라인 구조체(CL1) 및 제2 도전 라인 구조체(CL2) 각각의 스페이서층(36)에 대하여 자기 정렬로 형성된 제1 도전성 플러그(CP1a)가 기판(10)의 연결 대상 영역(12)과의 접촉 면적을 확보할 수 있으며, 제2 도전성 플러그(CP2a)는 제1 도전성 플러그(CP1a)의 제2 측벽(CP1a-s)과 접촉되므로, 제1 도전 라인 구조체(CL1)의 도전 라인(32)과 기판(10)의 연결 대상 영역(12) 사이에는, 반도체 소자(2)가 신뢰성을 가지기 위하여 필요한 콘택 저항이 확보될 수 있다.
도 3을 참조하면, 반도체 소자(3)는 연결 대상 영역(12)을 포함하는 기판(10) 상에 형성된 도전 라인(32) 및 도전성 플러그(CPb)을 포함한다. 도전성 플러그(CPb)는 제1 도전성 플러그(CP1b) 및 제2 도전성 플러그(CP2b)를 포함할 수 있다.
도 1에 보인 제2 도전성 플러그(CP2)와 달리, 도 3에 보인 제2 도전성 플러그(CP2b)는 제1 도전성 플러그(CP1b)의 상면(CP1b-t)과 접하지 않을 수 있다. 제1 도전성 플러그(CP1b)의 상면(CP1b-t)와 제2 도전성 플러그(CP2b)의 상면(CP2b-t)은 기판(10)에 대하여 동일 레벨일 수 있다.
도 4를 참조하면, 반도체 소자(4)는 연결 대상 영역(12)을 포함하는 기판(10) 상에 형성된 도전 라인(32) 및 도전성 플러그(CPc)을 포함한다. 도전성 플러그(CPc)는 제1 도전성 플러그(CP1c) 및 제2 도전성 플러그(CP2c)를 포함할 수 있다.
도 3에 보인 제2 도전성 플러그(CP2b)와 달리, 도 4에 보인 제2 도전성 플러그(CP2c)는 도 2에 보인 제2 도전성 플러그(CP2a)와 마찬가지로, 절연층(20)을 관통하지 않고, 기판(10)의 연결 대상 영역(12)과 직접 접하지 않을 수 있다.
도 1 내지 도 4에 보인 반도체 소자(1, 2, 3, 4)는, 제조 과정에서 I-I' 또는 II-II'의 상측 부분이 제거될 수 있다. I-I'의 상측 부분이 제거되는 경우, 도 1 및 도 2의 반도체 소자(1, 2)에서 제2 도전성 플러그(CP2, CP2a)는 각각 제1 도전성 플러그(CP1, CP1a)의 상면(CP1-t, CP1a-t)과 접할 수 있다. 그러나, II-II'의 상측 부분이 제거되는 경우, 도 1 내지 도 4의 반도체 소자(1, 2, 3, 4)에서 제1 도전성 플러그(CP1, CP1a, CP1b, CP1c)는 각각 제2 도전성 플러그(CP2, CP2a, CP2b, CP2c)와 동일 레벨의 상면을 가질 수 있다.
따라서, 제2 도전성 플러그(CP2, CP2a, CP2b, CP2c)가 제1 도전성 플러그(CP1, CP1a, CP1b, CP1c)의 상면과 접하는지 여부는 제1 도전성 플러그(CP1, CP1a, CP1b, CP1c)와 제2 도전성 플러그(CP2, CP2a, CP2b, CP2c)의 형성 방법 뿐만 아니라, 제1 도전성 플러그(CP1, CP1a, CP1b, CP1c)와 제2 도전성 플러그(CP2, CP2a, CP2b, CP2c)를 형성한 이후의 제조 공정에 의하여도 결정될 수 있다.
도 1 내지 도 4의 반도체 소자(1, 2, 3, 4)는 메모리 소자, 예를 들면 DRAM 소자일 수 있다.
도 5 내지 도 7은 본 발명의 다른 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상들을 나타내는 단면도들 및 등가회로도이다. 구체적으로 도 7은 도 5 또는 도 6의 VII 부분을 나타내는 등가회로도이다.
도 5를 참조하면, 반도체 소자(5)는 연결 대상 영역(12a)을 포함하는 기판(10a) 상에 형성된 도전 라인(32a) 및 도전성 플러그(CPd)을 포함한다. 도전성 플러그(CPd)는 도전 라인(32a)을 연결 대상 영역(12a)에 전기적으로 연결할 수 있다. 도전 라인(32a)은 절연층(20a)을 사이에 두고 기판(10a)과 이격될 수 있다.
기판(10a)은 연결 대상 영역(12a)을 포함할 수 있다. 연결 대상 영역(12a)은 예를 들면, 활성 영역일 수 있다. 도시하지는 않았으나, 기판(10a)은 소자 분리 영역을 더 포함할 수 있다.
반도체 소자(5)는 도전 라인(32a)을 포함하는 복수의 도전 라인 구조체(30a)을 포함할 수 있다. 복수의 도전 라인 구조체(30a)는 제1 도전 라인 구조체(CL1a) 및 제2 도전 라인 구조체(CL2a)를 포함할 수 있다. 절연층(20a)은 기판(10a) 상에 형성될 수 있다.
제1 및 제2 도전 라인 구조체(CL1a, CL2a)는 각각 도전 라인(32a), 도전 라인(32a) 상에 형성된 캡핑층(34a) 및 도전 라인(32a)의 양측벽을 덮는 스페이서층(36a)을 포함할 수 있다. 제1 도전 라인 구조체(CL1a)와 제2 도전 라인 구조체(CL2a)는 서로 이격되며 각각 기판(10a)의 주면에 대하여 평행한 동일 방향으로 연장될 수 있다. 도전 라인(32a)은 예를 들면, 게이트 라인일 수 있다.
절연층(20a)은 도전 라인(32a) 하부에만 형성된 것으로 도시되었으나, 도전 라인 구조체(30a)의 하부, 즉 도전 라인(32a) 및 스페이서층(36a) 모두의 하부에 형성될 수 있다. 절연층(20a)은 예를 들면, 게이트 절연막일 수 있다.
도전성 플러그(CPd)는 제1 도전성 플러그(CP1d) 및 제2 도전성 플러그(CP2d)를 포함할 수 있다. 제1 도전성 플러그(CP1d)은 기판(10a)의 연결 대상 영역(12a)에 접하는 저면(CP1d-b)과 제1 도전 라인 구조체(CL1a)의 도전 라인(32a)의 제1 측벽(32a-s)과 대면하는 제2 측벽(CP1d-s)을 가질 수 있다. 제2 도전성 플러그(CP2a)는 제1 도전 라인 구조체(CL1a)의 도전 라인(32a)과 제1 도전성 플러그(CP1d) 사이에서 도전 라인(32a)의 제1 측벽(32a-s)과 제1 도전성 플러그(CP1d)의 제2 측벽(CP1d-s)에 각각 접할 수 있다.
제1 도전성 플러그(CP1d)는 제2 도전 라인 구조체(CL2a)의 스페이서층(36a)과 접할 수 있다. 즉, 제1 도전성 플러그(CP1d)의 제2 측벽(CP1d-s)은 제2 도전성 플러그(CP2d)와 접하고, 제1 도전성 플러그(CP1d)의 제2 측벽(CP1d-s)의 반대 측벽은 제2 도전 라인 구조체(CL2a)의 스페이서층(36a)과 접할 수 있다. 제1 도전성 플러그(CP1d)는 연결 대상 영역(12a)과 연결되도록 기판(10a)을 향하여 연장될 수 있다.
제2 도전성 플러그(CP2d)는 제1 도전 라인 구조체(CL1a)의 스페이서층(36a)을 관통하여 제1 도전 라인 구조체(CL1a)의 도전 라인(32a)의 측벽, 즉 제1 측벽(32a-s)과 접하며, 또한 제1 도전성 플러그(CP1d)의 제2 측벽(CP1d-s)과 접할 수 있다. 제2 도전성 플러그(CP2d)는 제1 도전성 플러그(CP1d)를 통하여 연결 대상 영역(12a)과 전기적으로 연결될 수 있으며, 제1 도전 라인 구조체(CL1a)의 도전 라인(32a)은 제2 도전성 플러그(CP2d) 및 제1 도전성 플러그(CP1d)을 통하여 연결 대상 영역(12)과 전기적으로 연결될 수 있다.
제1 도전 라인 구조체(CL1a)의 도전 라인(32a)은 제2 도전성 플러그(CP2d)를 통하여 연결 대상 영역(12a)과 전기적으로 연결될 수 있다. 또한 제1 도전 라인 구조체(CL1a)의 도전 라인(32a)은 제2 도전성 플러그(CP2d) 및 제2 도전성 플러그(CP2d)와 접하는 제1 도전성 플러그(CP1d)를 통하여 연결 대상 영역(12a)과 전기적으로 연결될 수 있다.
제1 도전 라인 구조체(CL1a)의 도전 라인(32a)과 연결 대상 영역(12a)은 제2 도전성 플러그(CP2d)을 통하여 전기적으로 연결되는 것뿐만 아니라, 제2 도전성 플러그(CP2d) 및 제1 도전성 플러그(CP1d)을 통하여 전기적으로 연결될 수 있다.
구체적으로, 제1 도전 라인 구조체(CL1a)의 도전 라인(32a)은 제1 측벽(32a-s)을 통하여 제2 도전성 플러그(CP2d)와 접하고, 제2 도전성 플러그(CP2d)와 연결 대상 영역(12a)이 접하여 연결 대상 영역(12a)과 전기적으로 연결됨과 동시에, 제2 도전성 플러그(CP2d)가 제1 도전성 플러그(CP1d)의 제2 측벽(CP1d-s)을 통하여 접하고, 제1 도전성 플러그(CP1d)의 저면(CP1d-b)과 연결 대상 영역(12a)이 접하여 연결 대상 영역(12a)과 전기적으로 연결될 수 있다.
따라서 제2 도전성 플러그(CP2d)를 형성하는 과정에서 발생하는 미스 얼라인(mis-align)의 영향을 받지 않고, 반도체 소자(5)가 신뢰성을 가지기 위하여 필요한 콘택 저항을 확보할 수 있다.
도 6은 도 5에 보인 본 발명의 다른 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 다른 양상을 나타내는 단면도로, 도 5와 공통되는 내용은 생략될 수 있다.
도 6을 참조하면, 반도체 소자(6)는 연결 대상 영역(12a)을 포함하는 기판(10a) 상에 형성된 도전 라인(32a) 및 도전성 플러그(CPe)을 포함한다. 도전성 플러그(CPe)는 제1 도전성 플러그(CP1e) 및 제2 도전성 플러그(CP2e)를 포함할 수 있다.
도 5에 보인 제2 도전성 플러그(CP2d)와 달리, 도 6에 보이는 제2 도전성 플러그(CP2e)는 기판(10a)의 연결 대상 영역(12a)과 직접 접하지 않을 수 있다. 제2 도전성 플러그(CP2e)의 저면과 연결 대상 영역(12a) 사이에는 제1 도전 라인 구조체(CL1a)의 스페이서층(36a)이 일부 잔류하여 배치될 수 있다.
제2 도전성 플러그(CP2e)가 기판(10a)의 연결 대상 영역(12a)과 직접 접하지 않는 경우에도, 제1 도전 라인 구조체(CL1a) 및 제2 도전 라인 구조체(CL2a) 각각의 스페이서층(36a)에 대하여 자기 정렬로 형성된 제1 도전성 플러그(CP1e)가 기판(10a)의 연결 대상 영역(12a)과의 접촉 면적을 확보할 수 있으며, 제2 도전성 플러그(CP2e)는 제1 도전성 플러그(CP1e)의 제2 측벽(CP1e-s)과 접촉되므로, 제1 도전 라인 구조체(CL1a)의 도전 라인(32a)과 기판(10a)의 연결 대상 영역(12a) 사이에는, 반도체 소자(6)가 신뢰성을 가지기 위하여 필요한 콘택 저항이 확보될 수 있다.
도 5 및 도 6에서는 제1 도전성 플러그(CP1d, CP1e)의 상면(CP1d-t, CP1e-t)과 제2 도전성 플러그(CP2d, CP2e)의 상면(CP2d-t, CP2e-t)이 동일 레벨인 것으로 도시하였으나, 도 1 및 도 2에 보인 것과 유사하게, 제2 도전성 플러그(CP2d, CP2e)가 제1 도전성 플러그(CP1d, CP1e)의 상면(CP1d-t, CP1e-t)과 접하도록 형성할 수 있다.
도 7을 참조하면, 도 5 또는 도 6에 보인 도전성 플러그(CPd, CPe)는 트랜지스터의 게이트(G)와 소스(S)를 연결하여 트랜스지터가 다이오드로 기능할 수 있도록 할 수 있다. 트랜지스터의 게이트(G)는 도 5 및 도 6의 제1 도전 라인 구조체(CL1a)의 도전 라인(32a)에 대응되고, 소스(S)는 기판(10a)의 연결 대상 영역(12a)에 대응될 수 있다.
도 5 및 도 6의 반도체 소자(5, 6)는 트랜지스터를 이용하여 구현한 다이오드가 포함되는 모든 종류의 반도체 소자일 수 있다. 도 5 내지 도 6의 반도체 소자(5, 6)는 예를 들면, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등일 수 있다. 또한 도 5 내지 도 6의 반도체 소자(5, 6)는 DRAM, SRAM, 플래쉬 메모리 등의 메모리 소자일 수 있으며, 이 경우, 트랜지스터를 이용하여 구현한 다이오드는 주변 회로 또는 코어 영역 등에 적용될 수 있다.
도 8 및 도 9는 본 발명의 또 다른 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상들을 나타내는 단면도들이다. 도 8 및 도 9에 보인 반도체 소자(7, 8)은 기판(10b) 및 연결 대상 영역(12b)의 형상을 제외하고는 도 1 및 도 2에 보인 반도체 소자(1, 2)와 동일 또는 유사한 형상을 하고 있는 바, 중복되는 설명은 생략할 수 있다.
도 8 및 도 9를 참조하면, 기판(10b)은 연결 대상 영역(12b)을 포함한다. 연결 대상 영역(12b)은 배선 라인일 수 있다. 또한 도전 라인(32b)은 배선 라인인 연결 대상 영역(12b) 상부에 형성되는 상부 배선 라인(12b)일 수 있다. 즉, 연결 대상 영역(12b)과 도전 라인(32b)은 다층 배선 라인 구조를 이를 수 있다. 절연층(20b)은 배선간 절연층(IMD, Inter-Metal-Dielectric)일 수 있다. 도전성 플러그(CPf)는 배선 라인 사이를 연결하는 비아 플러그(Via Plug)일 수 있다.
도 8 및 도 9의 반도체 소자(7, 8)는 2개 이상의 다층 배선 라인 구조를 가지는 모든 종류의 반도체 소자일 수 있다. 도 5 내지 도 6의 반도체 소자(5, 6)는 예를 들면, DRAM, SRAM, 플래쉬 메모리 등의 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등일 수 있다.
도시하지는 않았으나, 도 3 및 도 4에 보인 것과 유사하게, 제1 도전성 플러그(CP1f, CP1g)와 제2 도전성 플러그(CP2f, CP2g)가 동일 레벨의 상면을 가지도록 형성할 수 있다. 또한 도 8 및 도 9에 보인 반도체 소자(7, 8) 또한 제조 과정에서 I-I' 또는 II-II'의 상측 부분이 제거될 수 있다.
도 10 내지 도 26는 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다.
도 10 내지 도 26에서 각각 도시된 단면도들(AA', BB', CC', DD', EE', FF')은 각 평면도의 A-A', B-B', C-C', D-D', E-E', F-F'를 따라서 절단한 단면도들이다. 또한 도 10 내지 도 26에서 각각 도시된 평면도들은 각 구성 요소의 배치를 효율적으로 나타내고 설명을 용이하게 하기 위하여 일부 구성 요소가 생략되거나, 이전 단계의 구성 요소를 포함하는 레이아웃 형태일 수 있다.
도 10 내지 도 19는 도 1에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법을 나타낸다.
도 10을 참조하면, 기판(100)에 트렌치를 형성한 후 트렌치를 채우는 소자 분리 영역(120)을 형성한다. 소자 분리 영역(120)에 의하여 기판(100)에 연결 대상 영역에 해당하는 복수의 활성 영역(110)이 정의된다. 복수의 활성 영역(110)은 각각 단축 및 장축을 가지는 제1 방향(x 방향)으로 비교적 긴 아일랜드 형상을 가질 수 있다. 복수의 활성 영역(110)은 제1 방향(x 방향) 및 제2 방향을 따라서 복수개가 배치될 수 있다.
기판(100)은 예를 들면 결정질, 다결정질 또는 비정질의 Si (silicon)을 포함할 수 있다. 기판(100)은 예를 들면, Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 기판(100)은 SOI (silicon on insulator) 구조를 가지거나 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(100)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리 영역(120)은 산화물, 질화물, 실리콘 산화질화물의 단일층 또는 이들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
기판(100)에 복수의 리세스 영역(202)을 형성한다. 복수의 리세스 영역(202)은 상호 평행하게 제2 방향(y 방향)으로 연장되며, 각각 복수의 활성 영역(110)을 가로지르는 라인 형상을 가질 수 있다.
도 10의 DD'에 예시된 바와 같이, 저면에 단차가 형성된 복수의 리세스 영역(202)을 형성하기 위하여, 소자 분리 영역(120) 및 기판(100)을 각각 별도의 식각 공정으로 식각하여, 소자 분리 영역(114)의 식각 깊이와 기판(100)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
복수의 리세스(202)가 형성된 결과물을 세정한 후, 복수의 리세스(202)의 내부에 복수의 게이트 유전막(150), 복수의 매립 게이트 라인(210), 및 복수의 매립 절연막(220)을 차례로 형성한다. 매립 게이트 라인(210)과 매몰 절연막(220)을 함께 매립 게이트 구조체(200)라 호칭할 수 있다. 일부 실시예들에서, 매립 게이트 라인(210)을 형성한 후, 매립 게이트 라인(210)의 양측에서 활성 영역(110)에 불순물 이온을 주입하여 복수의 활성 영역(110)의 상면에 소스/드레인 영역(도시 생략)을 형성할 수 있다. 다른 일부 실시예들에서, 복수의 매립 게이트 라인(210)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
복수의 매립 게이트 라인(210) 각각의 상면은 활성 영역(110)의 상면보다 낮은 레벨에 위치될 수 있다. 복수의 매립 게이트 라인(210)의 저면은 요철 형상을 가지며, 복수의 활성 영역(110)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성될 수 있다. 복수의 매립 게이트 라인(210)은 예를 들면, Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
게이트 유전막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, ONO (oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(150)은 약 10 내지 25의 유전 상수를 가질 수 있다. 게이트 유전막(150)은 예를 들면, 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 게이트 유전막(150)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
복수의 매립 절연막(220)의 상면은 활성 영역(110)의 상면과 대략 동일 레벨에 위치될 수 있다. 매립 절연막(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 11을 참조하면, 기판(100)상에 층간절연막 패턴(280)을 형성할 수 있다. 층간절연막 패턴(280)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 층간절연막 패턴(280)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 층간절연막 패턴(280)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다.
층간절연막 패턴(280)은 실리콘 산화물 이외의 물질을 더 포함할 수 있다. 층간절연막 패턴(280)은 예를 들면, 다결정 실리콘을 더 포함할 수 있다. 층간절연막 패턴(280)이 다결정 실리콘을 포함하는 경우에도, 다결정 실리콘은 층간 절연막(280)의 나머지 부분에 의하여 감싸져서, 층간절연막 패턴(280)은 그 전체로서 절연막의 기능을 수행할 수 있다.
층간절연막 패턴(280) 상에는 상호 평행하게 연장되는 복수의 비트 라인 적층 구조(310)를 형성한다. 복수의 비트 라인 적층 구조(310)는 복수의 비트 라인(312)과, 복수의 비트 라인(312)의 상면을 덮는 복수의 캡핑층(314)을 포함할 수 있다.
복수의 비트 라인(312)은 기판(100)의 주면에 대하여 평행한 방향으로 연장될 수 있다. 복수의 비트 라인(312)은 예를 들면, 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 복수의 비트 라인(312)은 도핑된 폴리실리콘, 텅스텐 질화물, 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다.
복수의 캡핑층(314)은 예를 들면, 실리콘 질화물로 이루어질 수 있다. 복수의 캡핑층(314)의 두께는 복수의 비트 라인(312)의 두께보다 더 클 수 있다.
일부 실시예들에서, 복수의 비트 라인 적층 구조(310)를 형성하기 위하여, 먼저 층간절연막 패턴(280) 위에 비트 라인 형성용 도전층과, 상기 도전층을 덮는 캡핑층 형성용 절연층을 형성한다. 상기 캡핑층 형성용 절연층의 두께는 상기 비트 라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 캡핑층 형성용 절연층을 패터닝하여 복수의 캡핑층(314)을 형성한 후, 복수의 캡핑층(314)을 식각 마스크로 이용하여 상기 비트 라인 형성용 도전층을 식각하여, 복수의 비트 라인(312)을 형성할 수 있다. 상기 비트 라인 형성용 도전층을 식각할 때 과도 식각에 의해 층간절연막 패턴(280)의 일부가 식각되어, 층간절연막 패턴(280)의 상면에 단차부가 형성될 수 있다.
상기 비트 라인 형성용 도전층은 예를 들면, 다중층으로 이루어질 수 있다. 상기 비트 라인 형성용 도전층은 예를 들면, 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 도전성 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조를 가질 수 있다.
복수의 비트 라인 적층 구조(310) 각각의 사이에는 라인 형상을 가지는 공간이 형성될 수 있다.
도 12를 참조하면, 복수의 비트 라인(312)의 양측벽을 덮는 스페이서층(320)을 형성한다. 스페이서층(320)은 비트 라인(312) 및 캡핑층(314)의 양측벽을 함께 덮을 수 있다. 비트 라인(312), 캡핑층(314) 및 스페이서층(320)은 함께 도전 라인 구조체(비트 라인 구조체, 300)를 형성할 수 있다.
스페이서층(320)은 비트 라인(312) 및 캡핑층(314)의 상면 및 양측벽을 균일한 두께로 스페이서 물질층을 형성한 후에 상기 스페이서 물질층을 에치백하여 형성할 수 있다. 스페이서층(320)은 비트 라인(312) 및 캡핑층(314)의 양측벽을 덮는 스페이서 구조를 가지도록 형성할 수 있다. 스페이서층(320)은 예를 들면, 산화물, 질화물, 실리콘 산화질화물 또는 이들의 조합으로 형성할 수 있다.
선택적으로 노출되는 층간절연막 패턴(280)의 표면을 덮는 절연 라이너층(330)이 더 형성될 수 있다. 절연 라이너층(330)은 예를 들면, 산화물, 질화물, 실리콘 산화질화물 또는 이들의 조합으로 형성할 수 있다. 절연 라이너층(330)은 스페이어스층(320)을 형성한 후, 도전 라인 구조체(300) 및 층간절연막 패턴(280)의 노출되는 표면을 모두 덮도록 형성할 수 있다. 또는 절연 라이너층(330)은 스페이서층(320)을 형성하기 위하여 에치백을 하는 과정에서 층간절연막 패턴(280) 상에 잔류하는 상기 스페이서 물질층의 일부분일 수 있다.
전술한 바와 같이, 도 12에 보인 평면도는 층간절연막 패턴(280)과 절연 라이너층(330)이 생략되어 있는 레이아웃 형태이다.
도 13을 참조하면, 서라운드 절연막 패턴(340)을 형성한 후 캡핑층(314), 스페이서층(320) 및 서라운드 절연막 패턴(340)을 식각 마스크로하여 층간절연막 패턴(280)을 일부 제거하여 활성 영역(110)을 노출시킨다. 즉, 캡핑층(314), 스페이서층(320) 및 서라운드 절연막 패턴(340)에 의하여 둘러싸이는 제1 홀(285)을 통하여 활성 영역(110)의 일부분이 노출될 수 있다. 제1 홀(285)을 형성하는 과정에서, 활성 영역(110)의 최상면으로부터 리세스되도록 활성 영역(110)의 일부분이 제거될 수 있다. 서라운드 절연막 패턴(340)은 캡핑층(314) 및/또는 스페이서층(320)의 전부 또는 일부와 동일하거나 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 서라운드 절연막 패턴(340)은 예를 들면, 질화물로 이루어질 수 있다.
서라운드 절연막 패턴(340)을 형성하기 위하여 예를 들면, 기판(100) 상에 제2 방향(y 방향)으로 연장되는 버퍼 마스크 패턴(미도시)를 형성할 수 있다. 상기 버퍼 마스크 패턴은 서라운드 절연막 패턴(340)이 형성되는 곳을 따라서 제2 방향(y 방향)으로 연장되는(예를 들면, D-D', F-F'를 따라서 연장되는) 스페이스가 배치되고, 서라운드 절연막 패턴(340)이 형성되지 않는 곳을 따라서 제2 방향으로 연장되는(예를 들면, C-C', E-E'를 따라서 연장되는) 라인 패턴이 배치되도록 형성할 수 있다. 상기 버퍼 마스크 패턴은 캡핑층(314) 및 스페이서층(320)과 식각 선택비가 다른 물질로 형성할 수 있으며, 예를 들면 산화물로 이루어질 수 있다.
이후, 상기 버퍼 마스크 패턴 사이의 스페이서를 채우는 서라운드 절연 물질층을 기판(100)을 덮도록 형성한 후, 캡핑층(314) 및 스페이서층(320)이 노출될 때까지 상기 서라운드 절연 물질층의 일부분을 제거한 후, 잔류한 상기 버퍼 마스크 패턴을 제거하여 서라운드 절연막 패턴(340)을 형성할 수 있다. 서라운드 절연막 패턴(340)을 형성하기 위하여 상기 서라운드 절연 물질층의 일부분을 제거하기 위하여 CMP(Chemical Mechanical Polishing) 공정이 수행될 수 있으며, 이 과정에서 캡핑층(314) 및 스페이서층(320)의 상측 일부분도 함께 제거될 수 있다.
도 13 및 도 14를 함께 참조하면, 제1 홀(285)을 채우는 도전성 플러그(400)를 형성한다. 도전성 플러그(400)는 제1 홀(285)의 하측 일부분만을 채우도록 형성할 수 있으며, 제1 홀(285) 중 도전성 플러그(400)가 채워지지 않은 부분은 캡핑층(314), 스페이서층(320) 및 서라운드 절연막 패턴(340)의 상면으로부터 리세스되며 도전성 플러그(400)를 노출시키는 제2 홀(405)로 잔류할 수 있다.
도전성 플러그(400)는 제1 홀(285)을 모두 채우도록 기판(100)을 덮는 제1 플러그 물질층을 형성한 후, 에치백 공정을 수행하여 형성할 수 있다. 도전성 플러그(400)는 예를 들면, Ti, Ta, W과 같은 금속, TiN, TaN, WN, TiSiN, WSiN과 같은 도전성 금속 질화물, 도핑된 폴리 실리콘 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
활성 영역(110)은 매립 게이트 라인(210)에 의하여 이격되는 제1 연결 영역(110a)과 제2 연결 영역(110b)으로 이루어질 수 있다. 도전성 플러그(400) 중, 제1 연결 영역(110a)과 접하는 부분을 제1 도전성 플러그(400a)라 호칭할 수 있다. 도전성 플러그(400) 중, 제2 연결 영역(110b)과 접하는 부분(400b)에 대해서는 후술하도록 한다.
도 14 및 도 15를 함께 참조하면, 도 15의 평면도에 도시한 제1 영역(H1)을 노출시키는 마스크층(미도시)을 형성한 후, 제1 도전성 플러그(400a), 캡핑층(314), 스페이서층(320) 및 층간절연막 패턴(280)의 일부분을 제거하여 제1 영역(H1)에 활성 영역(110)을 노출시키는 제3 홀(415)을 형성한 후 상기 마스크층을 제거한다. 제3 홀(415)을 형성하는 과정에서, 활성 영역(110)의 최상면으로부터 리세스되도록 활성 영역(110)의 일부분이 제거될 수 있다.
제3 홀(415)은 비트 라인(312)의 일부분을 활성 영역(110)과 함께 노출시킬 수 있다. 제3 홀(415)을 통하여 비트 라인(312)의 측벽 및 제1 도전성 플러그(400a)의 측벽이 노출될 수 있다. 제3 홀(415)을 통하여 비트 라인(312)의 상면의 일부분도 함께 노출될 수 있다.
도 15 및 도 16을 참조하면, 제2 홀(405) 및 제3 홀(415)을 모두 채우며 기판(100)을 덮는 제2 플러그 물질층(500)을 형성한다. 제2 플러그 물질층(500)은 예를 들면, Ti, Ta, W과 같은 금속 또는 TiN, TaN, WN, TiSiN, WSiN과 같은 도전성 금속 질화물 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 16 및 도 17을 함께 참조하면, 도 17에 도시한 제2 영역(H2)을 덮고 나머지 부분을 노출시키는 마스크층(미도시)을 형성한 후, 제2 플러그 물질층(500)과 캡핑층(314)/스페이서층(320)/서라운드 절연막 패턴(340)의 일부분을 제거하여, 제1 영역(H1)과 제2 영역(H2)에만 제2 플러그 물질층(500)이 잔류하도록 형성한다. 제2 플러그 물질층(500) 중 제1 영역(H1)에 잔류한 부분을 제2 도전성 플러그(502)라 호칭할 수 있다. 제2 플러그 물질층(500) 중 제2 영역(H2)의 잔류한 부분과 그 하부의 도전성 플러그의 부분(400b)을 함께 제3 도전성 플러그(504)라 호칭할 수 있다.
즉, 제3 도전성 플러그(504)은 제2 연결 영역(100b)과 접할 수 있다. 특히 제3 도전성 플러그(504) 중 하부의 도전성 플러그의 부분(400b)은 제2 연결 영역(100b)과 접할 수 있다.
도 1 및 도 17을 함께 비교하면, 도전 라인(32), 제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2)는 각각 비트 라인(312), 제1 도전성 플러그(400a) 및 제2 도전성 플러그(502)에 대응될 수 있다.
도 11 및 도 17을 함께 비교하면, 연결 대상 영역에 해당하는 활성 영역(110)은 비트 라인(312)의 연장 방향(즉, 제1 방향(x 방향))을 따라서 기판(100)에 복수개가 일렬로 배치되도록 형성할 수 있다. 또한 활성 영역(110)은 비트 라인(312)의 연장 방향과 다른 방향을 따라서 기판(100)에 복수개가 일렬로 배치되도록 형성할 수 있다. 예를 들면, 활성 영역(110)은 매립 게이트 라인(210)의 연장 방향(즉, 제2 방향(y 방향))을 따라서 기판(100)에 복수개가 일렬로 배치되도록 형성될 수 있다. 또한 제1 및 제2 도전성 플러그(400a, 502)는 비트 라인(312)의 연장 방향(즉, 제1 방향(x 방향))과 다른 방향, 예를 들면 매립 게이트 라인(210)의 연장 방향(즉, 제2 방향(y 방향))을 따라서 복수개의 활성 영역(110)에 대응되도록 복수개가 일렬로 형성될 수 있다.
도 18을 참조하면, 제2 도전성 플러그(502)를 덮고, 제3 도전성 플러그(504)를 노출하도록 커버 절연층(600)을 형성한다. 따라서, 제2 영역(H2)에만 제3 도전성 플러그(504)의 일부인 제2 플러그 물질층(500)이 노출될 수 있다. 커버 절연층(600)은 예를 들면, 산화물, 질화물, 실리콘 산화질화물 또는 이들의 조합으로 이루어질 수 있다.
도 19를 참조하면, 제3 도전성 플러그(504)와 연결되도록 제3 도전성 플러그(504) 상에 형성되는 커패시터 구조물(700)을 형성한다. 커패시터 구조물(700)은 하부 전극층(710), 커패시터 유전막(720) 및 상부 전극층(730)으로 이루어질 수 있다. 커패시터 구조물(700)의 형상과 하부 전극층(710), 커패시터 유전막(720) 및 상부 전극층(730)을 이루는 물질은 하부 전극층(710)이 제3 도전성 플러그(504)와 전기적으로 연결되고, 커패시터 유전막(720) 및 상부 전극층(730)과 함께 전하를 저장할 수 있는 커패시터로 기능할 수 있는 한 제한되지 않는다.
도 20은 도 2에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법을 나타낸다. 구체적으로 도 20은 도 10 내지 도 19에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법 중 도 15을 제외하고는 거의 유사하므로, 도 15와의 차이점을 위주로 설명한다.
도 20을 참조하면, 도 20의 평면도에 도시한 제1 영역(H1)을 노출시키는 마스크층(미도시)을 형성한 후, 제1 도전성 플러그(400a), 캡핑층(314), 스페이서층(320) 및 층간절연막 패턴(280)의 일부분을 제거한다. 이때, 도 15와 달리 제1 영역(H1)에서 활성 영역(110)이 노출되지 않도록, 제1 영역(H1)에 형성되는 제3 홀(415a)의 하부에 제1 도전성 플러그(400a)와 층간절연막 패턴(280)의 일부분을 잔류시킨다. 이후, 도 16 내지 도 19에서 설명한 제조 방법을 통하여 도전성 플러그를 포함하는 반도체 소자를 제조할 수 있다.
도 21 및 도 22는 도 3에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법을 나타낸다.
구체적으로 도 21 및 도 22는 도 10 내지 도 19에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법 중 도 14 및 15을 제외하고는 거의 유사하므로, 도 14 및 15와의 차이점을 위주로 설명한다.
도 13 및 도 21을 함께 참조하면, 제1 홀(285)을 채우는 도전성 플러그(400)를 형성한다. 도전성 플러그(400)는 제1 홀(285)을 모두 채우도록 형성될 수 있다.
도 21 및 도 22를 함께 참조하면, 도 22의 평면도에 도시한 제1 영역(H1)을 노출시키는 마스크층(미도시)을 형성한 후, 캡핑층(314), 스페이서층(320) 및 층간절연막 패턴(280)의 일부분을 제거하여 제1 영역(H1)에 활성 영역(110)을 노출시키는 제3 홀(415b)을 형성한 후 상기 마스크층을 제거한다.
이후, 도 16 내지 도 19에서 설명한 제조 방법을 통하여 도전성 플러그를 포함하는 반도체 소자를 제조할 수 있다.
도 23은 도 4에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법을 나타낸다. 구체적으로 도 23은 도 10 내지 도 13, 도 21, 도 22 및 도 16 내지 도 19에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법 중 도 22를 제외하고는 거의 유사하므로, 도 22와의 차이점을 위주로 설명한다.
도 23을 참조하면, 도 22의 평면도에 도시한 제1 영역(H1)을 노출시키는 마스크층(미도시)을 형성한 후, 제1 도전성 플러그(400a), 캡핑층(314), 스페이서층(320) 및 층간절연막 패턴(280)의 일부분을 제거한다. 이때, 도 22와 달리 제1 영역(H1)에서 활성 영역(110)이 노출되지 않도록, 제1 영역(H1)에 형성되는 제3 홀(415c)의 하부에 제1 도전성 플러그(400a)와 층간절연막 패턴(280)의 일부분을 잔류시킨다. 이후, 도 16 내지 도 19에서 설명한 제조 방법을 통하여 도전성 플러그를 포함하는 반도체 소자를 제조할 수 있다.
도 24 내지 도 26은 본 발명의 일 실시 예에 따른 에어 스페이서가 형성된 도전성 플러그를 포함하는 반도체 소자의 제조 방법을 나타내는 평면도 및 단면도들이다. 구체적으로 도 24 내지 도 26은 도 10 내지 도 19에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법 중 도 12, 도 17 및 도 18을 제외하고는 거의 유사하므로, 도 12, 도 17 및 도 18과의 차이점을 위주로 설명한다.
도 24를 참조하면, 복수의 비트 라인(312)의 양측벽을 덮는 스페이서층(320a)을 형성한다. 스페이서층(320a)은 비트 라인(312) 및 캡핑층(314)의 양측벽을 함께 덮을 수 있다. 스페이서층(320a) 내에는 희생층(360)이 형성될 수 있다. 희생층(360)은 스페이서층(320a)에 의하여 완전히 밀봉되도록 형성될 수 있다. 희생층(360)은 예를 들면, 실리콘 산화물, 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 희생층(360)은 예를 들면, 스페이서층(320a)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다.
스페이서층(320a) 내에 희생층(360)을 형성하기 위하여, 비트라인(312)과 캡핑층(316) 및 층간절연막 패턴(280)의 노출되는 표면을 균일한 두께로 형성하는 제1 절연 라이너 물질층을 형성한 후, 희생층(360)을 스페이서 형태로 형성하고, 희생층(360)을 덮는 제2 절연 라이너 물질층을 형성할 수 있다. 상기 제1 절연 라이너 물질층과 상기 제2 절연 라이너 물질층 중 희생층(360)을 감싸는 부분은 스페이서층(320a)에 대응되고, 나머지 층간절연막 패턴(280)의 표면을 덮는 부분은 절연 라이너층(330)에 대응될 수 있다.
그러나, 희생층(360)을 제조하는 방법은 이에 한정되지 않으며, 에어 스페이서를 형성하기 위한 희생층(360)을 제조하는 방법은 모두 적용될 수 있다.
도 24 및 도 25를 함께 참조하면, 도 17에 보인 것과 같이 제2 플러그 물질층(500)과 캡핑층(314)/스페이서층(320)/서라운드 절연막 패턴(340)의 일부분을 제거할 때, 희생층(360)의 일부분이 노출되도록 한다. 이후 희생층(360)이 노출된 부분을 통하여 희생층(360)을 제거하여 희생층(360)이 형성되었던 부분에 갭(gap, 365)을 형성한다.
희생층(360)이 스페이서 형상을 가지는 경우, 희생층(360)의 상측부는 희생층(360)의 하측부에 비하여 얇게 형성될 수 있다. 희생층(360)의 일부분을 노출시킬 때, 희생층(360)의 상측부의 상대적으로 얇게 형성된 부분을 잔류하도록 하면, 갭(365)의 상측부도 갭(365)의 하측부에 비하여 공간이 얇도록 형성할 수 있다.
도 25 및 도 26을 참조하면, 도 18에 보인 것과 같이 커버 절연층(600)을 형성하되, 갭(365)이 완전히 메워지지 않도록 커버 절연층(600)을 형성하여 에어 스페이서(365a)를 형성한다. 전술한 것과 같이 갭(365)의 상측부가 갭(365)의 하측부에 비하여 공간이 얇은 경우, 커버 절연층(600)이 형성될 때 갭(365)의 상측부가 먼저 메워지므로, 갭(365)의 나머지 부분은 메워지지 않고 에어 스페이서(365a)가 될 수 있다. 따라서, 도 24 내지 도 26을 함께 참조하면, 스페이서층(320a) 내에 형성된 희생층(360)을 제거하여 에어 스페이서(365a)를 형성할 수 있다. 즉, 결과적으로 스페이서층(320a) 내에 에어 스페이서(365)를 형성할 수 있다.
도 24 내지 도 26은 도 10 내지 도 19에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법과의 차이를 위주로 설명하였으나, 도 20, 도 21 및 도 22와 도 23에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상들의 제조 방법에도 동일하게 적용할 수 있다. 따라서 도 1에 보인 반도체 소자(1)뿐만 아니라, 도 2 내지 도 4에 보인 반도체 소자에도 에어 스페이서(365a)를 형성할 수 있다.
도 5, 도 6 및 도 8 내지 도 9에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자의 양상의 제조 방법은 도 10 내지 도 26에서 설명된 내용을 응용하여 제조할 수 있는 바, 구체적인 설명은 생략하도록 한다.
예를 들면, 게이트 절연막이 형성된 기판 상에 비트 라인 구조체(300)와 유사하게 게이트 라인 구조체를 형성한 후, 제1 도전성 플러그(400a)와 제2 도전성 플러그(502)를 유사한 방법으로 형성하면, 도 5 및 도 6에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자(5, 6)을 형성할 수 있다.
또한 예를 들면, 배선 라인과 배선간 절연층이 형성된 기판 상에 비트 라인 구조체(300)와 유사하게 배선 라인 구조체를 형성한 후, 제1 도전성 플러그(400a)와 제2 도전성 플러그(502)를 유사한 방법으로 형성하면, 도 8 및 도 9에 보인 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자(7, 8)을 형성할 수 있다.
도 27은 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자를 포함하는 메모리 모듈(1500)의 평면도이다.
도 27을 참조하면, 메모리 모듈(1500)은 모듈 기판(1510)과, 상기 모듈 기판(1510)에 부착된 복수의 반도체 칩(1520)을 포함한다.
반도체 칩(1520)은 본 발명의 기술적 사상에 의한 반도체 소자를 포함한다. 예를 들면, 반도체 칩(1520)은 도 1 내지 도 6에 예시한 반도체 소자(1, 2, 3, 4, 5, 6)들을 포함할 수 있다.
모듈 기판(1510)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1530)가 배치된다. 모듈 기판(1510) 상에는 세라믹 디커플링 커패시터(1540)가 배치된다. 본 발명에 의한 메모리 모듈(1500)은 도 27에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 28은 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자를 포함하는 시스템(1600)이다.
시스템(1600)은 제어기(1610), 입/출력 장치(1620), 기억 장치(1630), 및 인터페이스(1640)를 포함한다. 시스템(1600)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1610)는 시스템(1600)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 제어기(1610)은 도 5, 도 6, 도 8 및 도 9에 예시한 반도체 소자(5, 6, 7, 8)들을 포함할 수 있다. 입/출력 장치(1620)는 시스템(1600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1600)은 입/출력 장치(1620)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1620)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1630)는 제어기(1610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1610)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1630)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함한다. 예를 들면, 기억 장치(1630)는 도 1 내지 도 6에 예시한 반도체 소자(1, 2, 3, 4, 5, 6)들을 포함할 수 있다.
인터페이스(1640)는 시스템(1600)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1610), 입/출력 장치(1620), 기억 장치(1630), 및 인터페이스(1640)는 버스(1650)를 통해 서로 통신할 수 있다. 시스템(1600)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 29는 본 발명의 일 실시 예에 따른 도전성 플러그를 포함하는 반도체 소자를 포함하는 메모리 카드(1700)이다.
메모리 카드(1700)는 기억 장치(1710) 및 메모리 제어기(1720)를 포함한다.
기억 장치(1710)는 데이터를 저장할 수 있다. 일부 실시예에서, 상기 기억 장치(1710)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖을 수 있다. 기억 장치(1710)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함한다. 예를 들면, 기억 장치(1710)는 도 1 내지 도 6에 예시한 반도체 소자(1, 2, 3, 4, 5, 6)들을 포함할 수 있다.
메모리 제어기(1720)는 호스트(1730)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1710)에 저장된 데이터를 읽거나, 기억 장치(1710)의 데이터를 저장할 수 있다. 메모리 제어기(1720)은 도 5, 도 6, 도 8 및 도 9에 예시한 반도체 소자(5, 6, 7, 8)들을 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3, 4, 5, 6, 7, 8 : 반도체 소자, 10, 10a, 10b : 기판, 12, 12a, 12b : 연결 대상 영역, CP, CPa, CPb, CPc, CPd, CPe, CPf, CPg : 도전성 플러그, CP1, CPa1, CPb1, CPc1, CPd1, CPe1, CPf1, CPg1 : 제1 도전성 플러그, CP2, CPa2, CPb2, CPc2, CPd2, CPe2, CPf2, CPg2 : 제2 도전성 플러그, CL1, CL1a, CL1b : 제1 도전 라인 구조체, CL2, CL2a, CL2b : 제1 도전 라인 구조체, 100 : 기판, 110 : 활성 영역, 120 : 소자 분리 영역, 150 : 게이트 유전막, 200 : 매립 게이트 구조체, 210 : 매립 게이트 라인, 220 : 매립 절연막, 280 : 층간절연막 패턴, 300 : 도전 라인 구조체(바트 라인 구조체), 310 : 비트 라인 적층 구조, 312 : 비트 라인, 314 : 캡핑층, 320 : 스페이서층, 340 : 서라운드 절연막 패턴, 360 : 희생층, 365a : 에어 스페이서, 400 : 도전성 플러그, 400a : 제1 도전성 플러그, 500 : 제2 플러그 물질층, 502 : 제2 도전성 플러그, 504 : 제3 도전성 플러그, 600 : 커버 절연층, 700 : 커패시터 구조물

Claims (10)

  1. 연결 대상 영역을 포함하는 기판;
    절연층을 사이에 두고 상기 기판과 이격되어 있는 도전 라인; 및
    상기 도전 라인을 상기 연결 대상 영역에 전기적으로 연결하기 위한 도전성 플러그를 포함하고,
    상기 도전성 플러그는,
    상기 기판의 연결 대상 영역에 접하는 저면과 상기 도전 라인의 제1 측벽과 대면하는 제2 측벽을 가지는 제1 도전성 플러그; 및
    상기 도전 라인과 상기 제1 도전성 플러그와의 사이에서 상기 도전 라인의 제1 측벽과 상기 제1 도전성 플러그의 제2 측벽에 각각 접하며 상기 도전 라인의 제1 측벽을 따라서 상기 절연층 내로 연장되는 제2 도전성 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제2 도전성 플러그는 상기 절연층을 관통하여 상기 기판의 연결 대상 영역과 접하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제2 도전성 플러그는 상기 도전 라인의 제1 측벽 및 상면과 접하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 도전성 플러그는 상기 제1 도전성 플러그의 제2 측벽 및 상면과 접하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 도전성 플러그와 제2 도전성 플러그는 상기 기판에 대하여 동일 레벨의 상면을 가지는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 기판에 상기 연결 대상 영역을 가로지르도록 형성되며, 상기 기판 주면에 대하여 평행하되 상기 도전 라인의 연장 방향과 다른 방향으로 연장되는 리세스 영역 및 상기 리세스 영역 내에 형성되는 매립 게이트 라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 연결 대상 영역은 상기 제1 도전성 플러그와 접하는 제1 연결 영역과 상기 매립 게이트 라인에 의하여 상기 제1 연결 영역과 이격되는 제2 연결 영역을 포함하며,
    상기 제2 연결 영역에 접하는 제3 도전성 플러그 및
    상기 제3 도전성 플러그와 연결되도록, 상기 제3 도전성 플러그 상에 형성되는 커패시터 구조물을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 연결 대상 영역을 포함하는 기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성되며, 각각 도전 라인, 상기 도전 라인 상에 형성된 캡핑층 및 상기 도전 라인의 양측벽을 덮는 스페이서층을 가지며 상기 기판 주면에 대하여 평행한 방향으로 서로 이격되며 연장되는 제1 도전 라인 구조체 및 제2 도전 라인 구조체; 및
    상기 제1 도전 라인 구조체와 상기 제2 도전 라인 구조체 사이에 형성되는 제1 도전성 플러그 및 제2 도전성 플러그;를 포함하며,
    상기 제1 도전성 플러그는 상기 제2 도전 라인 구조체의 스페이서층과 접하며 상기 연결 대상 영역과 연결되도록 상기 기판을 향하여 연장되고, 상기 제2 도전성 플러그는 제1 도전 라인 구조체의 스페이서층을 관통하여 상기 제1 도전 라인 구조체의 도전 라인의 측벽과 접하며, 상기 제1 도전성 플러그와 접하여 상기 연결 대상 영역과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 스페이서층 내에는 에어 스페이서가 형성되어 있는 것을 특징으로 하는 반도체 소자.
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