JP2006100378A

JP2006100378A - 半導体装置及びその製造方法

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Publication number: JP2006100378A
Application number: JP2004281863A
Authority: JP
Inventors: Kazuhiro Onishi; 和博大西
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-09-28
Filing date: 2004-09-28
Publication date: 2006-04-13

Abstract

【課題】サイドウォールのエッチングを抑えて、加工マージンを確保する。
【解決手段】ゲート電極の側壁にサイドウォールを有するトランジスタを覆うように、下から順番に第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜を形成する。トランジスタのソース・ドレイン領域とゲート電極の両方にまたがる領域に開口を有するフォトレジストをマスクとし、第２のシリコン窒化膜をエッチングストッパとして第２のシリコン酸化膜をドライエッチングし、第２のシリコン窒化膜をドライエッチングし、第１のシリコン窒化膜をエッチングストッパとして第１のシリコン酸化膜をドライエッチングし、第１のシリコン窒化膜をドライエッチングして、コンタクトホールを形成する。コンタクトホールに導電物質を埋め込むことにより、トランジスタのソース・ドレイン領域とゲート電極の両方に達するシェアードコンタクトを形成する。
【選択図】図３

Description

本発明は、シェアードコンタクトを有する半導体装置及びその製造方法に関するものである。

層間絶縁膜を貫通してＭＯＳトランジスタに達するコンタクトとして、ソース・ドレイン領域とゲート電極の両方に接続するシェアードコンタクトが提案されている（例えば、特許文献１参照）。このシェアードコンタクトを有する従来の半導体装置の製造方法について図６を用いて説明する。

まず、図６（ａ）に示すように、ＭＯＳトランジスタ上に、層間絶縁膜として、２５ｎｍのシリコン窒化膜２１及び６００ｎｍのシリコン酸化膜２２を形成する。ここで、ＭＯＳトランジスタは、素子分離領域１２で分離された半導体基板１１上に形成されたゲート絶縁膜１３及びゲート電極１４と、ゲート電極１４の側面にサイドウォールとして形成されたシリコン酸化膜１６及びシリコン窒化膜１７と、半導体基板１１の表面に形成されたエクステンション領域１５及びソース・ドレイン領域１８と、ゲート電極１４の上部とソース・ドレイン領域１８の表面に形成されたシリサイド１９を有する。

次に、図６（ｂ）に示すように、フォトレジスト２５をマスクとしてシリコン酸化膜２２をドライエッチングする。このとき、シリコン酸化膜の方がシリコン窒化膜よりエッチング速度が速い条件（例えばエッチング選択比４程度）でエッチングすることで、シリコン窒化膜２１をエッチングストッパとする。その後、シリコン窒化膜２１をドライエッチングする。

特開２００１−０４４２９４号公報

ゲート電極１４が存在するためにシリコン窒化膜２１は段差を有する。そして、シリコン酸化膜２２をドライエッチングする際に、段差の肩部においてシリコン窒化膜２１もエッチングされる。このため、シリコン窒化膜２１をエッチングする際にサイドウォールもエッチングされ、実効的な選択比が低下し、加工マージンが小さくなるという問題があった。そして、サイドウォールがエッチングされてエクステンション領域１５まで達した場合には、接合リークの原因となっていた。また、デバイス特性の観点からシリコン窒化膜２１の低温化（〜５００℃）が図られる場合は、シリコン窒化膜２１とシリコン酸化膜２２のエッチング選択比を確保するのが困難になるため、上記の問題はより深刻になる。

本発明は、上述のような課題を解決するためになされたもので、その目的は、サイドウォールのエッチングを抑えて、加工マージンを確保することができる半導体装置及びその製造方法を得るものである。

本発明に係る半導体装置の製造方法は、ゲート電極の側壁にサイドウォールを有するトランジスタを形成する工程と、トランジスタを覆うように、下から順番に第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜を形成する工程と、第２のシリコン酸化膜上に、トランジスタのソース・ドレイン領域とゲート電極の両方にまたがる領域に開口を有するフォトレジストを形成する工程と、フォトレジストをマスクとし、第２のシリコン窒化膜をエッチングストッパとして第２のシリコン酸化膜をドライエッチングする工程と、フォトレジストをマスクとして第２のシリコン窒化膜をドライエッチングする工程と、フォトレジストをマスクとし、第１のシリコン窒化膜をエッチングストッパとして第１のシリコン酸化膜をドライエッチングする工程と、フォトレジストをマスクとして第１のシリコン窒化膜をドライエッチングする工程と、第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜を貫通するコンタクトホールに導電物質を埋め込むことにより、トランジスタのソース・ドレイン領域とゲート電極の両方に達するシェアードコンタクトを形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。

本発明により、サイドウォールのエッチングを抑えて、加工マージンを確保することができる。また、加工マージンを確保できることから、コンタクト深さを深くすることができ、配線−半導体基板間容量を低減することができる。

実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について、図１〜３を用いて説明する。

まず、図１（ａ）に示すように、シリコンからなる半導体基板１１に浅溝素子分離等により素子分離領域１２を形成する。そして、半導体基板１１上に、２．０ｎｍのシリコン酸化膜及び１６０ｎｍのポリシリコンを形成し、これらをフォトリソグラフィを用いてパターニングして、ゲート絶縁膜１３及びゲート電極１４を形成する。

次に、図１（ｂ）に示すように、ゲート電極１４をマスクとして砒素やボロン等をイオン注入することで、半導体基板１１にエクステンション領域１５を形成する。

次に、図１（ｃ）に示すように、１０ｎｍのシリコン酸化膜１６及び５０ｎｍのシリコン窒化膜１７を熱ＣＶＤ法等で全面に堆積した後にドライエッチングして、ゲート電極１４の側面にサイドウォールを形成する。

次に、図１（ｄ）に示すように、ゲート電極１４及びサイドウォールをマスクとして砒素やボロン等をイオン注入することで、半導体基板１１にソース・ドレイン領域１８を形成する。

次に、図１（ｅ）に示すように、１０ｎｍのＮｉ等の金属膜をスパッタ法により全面に堆積し、４００℃程度の熱処理によりシリサイド反応させて、ゲート電極１４の上面及びソース・ドレイン領域１８の表面に選択的にシリサイド１９を形成する。その後、金属膜は除去する。以上の工程により、ゲート電極の側壁にサイドウォールを有するＭＯＳトランジスタが形成される。

次に、図２（ａ）に示すように、ＭＯＳトランジスタを覆う層間絶縁膜として、下から順番に、１０ｎｍのシリコン窒化膜２１を４００℃程度で、２００ｎｍのシリコン酸化膜２２を４５０℃程度で、１０ｎｍのシリコン窒化膜２３を４００℃程度で、４００ｎｍのシリコン酸化膜２４を４５０℃程度で、それぞれプラズマＣＶＤ法等で形成する。その後、シリコン酸化膜２４をＣＭＰ法により研磨することで、ゲート電極１４や素子分離領域１２による段差を平坦化する。

次に、図２（ｂ）に示すように、平坦化したシリコン酸化膜２４上にフォトレジスト２５を形成し、リソグラフィ工程により、０．１×０．２μｍ^２のシェアードコンタクトのパターンをフォトレジスト２５に転写し、現像する。これにより、フォトレジスト２５には、ＭＯＳトランジスタのソース・ドレイン領域１８とゲート電極１４の両方にまたがる領域に開口が形成される。

そして、フォトレジスト２５をマスクとしてシリコン酸化膜２４をドライエッチングし、コンタクトホール２６を形成する。このとき、シリコン酸化膜の方がシリコン窒化膜よりエッチング速度が速い条件（例えばエッチング選択比４程度）でエッチングすることで、シリコン窒化膜２３をエッチングストッパとする。ここで、ゲート電極１４によるシリコン窒化膜２３の段差の肩部は、元々のゲート電極１４の肩部の位置から、シリコン窒化膜２１及びシリコン酸化膜２２の膜圧に応じて図面の左側に移動している。

次に、図３（ａ）に示すように、フォトレジスト２５をマスクとしてシリコン窒化膜２３をドライエッチングした後、シリコン酸化膜２２をドライエッチングする。このとき、シリコン酸化膜の方がシリコン窒化膜よりエッチング速度が速い条件（例えばエッチング選択比４程度）でエッチングすることで、シリコン窒化膜２１をエッチングストッパとする。ここで、ゲート電極１４によるシリコン酸化膜２２の段差の肩部は図面左側に移動しているため、シリコン酸化膜２２のエッチングにおいて、エッチングストッパであるシリコン窒化膜２１の段差の肩部がエッチングされるのを防ぐことができる。

次に、図３（ｂ）に示すように、フォトレジスト２５をマスクとしてシリコン窒化膜２１をドライエッチングする。ここで、上記のようにシリコン窒化膜２３をエッチングする際にシリコン窒化膜２１の段差の肩部はエッチングされていないため、シリコン窒化膜２１のエッチングの際にサイドウォールのエッチングを抑えて、加工マージンを確保することができる。

その後、層間絶縁膜を貫通するコンタクトホール２６に金属等の導電物質を埋め込むことにより、ＭＯＳトランジスタのソース・ドレイン領域１８とゲート電極１４の両方に達するシェアードコンタクトを形成する。

実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について図４及び５を用いて説明する。図１〜３と同様の構成要素には同じ番号を付し、説明を省略する。

実施の形態１と同様に図１（ａ）〜（ｅ）の工程により、ゲート電極の側壁にサイドウォールを有するＭＯＳトランジスタを形成する。その後、図４（ａ）に示すように、ＭＯＳトランジスタを覆う層間絶縁膜として、下から順番に、１０ｎｍのシリコン窒化膜２１を４００℃程度で、２００ｎｍのシリコン酸化膜２２を４５０℃程度で、それぞれプラズマＣＶＤ法で形成する。

そして、シリコン酸化膜２２をＣＭＰ法により研磨することで、ゲート電極１４や素子分離領域１２による段差を平坦化する。その後、層間絶縁膜として、下から順番に、１０ｎｍのシリコン窒化膜２３を４００℃程度で、４００ｎｍのシリコン酸化膜２４を４５０℃程度で、それぞれプラズマＣＶＤ法で形成する。

図４（ｂ）に示すように、シリコン酸化膜２４上にフォトレジスト２５を形成し、リソグラフィ工程により、０．１×０．２μｍ^２のシェアードコンタクトのパターンをフォトレジスト２５に転写し、現像する。これにより、フォトレジスト２５には、ＭＯＳトランジスタのソース・ドレイン領域１８とゲート電極１４の両方にまたがる領域に開口が形成される。

そして、フォトレジスト２５をマスクとしてドライエッチングして、シリコン酸化膜２４にコンタクトホール２６を形成する。このとき、シリコン酸化膜の方がシリコン窒化膜よりエッチング速度が速い条件（例えばエッチング選択比４程度）でエッチングすることで、シリコン窒化膜２３をエッチングストッパとする。ここで、シリコン窒化膜２３は、平坦化されたシリコン酸化膜２２上に形成されているため、ゲート電極１４によるの段差は存在しない。その後、フォトレジスト２５をマスクとしてシリコン窒化膜２３をドライエッチングする。

次に、図５（ａ）に示すように、フォトレジスト２５をマスクとしてシリコン酸化膜２２をドライエッチングする。このとき、シリコン酸化膜の方がシリコン窒化膜よりエッチング速度が速い条件（例えばエッチング選択比４程度）でエッチングすることで、シリコン窒化膜２１をエッチングストッパとする。ここで、従来に比べてシリコン酸化膜２２の加工膜厚が小さいため、オーバーエッチ量を少なくでき、エッチングストッパであるシリコン窒化膜２１の段差の肩部がエッチングされるのを防ぐことができる。

次に、図５（ｂ）に示すように、シリコン窒化膜２１をドライエッチングする。ここで、上記のようにシリコン窒化膜２３をエッチングする際にシリコン窒化膜２１の段差の肩部がエッチングされていないため、シリコン窒化膜２１のエッチングの際にサイドウォールのエッチングを抑えて、加工マージンを確保することができる。

その後、コンタクトホール２６に金属等の導電物質を埋め込むことにより、ＭＯＳトランジスタのソース・ドレイン領域１８とゲート電極１４の両方に達するシェアードコンタクトを形成する。

本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（１）である。本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（２）である。本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（３）である。本発明の実施の形態２に係る半導体装置の製造方法を示す断面図（１）である。本発明の実施の形態２に係る半導体装置の製造方法を示す断面図（２）である。従来の半導体装置の製造方法を示す断面図である。

符号の説明

１１半導体基板
１３ゲート絶縁膜
１４ゲート電極
１６シリコン酸化膜（サイドウォール）
１７シリコン窒化膜（サイドウォール）
１８ソース・ドレイン領域
２１シリコン窒化膜（第１のシリコン窒化膜）
２２シリコン酸化膜（第１のシリコン酸化膜）
２３シリコン窒化膜（第２のシリコン窒化膜）
２４シリコン酸化膜（第２のシリコン酸化膜）
２６コンタクトホール

Claims

ゲート電極の側壁にサイドウォールを有するトランジスタを形成する工程と、
前記トランジスタを覆うように、下から順番に第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜上に、前記トランジスタのソース・ドレイン領域とゲート電極の両方にまたがる領域に開口を有するフォトレジストを形成する工程と、
前記フォトレジストをマスクとし、前記第２のシリコン窒化膜をエッチングストッパとして前記第２のシリコン酸化膜をドライエッチングする工程と、
前記フォトレジストをマスクとして前記第２のシリコン窒化膜をドライエッチングする工程と、
前記フォトレジストをマスクとし、前記第１のシリコン窒化膜をエッチングストッパとして前記第１のシリコン酸化膜をドライエッチングする工程と、
前記フォトレジストをマスクとして前記第１のシリコン窒化膜をドライエッチングする工程と、
前記第１のシリコン窒化膜、前記第１のシリコン酸化膜、前記第２のシリコン窒化膜及び前記第２のシリコン酸化膜を貫通するコンタクトホールに導電物質を埋め込むことにより、前記トランジスタのソース・ドレイン領域とゲート電極の両方に達するシェアードコンタクトを形成する工程とを有することを特徴とする半導体装置の製造方法。
前記第１のシリコン酸化膜の上面をＣＭＰ法により平坦化する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
ゲート電極の側壁にサイドウォールを有するトランジスタと、
前記トランジスタを覆うように下から順番に形成された、第１のシリコン窒化膜、第１のシリコン酸化膜、第２のシリコン窒化膜及び第２のシリコン酸化膜と、
前記第１のシリコン窒化膜、前記第１のシリコン酸化膜、前記第２のシリコン窒化膜及び前記第２のシリコン酸化膜を貫通し、前記トランジスタのソース・ドレイン領域とゲート電極の両方に達するシェアードコンタクトとを有することを特徴とする半導体装置。
前記第２のシリコン窒化膜の上面は平坦化されていることを特徴とする請求項３に記載の半導体装置。