KR100344837B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로서 특히 반도체 소자의 신뢰성을 향상시키는데 적당한 반도체 소자 및 그의 제조방법 제공하기 위한 것으로써, 반도체 기판의 일영역상에 적층 형성되는 제 1 절연막 및 게이트 전극과, 상기 게이트 전극 상부의 양측면에 형성되는 제 1 절연막 측벽과, 상기 게이트 전극 하부의 양측면에 형성되는 제 2 절연막 측벽과, 상기 게이트 전극의 표면에 소정 깊이로 형성되는 코발트 실리사이드막을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 반도체 소자의 신뢰도를 향상시키는데 적합한 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라서 반도체 소자의 게이트 전극의 크기가 점점 감소되므로 게이트 전극의 비저항이 증가되어 소자의 동작 속도를 저하시키는 원인이 되고 있다.
따라서, 낮은 비저항을 갖는 게이트 전극의 제조가 필수적이며 이를 위해서 저저항의 내열금속(Refractory Metal Silicon)을 게이트 전극으로 적용하고 있는데 이를 폴리사이드(Policide : Silicide on doped Polycrystalline-Si)라 한다.
현재에는 비저항값이 60∼200μΩ㎝인 텅스텐 실리사이드(WSi2)가 제일 널리 사용되고 있으나 집적도가 높아짐에 따라서 비저항값이 15∼20μΩ㎝인 코발트 실리사이드(CoSi2)가 주목받고 있다.
그러나, 코발트 실리사이드(CoSi2)는 식각하기가 어려워 패터닝이 곤란하여 폴리사이드로서 적용하기 어려운 단점을 가지고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조 공정단면도이다.
종래의 반도체 소자의 구조는 도 1f에 도시된 바와 같이, 반도체 기판(11)상의 일영역에 게이트 산화막(12)을 개재하여 게이트 전극(13a)이 형성된다.
그리고, 상기 게이트 산화막(12)과 게이트 전극(13a) 양측면에 절연막 측벽(14)이 형성되고, 상기 게이트 전극(13a)의 표면에 소정 깊이로 코발트 실리사이드막(17)이 형성된다.
상기와 같은 구조를 갖는 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
우선, 도면에는 도시하지 않았지만 반도체 기판(11)에 활성 영역과 비활성 영역을 정의하기 위하여 국부 산화막(LOCOS) 공정 혹은 STI(Shallow Trench Isolation) 공정을 통하여 소자 격리 영역을 형성한다.
그리고 도 1a에 도시된 바와 같이, 활성 영역의 상기 반도체 기판(11)상에 게이트 산화막(12)을 형성하고 상기 게이트 산화막(12)상에 불순물 온이 도핑된 게이트 전극용 폴리실리콘막(13)을 증착한다.
이어, 도 1b에 도시된 바와 같이 포토 및 식각 공정으로 상기 게이트 전극용 폴리 실리콘막(13)과 게이트 산화막(12)을 선택적으로 제거하여 게이트 산화막(12)상에 게이트 전극(13a)을 형성한다.
그리고, 상기 반도체 기판(11) 및 게이트 전극(13a)의 표면을 따라서 제 1 질화막을 증착한 후, 도 1c에 도시된 바와 같이 상기 게이트 전극(13a) 및 게이트 산화막(12)의 양측면에 남도록 이방성 건식각으로 상기 제 1 질화막을 선택적으로 제거하여 절연막 측벽(14)을 형성한다.
그리고, 도 1d에 도시된 바와 같이, 상기 게이트 전극(13a)을 포함한 반도체 기판(11)의 전면에 제 2 질화막(15)을 증착한다.
여기에서 상기 제 1 질화막 및 제 2 질화막(15)의 질화막 대신에 산화막을 사용해도 무방하다.
그리고 도 1e에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정으로 상기 게이트 전극(13a)의 표면이 노출되도록 상기 제 2 질화막(15)을 연마한다.
이어, 상기 노출된 게이트 전극(13a)을 포함한 반도체 기판(11)의 전면에 코발트(Co)막(16)을 증착한다.
그리고, 열처리 공정을 통하여 도 1f에 도시된 바와 같이, 상기 게이트 전극(13a)의 표면에 소정 깊이로 코발트 실리사이드(CoSi2)막(17)을 형성한다.
여기에서 상기 코발트 실리사이드(CoSi2)막(17)은 상기 코발트막(16)의 코발트(Co)와 상기 게이트 전극(13a)의 실리콘(Si)이 반응하여 형성된다.
이어, 반응하지 않고 남아있는 상기 제 2 질화막(15)상의 코발트(Co)막(16)을 황산(H2SO4) 용액 또는 염산(HCl) 용액을 이용하여 제거한 후, 상기 코발트 실리사이드막(17)을 마스크로 이용하여 상기 제 2 질화막(15)을 제거하여 상기 게이트 전극(13a) 및 절연막 측벽(14)의 양측의 상기 반도체 기판(11)을 노출시킨다.
그리고, 상기 코발트 실리사이드막(17)을 마스크로 이용하여 불순물 이온을 주입하여 상기 절연막 측벽(14) 양측의 상기 노출된 반도체 기판(11)에 소정 깊이로 소오스/드레인 영역(도면에는 도시하지 않았음)을 형성하여 종래의 반도체 소자를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자 및 그의 제조방법은 다음과 같은 문제점이 있다.
첫째, 상기 게이트 전극의 표면을 노출시키기 위한 CMP 공정에서 공정이 덜 진행되어 상기 게이트 전극의 표면이 노출되지 않으면 이후에 코발트 실리사이드가 형성되지 않고, 공정이 과도하게 진행되면 하부 패턴에 불량이 유발된다.
둘째, 상기 게이트 전극을 패터닝하기 위한 상기 폴리실리콘막의 식각시에 사진 공정 마진이 매우 작으므로 게이트 전극의 패턴에 불량이 유발될 가능성이 높다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서 반도체 소자의 신뢰성을 향상시키는데 적합한 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조 공정 단면도
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 공정 단면도
도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 공정 단면도
도면의 주요 부분에 대한 부호설명
31 : 반도체 기판 32 : 제 1 산화막
33 : 제 1 질화막 33a : 제 3 절연막 측벽
34 : 게이트 형성 영역 35 : 제 2 산화막
35a : 제 1 절연막 측벽 36 : 게이트 산화막
37 : 폴리실리콘막 37a : 게이트 전극
38 : 제 2 질화막 38a : 제 2 절연막 측벽
39 : 코발트막 40 : 코발트 실리사이드막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판의 일영역상에 적층 형성되는 제 1 절연막 및 게이트 전극과, 상기 게이트 전극 상부의 양측면에 형성되는 제 1 절연막 측벽과, 상기 게이트 전극 하부의 양측면에 형성되는 제 2 절연막 측벽과, 상기 게이트 전극의 표면에 소정 깊이로 형성되는 코발트 실리사이드막을 포함하여 구성됨을 특징으로 한다.
상기와 같이 구성되는 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 상기 반도체 기판을 소정 부분 노출시키는 홀을 갖는 제 1 절연막을 형성하는 단계와, 상기 홀 내부의 상기 노출된 반도체 기판상에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상에 상기 제 1 절연막보다 돌출되는 게이트 전극을 형성하는 단계와, 상기 돌출된 게이트 전극 상부의 양측면에 제 1 절연막 측벽을 형성하는 단계와, 상기 게이트 전극의 상부 표면에 코발트 실리사이드를 형성하는 단계와, 상기 게이트 전극 하부의 양측면에 남도록 상기 제 1 절연막을 선택적으로 제거하여 제 2 절연막 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본발명의 반도체 소자 및 그의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 공정 단면도이고, 도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 공정 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자의 구조는 도 2g에 도시된 바와 같이, 반도체 기판(21)상에 상기 반도체 기판(21)의 일영역을 노출시키는 홀을 갖는 산화막(22)이 형성되고, 상기 홀 내부의 상기 반도체 기판(21)상에 상기 산화막(22)보다 얇은 두께로 게이트 산화막(25)이 형성된다.
그리고, 상기 게이트 산화막(25)상에 일정한 높이를 갖는 게이트 전극(26a)이 형성되고 상기 게이트 전극(26a) 하부의 양측면의 상기 산화막(22)상에는 제 2 절연막 측벽(23a)이 형성되고, 상기 게이트 전극(26a) 상부 양측면의 상기 제 2 절연막 측벽(23a)상에 상기 제 2 절연막 측벽(23a)과 연결되는 제 1 절연막 측벽(27a)이 형성된다.
여기에서 상기 게이트 전극(26a)의 양측면에 형성된 제 1 절연막 측벽(27a)과 제 2 절연막 측벽(23a)은 종형을 이룬다.
그리고, 상기 게이트 전극(26a)의 표면에는 소정 깊이로 코발트 실리사이드(CoSi2)막(29)이 형성된다.
상기와 같이 구성되는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
우선, 도면에는 도시하지 않았지만 반도체 기판(21)에 활성 영역과 비활성 영역을 정의하기 위하여 국부 산화막(LOCOS) 공정 혹은 STI(Shallow Trench Isolation) 공정을 통하여 소자 격리 영역을 형성한다.
그리고 도 2a에 도시된 바와 같이, 상기 활성 영역의 반도체 기판(21)상에 산화막(22)을 형성하고 상기 산화막(22)상에 제 1 질화막(23)을 증착한다.
여기에서 상기 산화막(22)은 이후에 소오스/드레인을 형성하기 위한 이온 주입시에 완충 역할을 한다.
이어, 도 2b에 도시된 바와 같이, 포토 및 식각 공정으로 상기 반도체 기판(21)이 소정 부분 노출되도록 상기 제 1 질화막(23)과 산화막(22)을 선택적으로 제거하여 게이트 형성 영역(24)을 정의한다.
그리고, 도 2c에 도시된 바와 같이, 상기 노출된 반도체 기판(21)의 표면상에 게이트 산화막(25)을 형성한다.
여기에서, 상기 게이트 산화막(25)의 두께는 상기 산화막(22)의 두께보다 얇게 형성한다.
이어, 상기 제 1 질화막(23)을 포함한 상기 반도체 기판(21)의 전면에 폴리실리콘막(26)을 증착한다.
그리고, 도 2d에 도시된 바와 같이, 포토 및 식각 공정으로 상기 게이트 형성 영역(24)상에만 남도록 상기 제 1 질화막(23)상의 폴리실리콘막(26)을 제거하여 게이트 전극(26a)을 형성한다.
여기에서 상기 게이트 전극(26a)은 상기 게이트 산화막(25)과 일방향으로 정렬(Align)된다.
이어, 상기 게이트 전극(26a) 및 제 1 질화막(23)의 표면을 따라서 제 2 질화막(27)을 증착한다.
여기에서 상기 제 2 질화막(27)의 질화막 대신에 산화막을 이용하여도 무방하다.
그리고, 도 2e에 도시된 바와 같이, 상기 게이트 전극(26a)의 양측면에 남도록 상기 제 2 질화막(27)을 이방성 건식각으로 제거하여 제 1 절연막 측벽(27a)을 형성한다.
이후, 제 1 질화막(23)과 제 1 절연막 측벽(27a)과 게이트 전극(26a)의 표면을 따라서 코발트(Co)막(28)을 증착한다.
그리고, 열처리하여 도 2f에 도시된 바와 같이 상기 게이트 전극(26a)의 상부 표면에 소정 깊이로 코발트 실리사이드(CoSi2)막(29)을 형성한다.
여기에서 상기 코발트 실리사이드막(29)은 상기 코발트막(28)의 코발트(Co)와 상기 게이트 전극(26a)의 실리콘(Si)이 반응하여 형성된다.
이후, 반응하지 않고 잔존하는 코발트막(28)을 황산(H2SO4) 용액 또는 염산(HCl) 용액을 이용하여 제거한다.
그리고, 도 2g에 도시된 바와 같이 상기 게이트 전극(26a)의 양측에만 남도록 제 1 질화막(23)을 선택적으로 제거하여 상기 제 1 절연막 측벽(27a)하부의 게이트 전극(26a) 양측면에 제 2 절연막 측벽(23a)을 형성한다.
이후, 상기 코발트 실리사이드막(29)을 마스크로 이용한 불순물 이온 주입으로 상기 반도체 기판(21)내에 소정 깊이로 소오스/드레인 영역(도면에는 도시하지 않았음)을 형성하여 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 완성한다.
그리고, 본 발명의 제 1 실시예에 따른 반도체 소자를 제조함에 있어서, 게이트 전극(26a)의 패터닝시의 사진 공정 마진을 향상시킬 수 있는 본 발명의 제 2 실시예에 따른 반도체 소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
본 발명의 제 2 실시예에 따른 반도체 소자의 구조는 도 3g에 도시된 바와 같이, 반도체 기판(31)상에 상기 반도체 기판(31)을 일부분 노출시키는 홀을 갖는 제 1 산화막(32)이 형성되고, 상기 노출된 반도체 기판(31)상에 상기 홀과 정렬되는 게이트 전극(37a)이 형성된다.
그리고, 상기 게이트 전극(37a) 하부의 양측면에 제 3 절연막 측벽(33a)이형성되고, 상기 게이트 전극(37a) 상부의 양측면의 상기 제 3 절연막 측벽(33a)상에 상기 제 3 절연막 측벽(33a)과 연결되는 제 2 절연막 측벽(38a)이 형성된다.
여기에서 상기 게이트 전극(37a)의 양측면에 형성된 제 2 절연막 측벽(38a)과 제 3 절연막 측벽(33a)은 종형을 이룬다.
그리고, 상기 제 3 절연막 측벽(33a)의 홀 내부의 측면에 제 1 절연막 측벽(35a)이 형성되고, 상기 제 1 절연막 측벽(35a) 일측의 상기 홀 내부의 상기 반도체 기판(31)상에 상기 제 1 산화막(32)보다 얇은 두께로 게이트 산화막(36)이 형성된다.
상기와 같이 구성되는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
우선, 도면에는 도시하지 않았지만 반도체 기판(31)에 활성 영역과 비활성 영역을 정의하기 위하여 국부 산화막(LOCOS) 공정 혹은 STI(Shallow Trench Isolation) 공정을 통하여 소자 격리 영역을 형성한다.
그리고 도 3a에 도시된 바와 같이, 활성 영역의 상기 반도체 기판(31)상에 제 1 산화막(32)을 형성하고 상기 제 1 산화막(32)상에 제 1 질화막(33)을 증착한다.
여기에서 상기 산화막(32)은 이후에 소오스/드레인을 형성하기 위한 이온 주입시에 완충 역할을 한다.
그리고, 도 3b에 도시된 바와 같이, 포토 및 식각 공정으로 상기 반도체 기판(31)이 소정 부분 노출되도록 상기 제 1 질화막(33)과 제 1 산화막(32)을 선택적으로 제거하여 게이트 형성 영역(34)을 정의한다.
이어, 상기 제 1 질화막(33)의 표면을 따라서 제 2 산화막(35)을 증착한다.
그리고, 도 3c에 도시된 바와 같이, 상기 게이트 형성 영역(34) 내부의 상기 제 1 질화막(33)의 양측면에 남도록 상기 제 2 산화막(35)을 이방성 건식각하여 제 1 절연막 측벽(35a)을 형성한다.
이어, 상기 노출된 반도체 기판(31)의 표면상에 게이트 산화막(36)을 형성한다.
여기에서, 상기 게이트 산화막(36)의 두께는 상기 제 1 산화막(32)의 두께보다 얇게 형성한다.
이어, 상기 제 1 질화막(33)을 포함한 상기 반도체 기판(21)의 전면에 폴리실리콘막(37)을 증착한다.
그리고, 도 3d에 도시된 바와 같이, 포토 및 식각 공정으로 상기 게이트 형성 영역(34)에만 남도록 상기 제 1 질화막(33)상의 폴리실리콘막(37)을 제거하여 상기 폴리실리콘막(37)으로 게이트 전극(37a)을 형성한다.
여기에서 상기 게이트 전극(37a)은 상기 게이트 산화막(36)상에 형성되며 상기 정의된 게이트 형성 영역(34)과 일방향으로 정렬(Align)된다.
이어, 상기 게이트 전극(37a) 및 제 1 질화막(33)의 표면을 따라서 제 2 질화막(38)을 증착한다.
여기에서 상기 제 2 질화막(38)의 질화막 대신에 산화막을 이용하여도 무방하다.
그리고, 도 3e에 도시된 바와 같이, 상기 게이트 전극(37a)의 양측면에 남도록 상기 제 2 질화막(38)을 이방성 건식각으로 선택적으로 제거하여 제 2 절연막 측벽(38a)을 형성한다.
이후, 상기 제 1 질화막(33)과 제 2 절연막 측벽(38a)과 게이트 전극(37a)의 표면을 따라서 코발트(Co)막(39)을 증착한다.
그리고, 열처리하여 도 3f에 도시된 바와 같이 상기 게이트 전극(37a)의 표면에 소정 깊이로 코발트 실리사이드(CoSi2)막(40)을 형성한다.
여기에서 상기 코발트 실리사이드막(40)은 상기 코발트막(39)의 코발트(Co)와 상기 게이트 전극(37a)의 실리콘(Si)이 반응하여 형성된다.
이후, 반응하지 않고 잔존하는 상기 제 1 질화막(33)상의 코발트막(39)을 황산(H2SO4) 용액 또는 염산(HCl) 용액을 이용하여 제거한다.
그리고, 도 3g에 도시된 바와 같이 상기 게이트 전극(37a) 하부 양측면에만 남도록 상기 제 1 질화막(33)을 선택적으로 제거하여 제 3 절연막 측벽(33a)을 형성한다.
이후, 상기 코발트 실리사이드막(40)을 마스크로 이용한 불순물 이온 주입으로 상기 반도체 기판(31)내에 소정 깊이로 소오스/드레인 영역(도면에는 도시하지 않았음)을 형성하여 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 완성한다.
상기와 같은 본 발명의 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, CMP 공정없이 폴리사이드 게이트를 형성하기 때문에 CMP 공정에서 발생되는 불량을 방지할 수 있으므로 소자의 신뢰성을 향상시킬 수 있다.
둘째, 질화막의 식각 후 홀 내부에 절연막 측벽을 형성하여 게이트 전극 패터닝시에 시진 공정의 마진을 향상시킬 수 있다.
Claims (5)
- 반도체 기판의 일영역상에 적층 형성되는 제 1 절연막 및 게이트 전극과;상기 게이트 전극 상부의 양측면에 형성되는 제 1 절연막 측벽과;상기 게이트 전극 하부의 양측면에 형성되는 제 2 절연막 측벽과;상기 게이트 전극의 표면에 소정 깊이로 형성되는 코발트 실리사이드막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 제 2 절연막 측벽과 상기 게이트 전극의 계면의 상기 제 2 절연막 측면에 형성되는 제 3 절연막 측벽을 더 포함함을 특징으로 하는 반도체 소자.
- 반도체 기판상에 상기 반도체 기판을 소정 부분 노출시키는 홀을 갖는 제 1 절연막을 형성하는 단계;상기 홀 내부의 상기 노출된 반도체 기판상에 제 2 절연막을 형성하는 단계;상기 제 2 절연막상에 상기 제 1 절연막보다 돌출되는 게이트 전극을 형성하는 단계;상기 돌출된 게이트 전극 상부의 양측면에 제 1 절연막 측벽을 형성하는 단계;상기 게이트 전극의 상부 표면에 코발트 실리사이드를 형성하는 단계;상기 게이트 전극 하부의 양측면에 남도록 상기 제 1 절연막을 선택적으로 제거하여 제 2 절연막 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3항에 있어서, 상기 홀을 형성한 후에 상기 홀 내부의 상기 제 1 절연막의 양측면에 제 3 절연막 측벽을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 3항에 있어서, 상기 코발트 실리사이드를 형성한 후 황산 용액 또는 염산 용액을 이용하여 잔존하는 코발트를 제거함을 특징으로 하는 반도체 소자의 제조방법.
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