KR100359766B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 로직 영역과 셀 영역에 동일 구조의 코발트 실리사이드 구조의 게이트 전극을 형성할 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 제 1,2 영역을 포함하는 반도체 기판상에 폴리 패턴층들을 형성하는 공정;전면에 제 1 절연층을 형성하고 상기 제 1 절연층과 식각 선택성을 갖는 제 2 절연층을 상기 폴리 패턴층들 사이를 충분히 매립할 수 있는 두께로 형성하는 단계;상기 제 1 절연층을 이용하여 제 2 절연층을 평탄화하여 폴리 패턴층상의 제 1 절연층을 노출시키는 단계;상기 제 2 절연층을 이용하여 노출된 제 1 절연층을 제거하고 전면에 코발트층을 형성하는 단계;열처리 공정으로 폴리 패턴층의 Si와 Co를 반응시켜 코발트 실리사이드층을 형성하여 폴리사이드 구조의 게이트 전극을 형성하는 단계;상기 제 2 절연층을 제거하고 상기 제 1 영역상에 감광막 패턴층을 형성하고 제 2 영역의 잔류된 제 1 절연층을 에치백하여 측벽을 형성하는 단계;감광막 패턴층을 제거하고 게이트 이온 주입 및 소오스/드레인 영역을 형성하기 위한 이온 주입을 하는 단계;상기 제 2 영역의 소오스/드레인 영역 표면에 코발트 실리사이드층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 로직 영역과 셀 영역에 동일구조의 코발트 실리사이드 구조의 게이트 전극을 형성할 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 설계 규칙이 엄격해질수록 높은 게이트 저항으로 인해 소자의 동작 속도를 저하시킨다.
따라서 낮은 저항의 게이트 전극이 필수적이며 이를 위해 저항이 낮은 내열금속 실리사이드(refractory metal silicide)가 게이트 전극으로 적용되고 있다.
이것을 폴리사이드(silicide on doped polycrystalline-Si)라 한다.
폴리 사이드로 가장 많이 이용되는 것이 WSi2(비저항이 60~200μΩcm )인데, 소자의 크기가 감소하면서 새롭게 주목받고 있는 것이 CoSi2(15~20μΩcm )와 TiSi2(15~20μΩcm )이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
먼저, 도 1a에서와 같이, 셀 영역과 로직 영역(주변 회로 영역)을 포함하는 반도체 기판(1)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자 격리층(2)을 형성한다.
그리고 도면에 도시하지 않았지만, P형,N형 불순물 이온을 주입하여 웰 영역을 형성한다.
이어, 상기 반도체 기판(1)의 전면에 게이트 산화막(3)을 형성하고 게이트 산화막(3)상에 도우프드 폴리 실리콘층을 증착한다.
그리고 상기 도우프드 폴리 실리콘층을 포토리소그래피 공정으로(도면에 도시하지 않음) 선택적으로 패터닝하여 도우프드 폴리 패턴층(4)을 형성한다.
이어, 도 1b에서와 같이, 측벽 형성용 물질층(5)으로 질화막 또는 산화막을 증착한다.
그리고 도 1c에서와 같이, 상기 측벽 형성용 물질층(5)을 이방성 건식각 공정으로 에치백하여 도우프드 폴리 패턴층(4)의 측면에 측벽(5a)을 형성하고, 전면에 상기 측벽(5a)과 식각 선택성을 갖는 산화막 또는 질화막을 증착하여 블록킹층(6)을 형성한다.
이어, 도 1d에서와 같이, 상기 블록킹층(6)을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화시켜 상기 도우프드 폴리 패턴층(4)의 상측 표면이 노출되도록 한다.
그리고 도 1e에서와 같이, 상기 블록킹층(6)의 평탄화 공정으로 도우프드 폴리 패턴층(4)의 상측 표면이 노출된 상태에서 전면에 코발트층(7)을 증착 형성한다.
이어, 도 1f에서와 같이, 열처리 공정으로 상측 표면이 노출된 도우프드 폴리 패턴층(4)의 Si와 Co를 반응시켜 코발트 실리사이드층(8)을 형성한다.
이때, 블록킹층(6)에 의해 반응하지 않은 코발트층은 습식 화학 처리에 의해 제거된다.
이와 같은 공정으로 반도체 기판(1)의 셀 영역과 로직 영역에 도우프드 폴리 패턴층과 코발트 실리사이드층이 적층된 폴리사이드 구조의 게이트 전극이 완성된다.
이와 같은 종래 기술의 폴리사이드 구조의 게이트 전극 형성 방법은 블록킹층을 구성하여 선택적으로 코발트 실리사이드층을 형성하므로 식각의 어려움을 갖고 있는 코발트를 게이트 전극 형성에 적용할 수 있다.
그러나 이와 같은 종래 기술의 반도체 소자의 제조 방법은 다음과 같은 문제가 있다.
코발트 실리사이드를 형성하기 위하여 블록킹층을 형성하므로 이 상태에서 소오스/드레인을 형성하기 위한 불순물 이온 주입 공정시에 공정 변화를 꾀할 수 없다.
이는 소오스/드레인 영역의 최적화를 어렵게하여 소자의 동작 특성을 향상시키기 어렵다는 것을 의미한다.
또한, CMP 공정으로 블록킹층을 평탄화하는 공정에서 실리콘층과 블록킹층을 구성하는 산화막(또는 질화막)과의 선택적 연마가 어려워 평탄화 공정의 엔드 포인트를 적절하게 결정할 수 없는 문제가 있다.
이는 게이트 전극을 구성하는 폴리 실리콘층의 손상이 발생할 가능성이 있다는 것을 뜻한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 문제점을 해결하기 위하여 안출한 것으로, 로직 영역과 셀 영역에 동일 구조의 코발트 실리사이드 구조의 게이트 전극을 형성할 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 게이트 산화막 24. 폴리 패턴층
25. 질화막 25a. 질화막 잔류층
25b. 측벽 26. 산화막
27. 코발트층 28. 코발트 실리사이드층
29. 감광막 패턴층 30. 소오스/드레인 실리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 제 1,2 영역을 포함하는 반도체 기판상에 폴리 패턴층들을 형성하는 공정;전면에 제 1 절연층을 형성하고 상기 제 1 절연층과 식각 선택성을 갖는 제 2 절연층을 상기 폴리 패턴층들 사이를 충분히 매립할 수 있는 두께로 형성하는 단계;상기 제 1 절연층을 이용하여 제 2 절연층을 평탄화하여 폴리 패턴층상의 제 1 절연층을 노출시키는 단계;상기 제 2 절연층을 이용하여 노출된 제 1 절연층을 제거하고 전면에 코발트층을 형성하는 단계;열처리 공정으로 폴리 패턴층의 Si와 Co를 반응시켜 코발트 실리사이드층을 형성하여 폴리사이드 구조의 게이트 전극을 형성하는 단계;상기 제 2 절연층을 제거하고 상기 제 1 영역상에 감광막 패턴층을 형성하고 제 2 영역의 잔류된 제 1 절연층을 에치백하여 측벽을 형성하는 단계;감광막 패턴층을 제거하고 게이트 이온 주입 및 소오스/드레인 영역을 형성하기 위한 이온 주입을 하는 단계;상기 제 2 영역의 소오스/드레인 영역 표면에 코발트 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명에 따른 반도체 소자의 제조 방법은 CMP 공정을 이용하여 코발트 실리사이드를 선택적으로 형성할 수 있도록한 방법을 제시하고 소오스/드레인 영역의 표면에 선택적으로 살리사이드를 적용할 수 있는 방법을 제공하기 위한 것이다.
먼저, 도 2a에서와 같이, 제 1,2 영역 즉, 셀 영역과 로직 영역(주변 회로 영역)을 포함하는 반도체 기판(21)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자 격리층(22)을 형성한다.
그리고 도면에 도시하지 않았지만, P형,N형 불순물 이온을 주입하여 웰 영역을 형성한다.
이어, 상기 반도체 기판(21)의 전면에 게이트 산화막(23)을 형성하고 게이트 산화막(23)상에 언도우프드 폴리 실리콘층 또는 도우프드 폴리 실리콘층을 증착한다.
그리고 상기 언도우프드 폴리 실리콘층 또는 도우프드 폴리 실리콘층을 포토리소그래피 공정으로(도면에 도시하지 않음) 선택적으로 패터닝하여 폴리 패턴층(24)을 형성한다.
이어, 도 2b에서와 같이, 상기 폴리 패턴층(24)을 포함하는 전면에 제 1 절연층으로 질화막(25)(또는 산화막층)을 증착한다.
그리고 도 2c에서와 같이, 상기 질화막(25)이 형성된 전면에 제 2 절연층으로 산화막(26)(또는 질화막)을 상기 폴리 패턴층(24)을 완전히 덮을 수 있는두께로 증착한다.
이어, 도2d에서와 같이, 상기 산화막(26)을 CMP 공정으로 평탄화시킨다.
이때, 상기 산화막(26)은 폴리 패턴층(24)의 상측에 위치하는 질화막(25)과 식각 선택성을 갖기 때문에 질화막(25)이 노출될때까지 평탄화 공정을 진행한다.
이후, 다시 평탄화된 산화막(26)을 마스크로 폴리 패턴층(24)의 상측에 위치하는 질화막(25)을 제거하여 상기 폴리 패턴층(24)의 상측 표면이 노출되도록 한다.
여기서, 폴리 패턴층(24)의 측면 및 폴리 패턴층(24)이 형성되지 않은 반도체 기판(21)의 표면에는 질화막 잔류층(25a)이 남는다.
그리고 도 2e에서와 같이, 상기 산화막(26)의 평탄화 공정으로 폴리 패턴층(24)의 상측 표면이 노출된 상태에서 전면에 코발트층(27)을 증착 형성한다.
이어, 도 2f에서와 같이, 열처리 공정으로 상측 표면이 노출된 폴리 패턴층(24)의 Si와 Co를 반응시켜 코발트 실리사이드층(28)을 형성한다.
이때, 평탄화된 산화막(26)에 의해 반응하지 않은 코발트층은 습식 화학 처리에 의해 제거된다.
상기 코발트 실리사이드층(28)을 코발트 증착후에 열처리에 의해 형성하지 않고 코발트 실리사이드층을 직접 증착하여 형성하는 것도 가능하다.
이와 같은 공정으로 반도체 기판(21)의 셀 영역과 로직 영역에 폴리 패턴층과 코발트 실리사이드층이 적층된 폴리사이드 구조의 게이트 전극이 완성된다.
그리고 도 2g에서와 같이, HF용액을 사용하여 상기 평탄화된 산화막층(26)을 제거한다.
이어, 전면에 감광막을 도포하고 선택적으로 노광 및 현상하여 셀 영역에만 남도록 감광막 패턴층(29)을 형성한다.
상기 감광막 패턴층(29)을 마스크로하여 상기 로직 영역의 질화막 잔류층(25a)을 이방성 건식각하여 로직 영역의 폴리 패턴층(24)의 측면에 측벽(25b)을 형성한다.
여기서, 폴리 패턴층(24)을 언도우프드 폴리 실리콘을 사용하여 형성한 경우에는 게이트 이온 주입 및 소오스/드레인 형성을 위한 이온 주입을 동시에 실시한다.
그리고 도 2h에서와 같이, 로직 영역의 소오스/드레인 영역에 코발트를 다시 증착하고 소오스/드레인 실리사이드층(30)을 형성할 수 있다.
그후 반대로 감광막 패턴을 형성하여 셀 영역의 질화막 잔류층(25a)을 이방성 식각하여 측벽을 형성한후 게이트 이온 주입 및 소오스/드레인 형성을 위한 이온 주입 공정을 실시할 수도 있다.
이와 같은 공정에서 게이트 전극의 측면에 형성되는 측벽을 산화막 또는 질화막으로만 형성하지 않고 산화막,질화막을 적층하여 형성할 수도 있다.
증착 순서는 평탄화층으로 이용되는 절연층과의 식각 선택비를 고려하여 결정한다.
이와 같은 본 발명의 반도체 소자의 제조 방법은 서로 다른 동작 특성을 요구하는 셀 영역과 로직 영역의 게이트를 단순한 공정으로 폴리사이드 구조로 형성할 수 있고, 선택적으로 소오스/드레인 영역에 실리사이드층을 형성하여 콘택 저항을 줄일 수도 있다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 서로 다른 특성을 요구하는 트랜지스터의 형성시에 열안정성 좋으나 식각의 어려움이 있는 코발트 실리사이드를 선택적으로 형성할 수 있다.
둘째, 로직 영역의 소오스/드레인 영역에 선택적으로 실리사이드층을 형성할 수 있어 소자의 동작 특성을 최적화 할 수 있다.
Claims (7)
- 제 1,2 영역을 포함하는 반도체 기판상에 폴리 패턴층들을 형성하는 공정;전면에 제 1 절연층을 형성하고 상기 제 1 절연층과 식각 선택성을 갖는 제 2 절연층을 상기 폴리 패턴층들 사이를 충분히 매립할 수 있는 두께로 형성하는 단계;상기 제 1 절연층을 이용하여 제 2 절연층을 평탄화하여 폴리 패턴층상의 제 1 절연층을 노출시키는 단계;상기 제 2 절연층을 이용하여 노출된 제 1 절연층을 제거하고 전면에 코발트층을 형성하는 단계;열처리 공정으로 폴리 패턴층의 Si와 Co를 반응시켜 코발트 실리사이드층을 형성하여 폴리사이드 구조의 게이트 전극을 형성하는 단계;상기 제 2 절연층을 제거하고 상기 제 1 영역상에 감광막 패턴층을 형성하고 제 2 영역의 잔류된 제 1 절연층을 에치백하여 측벽을 형성하는 단계;상기 제 2 영역에 게이트 이온 주입 및 소오스/드레인 영역을 형성하기 위한 이온 주입을 하는 단계;상기 제 2 영역의 소오스/드레인 영역 표면에 코발트 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 제 1 영역은 셀 영역이고 제 2 영역은 로직 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 폴리 패턴층은 언도우프드 폴리 실리콘층 또는 도우프드 폴리 실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서, 제 1 절연층을 산화막 또는 질화막 또는 그들의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 제 2 절연층을 질화막 또는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
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