KR100600681B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

제1 게이트 전극을 갖는 메모리 셀 영역과, 제2 게이트 전극을 갖는 주변 회로 영역을 구비한 반도체 기억 장치로서, 반도체 기판 상에 제1 간격을 두고 배치된 상기 제1 게이트 전극과, 상기 반도체 기판 상에 상기 제1 간격 보다 넓은 제2 간격을 두고 배치된 상기 제2 게이트 전극과, 상기 제1 게이트 전극을 사이에 두고 상기 반도체 기판 내에 형성된 제1 확산층과, 상기 제2 게이트 전극을 사이에 두고 상기 반도체 기판 내에 형성된 제2 확산층과, 상기 제1 확산층 상에 형성된 제1 절연막과, 상기 제2 게이트 전극의 측면에 형성된 제2 절연막과, 상기 제1 게이트 전극 상에 형성된 제1 실리사이드막과, 상기 제2 게이트 전극 상에 형성된 제2 실리사이드막과, 상기 제2 확산층 상에 형성된 제3 실리사이드막을 구비한다.
게이트 전극, 메모리 셀 영역, 주변 회로 영역, 확산층, 반도체 기판, 도전층, 실리사이드막

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1a, 1b는 본 발명의 제1 실시 형태에 관한 반도체 기억 장치를 나타내는 단면도.
도 2a, 2b - 도 14a, 14b는 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 15a, 15b는 본 발명의 제2 실시 형태에 관한 반도체 기억 장치를 나타내는 단면도.
도 16a, 16b - 도 24a, 24b는 본 발명의 제2 실시 형태에 관한 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 25a, 25b - 도 35a, 35b는 본 발명의 제3 실시 형태에 관한 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 36a, 36b - 도 39a, 39b는 본 발명의 제4 실시 형태에 관한 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 40은는 본 발명의 제5 실시 형태에 관한 반도체 기억 장치를 나타내는 단면도.
도 41은 본 발명의 제5 실시 형태에 관한 다른 반도체 기억 장치를 나타내는 단면도.
도 42는 본 발명의 제6 실시 형태에 관한 반도체 기억 장치를 나타내는 소자 분리 영역에 대해 수직 방향의 단면도.
도 43은 본 발명의 제6 실시 형태에 관한 반도체 기억 장치를 나타내는 게이트 전극에 대해 수직 방향의 단면도.
도 44 - 도 51은 본 발명의 제6 실시 형태에 관한 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 52는 본 발명의 제6 실시 형태에 관한 반도체 기억 장치의 Ⅰ-Ⅴ 특성을 나타내는 그래프.
도 53 - 도 57은 본 발명의 제7 실시 형태에 관한 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 58a, 58b - 66a, 66b는 종래 기술에 의한 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
<도면의 주요 부분에 대한 간단한 설명>
11 : 반도체 기판
13a, 13b, 13c : 제1 도전층
17 : 절연막
18a, 18b, 18c : 제2 도전층
21 : 확산층
22a, 22b : 절연막
24, 26 ; 제2 확산층
27a, 27b, 27c : 살리사이드 (SALICIDE: Self Aligned Silicide)막
28 : 메모리 트랜지스터
29, 30 : 주변 트랜지스터
본 발명은 부유 게이트와 제어 게이트를 갖는 메모리 트랜지스터와, 이 메모리 트랜지스터를 제어하는 주변 트랜지스터를 구비한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
불휘발성 메모리의 일종인 NAND형 플래시 메모리는 부유 게이트와 제어 게이트가 적층된 메모리 트랜지스터와, 이 메모리 트랜지스터의 주위에 배치된 주변 트랜지스터를 구비한다. 여기에서 주변 트랜지스터의 게이트는 메모리 트랜지스터의 부유 게이트와 동일한 전극 재료를 이용하여 형성되는 일이 많다. 이와 같은 플래시 메모리의 제조 방법을 이하에 도면을 참조하여 간단히 설명한다.
도 58a, 58b 내지 도 66a, 66b는 종래 기술에 의한 반도체 기억 장치의 제조 공정의 단면도를 나타낸다. 여기에서, 도 58a - 66a는 메모리 셀 영역의 소자 분리 영역에 대해 수직인 단면도를 나타내고, 도 58b - 66b는 메모리 셀 영역의 게이트 전극에 대해 수직인 단면도를 나타낸다.
먼저, 도 58a, 58b에 나타낸 바와 같이, 반도체 기판(11) 상에 게이트 절연 막이 되는 제1 절연막(12)이 형성되고, 이 제1 절연막(12) 상에 제1 전극재(13)가 형성된다. 여기에서, 제1 전극재(13)는 불순물이 도입되어 있지 않은 폴리실리콘으로 이루어진다. 다음에, 제1 전극재(13) 상에 제2 절연막(14)이 퇴적된다. 다음에, 제2 절연막(14), 제1 전극재(13), 제1 절연막(12) 및 반도체 기판(11) 내에 소자 분리용 절연막(15)으로 이루어지는 STI (Shallow Trench Isolation) 구조의 소자 분리 영역이 형성된다.
다음에, 도 59a, 59b에 나타낸 바와 같이, 소자 분리 절연막(15)의 표면이 제1 전극재(13)의 표면보다 아래에 위치하도록, 소자 분리 절연막(15)의 일부가 에칭된다. 그 후, 제2 절연막(14)이 박리된다.
다음에, 도 60a, 60b에 나타낸 바와 같이, PMOS 영역의 제1 전극재(13) 상에 레지스트(16a)가 형성된다. 이 레지스트(16a)를 마스크로 하여, 메모리 셀 영역의 제1 전극재(13)에 대해, 예를 들면 P(인)을 이용한 이온 주입 및 열처리가 행해져, N+형 제1 도전층(13a, 13b)이 형성된다. 여기에서, 부호 13a는 메모리 셀 영역의 제1 도전층을 나타내고, 부호 13b는 NMOS 영역의 제1 도전층을 나타낸다. 또, 메모리 셀 영역의 제1 도전층(13a)은 메모리 트랜지스터의 부유 게이트로서 기능한다. 그 후, 레지스트(16a)가 제거된다.
다음에, 도 61a, 61b에 나타낸 바와 같이, 제1 도전층(13a, 13b) 상에 레지스터(16b)가 형성된다. 이 레지스트(16b)를 마스크로 하여, PMOS 영역의 제1 전극재(13)에 대해, 예를 들면 B(붕소)를 이용한 이온 주입 및 열처리가 행해져, P+형 제1 도전층(13c)이 형성된다. 그 후, 레지스트(16b)가 제거된다.
다음에, 도 62a, 62b에 나타낸 바와 같이, 제1 도전층(13a, 13b, 13c) 및 소자 분리 절연막(15) 상에 제3 절연막(17)이 퇴적되고, 이 제3 절연막(17) 상에 제2 전극재(18)가 퇴적된다. 여기에서, 제2 전극재(18)는 불순물이 도입되어 있지 않은 폴리실리콘으로 이루어진다.
다음에, 도 63a, 63b에 나타낸 바와 같이, 제2 전극재(18) 상에 레지스트(19)가 형성되고, 이 레지스트(19)가 패터닝된다. 이 패터닝된 레지스트(19)를 마스크로 하여, 제2 전극재(18), 제3 절연막(17) 및 제1 도전층(13a, 13b, 13c)이 제거된다. 이에 의해, 메모리 트랜지스터 및 주변 트랜지스터의 게이트 패턴이 형성된다. 그 후, 레지스트(19)가 제거되어 후산화가 행해진다.
다음에, 도 64a, 64b에 나타낸 바와 같이, 주변 트랜지스터의 게이트의 측면에 절연막(22)이 형성된다. 다음에, PMOS 영역에서의 제1 절연막(12) 및 제2 전극재(18) 상에, 레지스트(23)가 형성된다. 이 레지스트(23)를 마스크로 하여, 예를 들면 As(비소)를 불순물로 하여 이온 주입이 행해지고, 이 도입된 불순물을 열처리로 확산시킨다. 이에 의해, 메모리 셀 영역에서는, 메모리 트랜지스터의 제어 게이트가 되는 제2 도전층(18a)과, N+형 소스/드레인 확산층(21)이 형성된다. 한편, NMOS 영역에서는, 제2 도전층(18b)과 N+형 소스/드레인 확산층(24)이 형성된다. 그 후, 레지스트(23)가 제거된다.
다음에, 도 65a, 65b에 나타낸 바와 같이, 메모리 셀 영역 및 NMOS 영역에서의 제1 절연막(12) 및 제2 도전막(18a, 18b) 상에 레지스트(25)가 형성된다. 이 레지스트(25)를 마스크로 하여, 예를 들면 B를 불순물로 하여 이온 주입이 행해지고, 이 도입된 불순물을 열처리로 확산시킨다. 이에 의해 PMOS 영역에서는 제2 도전층(18c)과 P+형의 소스/드레인 확산층(26)이 형성된다. 그 후, 레지스트(25)가 제거된다.
다음에, 도 66a, 66b에 나타낸 바와 같이, 소스/드레인 확산층(21, 24, 26)이 노출하도록 제1 절연막(2)이 제거된다. 다음에, 제2 도전층(18a, 18b, 18c) 및 소스/드레인 확산층(21, 24, 26) 상에 고융점 금속으로 이루어지는 살리사이드 (SALICIDE: Self Aligned Silicide)막(27a, 27b, 27c, 27d)이 각각 형성된다. 이와 같이 하여, 메모리 셀 영역에서는 메모리 트랜지스터(28)가 형성되고, 주변 회로 영역에서는 NMOS 트랜지스터(29) 및 PMOS 트랜지스터(30)가 형성된다.
상기 종래의 반도체 기억 장치에서의 메모리 셀 영역에서는, 제2 도전층(18a)인 제어 게이트 상에 살리사이드막(27a)이 형성됨과 동시에, 소스/드레인 확산층(21) 상에도 살리사이드막(27d)이 형성된다.
그러나, 메모리 셀 영역의 소스/드레인 확산층(21) 상에 살리사이드막(27d)이 존재하면, 플래시 메모리에서 데이터 유지 특성 (Data Retention 특성)이나 데이터 기입 소거 특성 (Endurance 특성) 등의 디바이스 특성의 신뢰성이 저하한다고 하는 문제가 생겨 버린다. 또, 메모리 셀 영역의 소스/드레인 확산층(21)에도 살 리사이드막(27d)을 형성하는 경우는, 전극재 형성과 디바이스 동작을 양립시키기 위해서, 메모리 셀 디바이스의 설계상의 자유도가 현저히 제한된다고 하는 문제가 생겨 버린다.
그런데, 종래부터, 저소비 전력용의 불휘발성 메모리 또는 고속 동작을 요구하는 고성능 트랜지스터에서는, Dual Gate Function의 CMOS 트랜지스터가 이용되고 있다. 이 CMOS 트랜지스터에는 NMOS 트랜지스터와 PMOS 트랜지스터가 존재한다. 이들 트랜지스터를 형성하는 경우는 먼저 미리 불순물이 주입되어 있지 않은 전극재를 퇴적한다. 그리고, NMOS 트랜지스터의 게이트 영역에는 N형 불순물인 As(비소) 또는 P(인)를 주입하고, PMOS 트랜지스터의 게이트 영역에는 P형 불순물인 B(붕소)를 주입한다. 이와 같이, 노광 기술을 이용하여 N형 게이트 전극과 P형 게이트 전극으로 불순물을 나눠 주입하여, Dual Gate Function 구조의 게이트 전극을 형성하고 있다. 그러나, 상기 기술에 의한 Dual Gate Function 구조의 게이트 전극의 형성에서는, 공정이 번잡하고, 비용이 상승한다고 하는 문제점이 있었다.
본 발명의 제1 시점에 의한 반도체 기억 장치는, 제1 게이트 전극(first gate electrod)을 갖는 메모리 셀 영역과, 제2 게이트 전극을 갖는 주변 회로 영역을 구비한 반도체 기억 장치로서, 반도체 기판 상에 제1 간격을 두고 배치된 상기 제1 게이트 전극과, 상기 반도체 기판 상에 상기 제1 간격 보다 넓은 제2 간격을 두고 배치된 상기 제2 게이트 전극과, 상기 제1 게이트 전극을 사이에 두고 상기 반도체 기판 내에 형성된 제1 확산층과, 상기 제2 게이트 전극을 사이에 두고 상기 반도체 기판 내에 형성된 제2 확산층과, 상기 제1 확산층 상에 형성된 제1 절연막과, 상기 제2 게이트 전극의 측면에 형성된 제2 절연막과, 상기 제1 게이트 전극 상에 형성된 제1 실리사이드막과, 상기 제2 게이트 전극 상에 형성된 제2 실리사이드막과 상기 제2 확산층 상에 형성된 제3 실리사이드막을 포함한다.
본 발명의 실시 형태를 이하에 도면을 참조하여 설명한다.
[제1 실시 형태]
제1 실시 형태는 메모리 트랜지스터의 확산층 상에 실리사이드막을 형성하지 않고, 또 주변 트랜지스터의 게이트를 구성하는 제1 및 제2 도전층 간의 절연막을 모두 제거한 구조의 예이다. 또, 제1 실시 형태에서는, NAND형 플래시 메모리를 예로 들어 설명하지만, 예를 들면 AND형 등, 메모리 셀이 일렬로 정렬된 구조의 것이라면, 그 외의 메모리에도 적용하는 것은 가능하다.
도 1a, 1b는 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 단면도를 나타낸다. 여기에서, 도 1a는 메모리 셀 영역의 소자 분리 영역에 대해 수직인 단면도를 나타내고, 도 1b는 메모리 셀 영역의 게이트 전극에 대해 수직인 단면도를 나타낸다.
도 1a, 1b에 나타낸 바와 같이, 제1 실시 형태에 관한 반도체 기억 장치는 메모리 셀 영역과, NMOS 영역 및 PMOS 영역으로 이루어지는 주변 회로 영역을 구비한다. 메모리 셀 영역에는 제1 간격 X를 갖는 메모리 트랜지스터(28)의 게이트가 형성되고, 주변 회로 영역에는 제1 간격 X 보다 넓은 제2 간격 Y을 갖는 NMOS 및 PMOS의 주변 트랜지스터(29, 30)의 게이트가 형성된다. 메모리 트랜지스터(28)의 게이트는 부유 게이트가 되는 제1 도전층(13a)과 제어 게이트가 되는 제2 도전층(18a)으로 이루어지고, 제1 및 제2 도전층(13a, 18a) 사이에 절연막(17)이 형성된다. 한편, 주변 트랜지스터(29, 30)의 게이트는 제1 도전층(13b, 13c)과 제2 도전층(18b, 18c)으로 이루어지고, 제1 및 제2 도전층(13b, 13c, 18b, 18c) 간에 절연막은 형성되지 않는다. 메모리 트랜지스터(28)의 게이트 간은 절연막(22a)으로 매립되고, 주변 트랜지스터(29, 30)의 게이트 측면에는 절연막(22b)이 각각 형성된다. 절연막(22a)과 절연막(22b)은 동일 재료로 동시에 형성된다. 메모리 트랜지스터(28)의 게이트를 사이에 두고 반도체 기판(11) 내에 제1 확산층(21)이 형성되고, 주변 트랜지스터(29, 30)의 게이트를 사이에 두고 반도체 기판(11) 내에 제2 확산층(24, 26)이 각각 형성된다. 메모리 트랜지스터(28)의 게이트, 주변 트랜지스터(29, 30)의 게이트 및 제2 확산층(24, 26) 상에는 살리사이드 (SALICIDE: Self Aligned Silicide)막(27a, 27b, 27c)이 형성되고, 메모리 트랜지스터(28)의 확산층(21) 상에는 살리사이드막이 형성되지 않는다.
또, 메모리 트랜지스터(28)의 게이트 사이는 절연막(22a)으로 매립되지만, 완전히 매립되는 경우에만 한정되지 않고, 확산층(21) 상에 살리사이드막이 형성되어 있지 않는 것이면, 절연막(22a) 내에 미소한 공간 (예를 들면 보이드)이 존재하고 있어도 좋다. 또, 도 1a에 나타낸 절연막(22a)은 메모리 트랜지스터의 게이트 표면 까지 퇴적되어 있지만, 확산층(21)의 표면을 피복한 것이면, 메모리 트랜지스터의 게이트 표면 까지 퇴적되어 있지 않아도 좋다. 또, 메모리 트랜지스터(28)의 게이트와 주변 트랜지스터(29)의 게이트는 예를 들면 제2 간격 Y을 갖도록 배치해도 좋다.
도 2a, 2b 내지 도 14a, 도 14b는 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 제조 공정의 단면도를 나타낸다. 이하에, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대해 설명한다.
먼저, 도 2a, 2b에 나타낸 바와 같이, 반도체 기판(11) 상에 게이트 절연막이 되는 제1 절연막(12)이 형성된다. 이 제1 절연막(12)은 예를 들면 100Å 정도의 막 두께를 갖는다. 다음에, 제1 절연막(12) 상에 제1 전극재(13)가 형성된다. 이 제1 전극재(13)는 불순물이 도입되어 있지 않은 폴리실리콘으로 이루어진다. 다음에, 제1 전극재(13) 상에 실리콘 질화막으로 이루어지는 제2 절연막(14)이 퇴적된다. 또, 메모리 트랜지스터 및 주변 트랜지스터에서의 채널의 제어를 위해, 제1 절연막(12)이 형성되기 전에 채널의 이온 주입 및 웰의 이온 주입이 행해지고 있다.
다음에, 도 3a, 3b에 나타낸 바와 같이, 제2 절연막(14), 제1 전극재(13), 제1 절연막(12) 및 반도체 기판(11)이 선택적으로 제거되어, 소자 분리용 홈이 형성된다. 이 소자 분리용 홈 내에 예를 들면 실리콘 산화막으로 이루어진 소자 분리용 절연막(15)이 퇴적되고, 이 소자 분리용 절연막(15)이 제2 절연막(14)의 표면이 노출할 때 까지 평탄화된다. 즉, 제2 절연막(14)은 소자 분리용 절연막(15)의 평탄화시, 스토퍼막으로 기능한다. 이와 같이 하여, 소자 분리용 절연막(15)으로 이루어진 STI (Shallow Trench Isolation) 구조의 소자 분리 영역이 형성된다.
다음에, 도 4a, 4b에 나타낸 바와 같이, 소자 분리 절연막(15)의 표면이 제1 전극재(13)의 표면보다 아래에 위치하도록, 소자 분리 절연막(15)의 일부가 에칭된다. 그 후, 제2 절연막(14)이 박리된다.
다음에, 도 5a, 5b에 나타낸 바와 같이, 제1 전극재(13) 상에 레지스트(16)가 형성되고, 이 레지스트(16)가 주변 회로 영역 상에만 남도록 패터닝된다. 이 패터닝된 레지스트(16)를 마스크로 하여 메모리 셀 영역의 제1 전극재(13)에 대해 이온 주입 및 열처리가 행해져, 제1 도전층(13a)이 형성된다. 여기에서, 메모리 트랜지스터가 NMOS 트랜지스터의 경우는 불순물로서 예를 들면 P(인)이 이용되고, 제1 도전층(13a)의 불순물 농도는 예를 들면 2×1020㎝-3 정도가 되도록 하는 조건에서 이온 주입이 행해진다. 또, N형 불순물로서는 P 대신에 As(비소)를 이용하는 경우도 고려된다. 상기와 같이 형성된 제1 도전층(13a)은 메모리 트랜지스터의 부유 게이트로서 기능한다. 이 제1 도전층(13a)이 형성된 후에, 레지스트(16)가 제거된다.
다음에, 도 6a, 6b에 나타낸 바와 같이, 제1 전극재(13), 제1 도전층(13a) 및 소자 분리 절연막(15) 상에 예를 들면 ONO(Oxide Nitride Oxide) 막으로 이루어진 제3 절연막(17)이 퇴적된다. 다음에, 주변 회로 영역의 제3 절연막(17)이 제거되고, 메모리 셀 영역에만 제3 절연막(17)이 잔존된다.
다음에, 도 7a, 7b에 나타낸 바와 같이, 제3 절연막(17), 제1 전극재(13) 및 소자 분리 절연막(15) 상에 제2 전극재(18)가 퇴적된다. 여기에서, 제2 전극재(18)는 불순물이 도입되어 있지 않은 폴리 실리콘으로 이루어진다.
다음에, 도 8a, 8b에 나타낸 바와 같이, 제2 전극재(18) 상에 레지스트(19)가 형성되고, 이 레지스트(19)가 패터닝된다. 이 패터닝된 레지스트(19)를 마스크로 하여, 제1 및 제2 전극재(13, 18), 제1 도전층(13a), 제3 절연막(17)이 제거된다. 이에 의해, 메모리 트랜지스터 및 주변 트랜지스터의 게이트 패턴이 형성된다.
다음에, 도 9a, 9b에 나타낸 바와 같이, 레지스트(19)가 제거된다. 다음에, 후산화가 행해져, 게이트 상에 산화막 (도시 생략)이 형성된다.
다음에, 도 10a, 10b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(20)가 형성되고, 이 레지스트(20)가 주변 회로 영역에만 남도록 패터닝된다. 이 패터닝된 레지스트(20)를 마스크로 하여 이온 주입이 행해져, 메모리 셀 영역의 반도체 기판(11) 내에 소스/드레인 확산층(21)이 형성된다. 여기에서, 메모리 트랜지스터가 NMOS 트랜지스터인 경우는 불순물로서 예를 들면 P 또는 As가 이용된다. 그 후, 레지스트(20)가 제거된다.
다음에, 도 11a, 11b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 제4 절연막(22)이 형성된다. 이 때, 제4 절연막(22)은 메모리 셀 영역의 게이트 간을 완전히 매립하고, 주변 회로 영역의 게이트 사이는 매립되지 않도록 한다. 즉, 메모리 셀 영역의 게이트 간의 거리를 X, 주변 회로 영역의 게이트 간의 거리를 제4 절연막(22)의 막 두께를 A로 하면, 이하의 수학식 1의 관계를 만족한다.
Figure 112002025741601-pat00001
예를 들면, 메모리 셀 영역의 게이트 간의 거리 X를 F (최소 가공 치수), 주변 회로 영역의 게이트 간의 거리 Y를 2F∼3F로 하는 경우, 제4 절연막(22)의 막 두께 A는 이하의 수학식 2의 관계를 만족하도록 설정된다.
Figure 112002025741601-pat00002
또, 주변 회로 영역의 게이트 간의 거리 Y는 메모리 셀 영역의 게이트 간의 거리 X의 1.3배 내지 5.0배로 해도 좋다. 이 경우, 주변 회로 영역의 게이트 중에, 선택 트랜지스터의 게이트를 포함해도 좋다.
또, 제4 절연막(22)은 산화막으로 이루어지는 것이 바람직하다. 즉, 제4 절연막(22)은 예를 들면, 실리콘 산화막(SiOx), TEOS (Tetra Ethyl Ortho Silicate)막, 오존 TEOS막, HTO (High Temperature Oxide) 막, SOG (Spin On Glass)막, 도포형의 유기계 산화막, SA-CVD (Semi Atmospheric-Chemical Vapor Deposition)막, 플라즈마 CVD막, 또는 PSG (Phosphorous Silicate Glass)막 등으로 이루어진다.
다음에, 도 12a, 12b에 나타낸 바와 같이, 제4 절연막(22)이 에칭백되고, 제2 전극재(18)와 제1 절연막(12) 또는 주변 트랜지스터의 확산층 영역의 표면이 노출된다. 이와 같이 하여, 메모리 셀 영역에서는 게이트 간에 매립 절연막(22a)이 형성되고, 주변 회로 영역에서는 게이트의 측면에 측벽 절연막(22b)이 형성된 다.
다음에, 도 13a, 13b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(23)이 형성되고, 이 레지스트(23)가 PMOS 영역에만 남도록 패터닝된다. 이 패터닝된 레지스트(23)를 마스크로 하여, 예를 들면 As(비소)를 불순물로 하여, 가속 전압이 약 수십 KeV, 도즈량이 약 1015㎝-2의 조건에서 이온 주입이 행해진다. 즉, 메모리 셀 영역의 제2 전극재(18), NMOS 영역의 제2 전극재(18) 및 반도체 기판(11) 내에 불순물이 도입된다. 그리고, 도입된 불순물을 열처리로 확산시킴으로써, 메모리 셀 영역에서는 제2 도전층(18a)이 형성되고, NMOS 영역에서는 제1 및 제2 도전층(13b, 18b), N+형의 소스/드레인 확산층(24)이 형성된다. 여기에서, NMOS 영역의 제1 도전층(13b)은 NMOS 영역의 제2 전극재(18)에 도입된 불순물을 NMOS 영역의 제1 전극재(13)에 확산시킴으로써 형성된다. 상기 공정 후, 레지스트(23)가 제거된다.
다음에, 도 14a, 14b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(25)가 형성되고, 이 레지스트(25)가 메모리 셀 영역 및 NMOS 영역에만 남도록 패터닝된다. 이 패터닝된 레지스트(25)를 마스크로 하여, 예를 들면 B(붕소)를 불순물로 하여 가속 전압이 약 수십 KeV, 도즈량이 약 1015㎝-2의 조건에서 이온 주입이 행해진다. 즉, PMOS 영역의 제2 전극재(18) 및 반도체 기판(11) 내에 불순물이 도입된다. 그리고, 도입된 불순물을 열처리로 확산시킴으 로써, PMOS 영역에서는, 제1 및 제2 도전층(13c, 18c), P+형의 소스/드레인 확산층(26)이 형성된다. 여기에서, PMOS 영역의 제1 도전층(13c)은 PMOS 영역의 제2 전극재(18)에 도입된 불순물을 PMOS 영역의 제1 전극재(13)에 확산시킴으로써 형성된다. 상기 공정 후, 레지스트(25)가 제거된다.
다음에, 도 1a, 1b에 나타낸 바와 같이, 게이트의 표면이 노출하도록 게이트 상의 산화막이 제거됨과 동시에, 주변 트랜지스터의 소스/드레인 확산층(24, 26)이 노출하도록 제1 절연막(12)이 제거된다. 다음에, 제2 도전층(18a, 18b, 18c), 매립 절연막(22a), 측벽 절연막(22b), 소스/드레인 확산층(24, 26) 상에, 예를 들면, Co(코발트) 또는 Ti(티탄) 등으로 이루어진 고융점 금속막이 퇴적된다. 다음에, 열처리가 행해져, 고융점 금속과 실리콘을 반응시킨다. 이에 의해, 메모리 셀 영역의 제2 도전층(18a) 상, 주변 회로 영역의 제2 도전층(18b, 18c) 및 소스/드레인 확산층(24, 26) 상에, 살리사이드막(27a, 27b, 27c)이 각각 형성된다. 그 후, 미반응의 고융점 금속막이 제거된다. 이와 같이 하여, 메모리 셀 영역에서는 확산층(21) 상에 살리사이드막이 존재하지 않는 메모리 트랜지스터(28)가 형성되고, 주변 회로 영역에서는 확산층(24, 26) 상에 살리사이드막(27c)이 존재하는 NMOS 트랜지스터(29) 및 PMOS 트랜지스터(30)가 형성된다.
또, 상기와 같은 소자 형성 공정 후는, 공지의 기술을 이용하여 게이트 전극 상에 층간 절연막(도시하지 않음)이 퇴적되고, 이 층간 절연막 내에 예를 들면 W (텅스텐)으로 이루어지는 컨택트(도시하지 않음)가 형성되고, 이 컨택트에 접속하는 배선층(도시하지 않음)이 형성된다.
또, 메모리 트랜지스터(28)는 P형이어도 좋다. 이 경우, 예를 들면, PMOS 트랜지스터(30)의 제1 및 제2 전극재(13, 18)에 불순물을 도입할 때에, 메모리 트랜지스터(28)의 제1 및 제2 전극재(13, 18)에도 불순물을 동시에 도입하면 좋다.
또, 주변 트랜지스터(29, 30)의 확산층(24, 26)은 LDD(Lightly Doped Drain) 구조이어도 좋다. 즉, 제4 절연막(22)을 퇴적하기 전에, NMOS 및 PMOS 영역의 소정 반도체 기판(11) 내에 N-형, P-형의 확산층을 형성하고, 그 후, 상술한 바와 같이 N+형, P+형의 확산층(24, 26)을 형성하면 좋다.
또, 도 12a, 12b에 나타낸 공정에서, 제4 절연막(22)을 에칭백함으로써, 주변 트랜지스터의 확산층 영역의 반도체 기판(11)의 표면 및 제2 전극재(18)의 표면이 노출하기 때문에, 이들 표면 상에 보호막을 형성하여 두어도 좋다. 즉, 에칭백 공정 후, 이들 표면을 얇게 산화시키든지 또는 산화막을 퇴적시킴으로써 보호막을 형성하고, 도 13a, 13b 및 도 14a, 14b에 나타낸 이온 주입 및 활성화 공정 후에 살리사이드막(27a, 27b, 27c)를 형성하기 전에, 이 보호막을 제거하면 좋다.
또, 도 12a, 12b에 나타낸 에칭백 공정을 생략하여도 좋다. 이 경우, 도 11a, 11b에 나타낸 제4 절연막(22)을 퇴적한 후, 도 13a, 13b 및 도 14a, 14b에 나타낸 이온 주입 및 활성화 공정이 행해진다. 여기에서 이온 주입시, 제2 전극재(18)와 제1 절연막(12) 상에 퇴적한 제4 절연막(22)을 통과하여, 제2 전극재(18)와 반도체 기판(11) 내에 이온이 이르도록 하는 가속 에너지를 조정할 필요가 있다.
상기 제1 실시 형태에 의하면, 메모리 트랜지스터(28)의 게이트 간에 매립 절연막(22a)을 형성하기 때문에, 메모리 트랜지스터(28)의 확산층(21) 및 부유 게이트 상에는 살리사이드막이 형성되지 않는다. 따라서, 메모리 셀 영역의 플래시 메모리로서의 특성을 거의 변화시키지 않기 때문에, 메모리 트랜지스터(28)의 디바이스 특성의 신뢰성이 저하하는 것을 방지할 수 있다. 동시에, 주변 트랜지스터(29, 30)에서는 게이트 및 확산층(24, 26) 상에 살리사이드막(27b, 27c)이 형성됨과 동시에, 메모리 트랜지스터(28)에서는 제어 게이트 상에만 살리사이드막(27a)이 형성된다. 이 때문에, 주변 트랜지스터(29, 30)의 게이트 및 확산층(25, 26)의 저저항화를 도모할 수 있는 동시에, 메모리 트랜지스터(28)의 제어 게이트의 저저항화를 도모할 수 있다. 따라서, 주변 트랜지스터(29, 30)의 게이트 및 확산층(24, 26))의 저저항화는 소자의 고성능화에 기여하고, 메모리 트랜지스터(28)의 제어 게이트의 저저항화는 메모리 셀 어레이를 대용량화한 경우에 어레이의 분할수가 적게 되기 때문에 칩 면적의 축소에 크게 공헌할 수 있다.
또, 메모리 셀 영역의 소스/드레인 확산층(21) 상에 살리사이드막(27d)이 형성되지 않는다. 이 때문에, 전극재 형성과 디바이스 동작을 양립시키는 경우에도, 메모리 셀 디바이스의 설계상의 자유도가 현저히 제한된다고 하는 문제를 회피할 수 있다.
또, 제1 전극층(13)의 분리는, 도 13a, 13b에 나타낸 소자 분리 영역의 형성과 자기 정합적으로 형성되기 때문에, 셀 사이즈의 미세화를 도모하는 것이 가능하 다.
또, 시스템 LSI에서 표준적으로 사용되는 일이 많은 살리사이드 기술을 이용하여, NAND형 플래시 메모리의 제조를 가능하게 하고 있다. 즉, 제1 실시 형태는 고속 동작성, 저소비 전력화, 저전력 구동이라고 하는 소자의 고성능화, 고기능화가 요구되는 플래시 메모리와 시스템 LSI의 혼재 칩의 제조 등에 대해서도, 매우 유효한 제조 방법이다.
또, 주변 회로 영역의 확산층(24, 26) 상에 살리사이드막(27c)이 형성되기 때문에, 메모리 셀의 특성 열화 없이, 확산층(24, 26)에 접속하는 컨택트의 저항을 저감할 수 있다. 따라서, 컨택트 저항에 의한 전압 강하에 의해, 주변 트랜지스터(29, 30)의 드라이브 전류의 감소를 억제할 수 있다.
[제2 실시 형태]
제2 실시 형태는 상기 제1 실시 형태에서의 주변 트랜지스터의 제1 및 제2 도전층 간에 개구부를 갖는 절연막을 설치한 예이다.
도 15a, 15b는 본 발명의 제2 실시 형태에 관한 반도체 기억 장치의 단면도를 나타낸다. 도 15a, 15b에 나타낸 바와 같이, 제2 실시 형태에 관한 반도체 기억 장치에서, 제1 실시 형태와 다른 점은 주변 트랜지스터(29, 30)의 제1 및 제2 도전층(13b, 18b, 13c, 18c) 간에 개구부(31)를 갖는 절연막(17)을 설치한 것이다. 이 절연막(17)은 메모리 트랜지스터(28)의 제1 및 제2 도전층(13a, 18a) 간에 설치한 절연막(17)과 동일 재료로 동시에 형성된다. 또, 절연막(17)의 개구부(31)는 제1 및 제2 도전층(13b, 18b, 13c, 18c) 간의 중앙에 설치되는 것이 바람직하다. 또, 절연막(17)의 개구부(31)는 제1 도전층(13b, 13c)과 제2 도전층(18b, 18c)을 도통시키기 위해 설치한 것이기 때문에, 도통 가능하면 개구부(31)의 수나 형상은 어떠해도 좋고, 또 개구부(31)는 복수개 설치해도 좋다.
도 16a, 16b 내지 도 21a, 21b는 본 발명의 제2 실시 형태에 관한 반도체 기억 장치의 제조 공정의 단면도를 나타낸다. 이하에, 제2 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대해 설명한다. 이 제2 실시 형태에 관한 반도체 기억 장치의 제조 방법에서는, 상기 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법과 동일한 공정은 설명을 생략하고, 다른 공정만 설명한다.
먼저, 도 2a, 2b 내지 도 5a, 5b에 나타낸 바와 같이, 제1 실시 형태와 동일하게, 메모리 셀 영역에 제1 도전층(13a)이 형성된다.
다음에, 도 16a, 16b에 나타낸 바와 같이, 제1 전극재(13), 제1 도전층(13a) 및 소자 분리 절연막(15) 상에 예를 들면 ONO막으로 이루어진 제3 절연막(17)이 퇴적된다. 다음에, 주변 회로 영역의 제3 절연막(17)이 선택적으로 제거되어, 개구부(31)가 형성된다.
다음에, 도 17a, 17b에 나타낸 바와 같이, 제3 절연막(17), 제1 전극재(13), 제1 도전층(13a) 및 소자 분리 절연막(15) 상에 제2 전극재(18)가 퇴적된다. 여기에서, 제2 전극재(18)는 불순물이 도입되어 있지 않은 폴리 실리콘으로 이루어진다.
다음에, 도 18a, 18b에 나타낸 바와 같이, 제2 전극재(18) 상에 레지스트(19)가 형성되고, 이 레지스트(19)가 패터닝된다. 이 패터닝된 레지스트(19)를 마스크로 하여, 제1 및 제2 전극재(13, 18), 제3 절연막(17) 및 제1 도전층(13a)이 제거된다. 이에 의해, 메모리 트랜지스터 및 주변 트랜지스터의 게이트 패턴이 형성된다.
다음에, 도 19a, 19b에 나타낸 바와 같이, 레지스트(19)가 제거된다. 다음에, 후산화가 행해져, 게이트 상에 산화막 (도시 생략)이 형성된다.
다음에, 도 20a, 20b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(20)가 형성되어 패터닝된다. 이 패터닝된 레지스트(20)를 마스크로 하여 이온 주입이 행해지고, 메모리 셀 영역의 반도체 기판(11) 내에 N+형 소스/드레인 확산층(21)이 형성된다. 그 후, 레지스트(20)가 제거된다.
다음에, 도 21a, 21b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 수학식 1의 관계를 만족하는 바와 같이 제4 절연막(22)이 형성된다.
다음에, 도 22a, 22b에 나타낸 바와 같이, 제4 절연막(22)이 에칭백되고, 제2 전극재(18)와 제1 절연막(12) 또는 주변 트랜지스터의 확산층 영역의 표면이 노출된다. 이와 같이 하여, 메모리 셀 영역에서는 게이트 전극 간에 매립 절연막(22a)이 형성되고, 주변 회로 영역에서는 게이트 전극의 측면에 측벽 절연막(22b)이 형성된다.
다음에, 도 23a, 23b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(23)가 형성되어 패터닝된다. 이 패터닝된 레지스트(23) 를 마스크로 하여, 예를 들면 As(비소)를 불순물로 하여, 이온 주입이 행해진다. 그리고, 도입된 불순물을 열처리로 확산시킴으로써, 메모리 셀 영역에서는 제2 도전층(18a)이 형성되고, NMOS 영역에서는 제1 및 제2 도전층(13b, 18b), N+형의 소스/드레인 확산층(24)이 형성된다. 여기에서, NMOS 영역의 제1 도전층(13b)은 NMOS 영역의 제2 전극재(18)에 도입된 불순물을 제3 절연막(17)의 개구부(31)로부터 NMOS 영역의 제1 전극재(13)에 확산시킴으로써 형성된다. 상기 공정 후, 레지스트(23)가 제거된다.
다음에, 도 24a, 24b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(25)가 형성되어 패터닝된다. 이 패터닝된 레지스트(25)를 마스크로 하여, 예를 들면 B(붕소)를 불순물로 하여 이온 주입이 행해진다. 그리고, 도입된 불순물을 열처리로 확산시킴으로써, PMOS 영역에서는 제1 및 제2 도전층(13c, 18c), P+형 소스/드레인 확산층(26)이 형성된다. 여기에서 PMOS 영역의 제1 도전층(13c)은 PMOS 영역의 제2 전극재(18)에 도입된 불순물을 제3 절연막(17)의 개구부(31)로부터 PMOS 영역의 제1 전극재(13)에 확산시킴으로써 형성된다. 상기 공정 후, 레지스트(25)가 제거된다.
다음에, 도 15a, 15b에 나타낸 바와 같이, 메모리 셀 영역의 제2 도전층(18a) 상, 주변 회로 영역의 제2 도전층(18b, 18c) 상, 주변 회로 영역의 소스/드레인 확산층(24, 26) 상에 살리사이드(27a, 27b, 27c)가 각각 형성된다.
상기 제2 실시 형태에 의하면, 제1 실시 형태와 동일한 효과를 얻을 수 있 다.
게다가, 주변 트랜지스터(29, 30)에서는, 제1 및 제2 도전층(13b, 18b, 13c, 18c) 사이에, 개구부(31)를 갖는 제3 절연막(17)을 설치하고 있다. 이 때문에, 게이트 전극의 단부에서는 제1 및 제2 도전층(13b, 18b, 13c, 18c) 사이에 제3 절연막(17)을 거친 3층 구조가 되어 있다. 한편, 메모리 트랜지스터에서는, 제1 및 제2 도전층(13a, 18a) 사이의 전면에 제3 절연막(17)이 개재된 3층 구조로 되어 있다. 따라서, 게이트 가공이 행해지는 게이트 전극의 단부에 관해서는, 주변 트랜지스터(29, 30) 및 메모리 트랜지스터(28)에서의 게이트의 적층 구조가 동일하게 되어 있다. 이 때문에, 메모리 트랜지스터(28)와 주변 트랜지스터(29, 30)에서 에칭 조건을 변하게 하는 일 없이, 동시에 게이트 가공을 행하는 것이 가능하게 된다.
[제3 실시 형태]
제3 실시 형태는 상기 제2 실시 형태의 구조와 동일하지만, 메모리 트랜지스터와 이 메모리 트랜지스터와 동일한 도전형의 주변 트랜지스터에서의 제1 전극재를 동시에 도전화하는 점이 다르다.
도 25a, 25b 내지 도 35a, 35b는 본 발명의 제3 실시 형태에 관한 반도체 기억 장치의 제조 공정의 단면도를 나타낸다. 이하에, 제3 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대해 설명한다. 이 제3 실시 형태에 관한 반도체 기억 장치의 제조 방법에서는, 상기 제1 및 제2 실시 형태에 관한 반도체 기억 장치의 제조 방법과 동일한 공정은 설명을 생략하고, 다른 공정만 설명한다.
먼저, 도 2a, 2b 내지 도 4a, 4b에 나타낸 바와 같이, 제1 실시 형태와 동일하게, 제1 절연막(12) 상에 제1 전극재(13)가 형성된 후, 소자 분리 절연막(15)으로 이루어진 소자 분리 영역이 형성된다.
다음에, 도 25a, 25b에 나타낸 바와 같이, 제1 전극재(13) 상에 레지스트(16a)가 형성되고, 이 레지스트(16a)가 PMOS 영역 상에만 남도록 패터닝된다. 이 패터닝된 레지스트(16a)를 마스크로 하여, 메모리 셀 영역 및 NMOS 영역의 제1 전극재(13)에 대해 이온 주입 및 열처리가 행해져, 제1 도전층(13a, 13b)이 형성된다. 이 때, N형 불순물로서 예를 들면 P가 이용되고, 가속 전압이 약 수십 KeV, 도즈량이 약 1015㎝-2의 조건에서 이온 주입이 행해진다. 또, 부호 13a는 메모리 셀 영역의 제1 도전층을 나타내고, 부호 13b는 NMOS 영역의 제1 도전층을 나타낸다. 그 후, 레지스트(16a)가 제거된다.
다음에, 도 26a, 26b에서 나타낸 바와 같이, 제1 전극재(13) 및 제1 도전층(13a, 13b) 상에 레지스트(16b)가 형성되고, 이 레지스트(16b)가 메모리 셀 영역 및 NMOS 영역 상에만 남도록 패터닝된다. 이 패터닝된 레지스트(16b)를 마스크로 하여, PMOS 영역의 제1 전극재(13)에 대해 이온 주입 및 열처리가 행해져, 제1 도전층(13c)이 형성된다. 이 때, P형 불순물로서 예를 들면 B가 이용되고, 가속 전압이 약 수십 KeV, 도즈량이 1015㎝-2의 조건에서 이온 주입이 행해진다. 그 후, 레지스트(16b)가 제거된다.
다음에, 도 27a, 27b에 나타낸 바와 같이, 제1 도전층(13a, 13b, 13c) 및 소 자 분리 절연막(15) 상에 예를 들면 ONO막으로 이루어진 제3 절연막(17)이 퇴적된다. 다음에, 주변 회로 영역의 제3 절연막(17)이 선택적으로 제거되어, 개구부(31)가 형성된다.
다음에, 도 28a, 28b에 나타낸 바와 같이, 제3 절연막(17), 제1 도전층(13b, 13c) 및 소자 분리 절연막(15) 상에 제2 전극재(18)가 퇴적된다. 여기에서, 제2 전극재(18)는 불순물이 도입되어 있지 않은 폴리 실리콘으로 이루어진다.
다음에, 도 29a, 29b에 나타낸 바와 같이, 제2 전극재(18) 상에 레지스트(19)가 형성되어 패터닝된다. 이 패터닝된 레지스트(19)를 마스크로 하여, 제2 전극재(18), 제3 절연막(17) 및 제1 도전층(13a, 13b, 13c)이 제거된다. 이에 의해, 메모리 트랜지스터 및 주변 트랜지스터의 게이트 패턴이 형성된다.
다음에, 도 30a, 30b에 나타낸 바와 같이, 레지스트(19)가 제거된다. 다음에, 후산화가 행해져, 게이트 상에 산화막 (도시 생략)이 형성된다.
다음에, 도 31a, 31b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(20)가 형성되어 패터닝된다. 이 패터닝된 레지스트(20)를 마스크로 하여 이온 주입이 행해져, 메모리 셀 영역의 반도체 기판(11) 내에 N+형 소스/드레인 확산층(21)이 형성된다. 그 후, 레지스트(20)가 제거된다.
다음에, 도 32a, 32b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 수학식 1의 관계를 만족하는 바와 같이 제4 절연막(22)이 형성된다.
다음에, 도 33a, 33b에 나타낸 바와 같이, 제4 절연막(22)이 에칭백되고, 제2 전극재(18)와 제1 절연막(12) 또는 주변 트랜지스터의 확산층 영역의 표면이 노출된다. 이와 같이 하여, 메모리 셀 영역에서는 게이트 전극 간에 매립 절연막(22a)이 형성되고, 주변 회로 영역에서는 게이트 전극의 측면에 측벽 절연막(22b)이 형성된다.
다음에, 도 34a, 34b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(23)가 형성되어, 이 레지스트(23)가 PMOS 영역 상에 남도록 패터닝된다. 이 패터닝된 레지스트(23)를 마스크로 하여, 예를 들면 As를 불순물로 하여, 이온 주입이 행해진다. 그리고, 도입된 불순물을 열처리로 확산시킴으로써, 메모리 셀 영역에서는 제2 도전층(18a)이 형성되고, NMOS 영역에서는 제1 및 제2 도전층(18b), N+형의 소스/드레인 확산층(24)이 형성된다. 그 후, 레지스트(23)가 제거된다.
다음에, 도 35a, 35b에 나타낸 바와 같이, 제1 절연막(12) 및 제2 전극재(18) 상에 레지스트(25)가 형성되고, 이 레지스트(25)가 메모리 셀 영역 및 NMOS 영역 상에 남도록 패터닝된다. 이 패터닝된 레지스트(25)를 마스크로 하여, 예를 들면 B를 불순물로 하여 이온 주입이 행해진다. 그리고, 도입된 불순물을 열처리로 확산시킴으로써, PMOS 영역에서는 제2 도전층(18c), P+형 소스/드레인 확산층(26)이 형성된다. 그 후, 레지스트(25)가 제거된다.
다음에, 도 15a, 15b에 나타낸 바와 같이, 제2 실시 형태와 동일하게, 메모 리 셀 영역의 제2 도전층(18a) 상, 주변 회로 영역의 제2 도전층(18b, 18c) 상, 주변 회로영역의 소스/드레인 확산층(24, 26) 상에, 살리사이드막(27a, 27b, 27c)이 각각 형성된다.
상기 제3 실시 형태에 의하면, 제1 실시 형태 및 제2 실시 형태와 동일한 효과를 얻을 수 있다.
게다가, 메모리 트랜지스터(28) 및 주변 트랜지스터(29)에서의 제1 전극재(13)를 동시에 도전화한다. 이 때문에, 제조 공정수의 감소 및 제조의 용이화를 도모할 수 있다.
그리고, 메모리 트랜지스터(28)가 P형인 경우는, 메모리 셀 영역에서의 제1 전극재(13)는 PMOS 영역에서의 제1 전극재(13)와 동시에 도전화하면 좋다.
[제4 실시 형태]
제4 실시 형태는 상기 제3 실시 형태의 구조와 동일하지만, 처음부터 도전성을 갖는 제1 전극재를 이용하는 점이 다르다.
도 36a, 36b 내지 도 39a, 39b는 본 발명의 제4 실시 형태에 관한 반도체 기억 장치의 제조 공정의 단면도를 나타낸다. 이하에, 제4 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대해 설명한다. 이 제4 실시 형태에 관한 반도체 기억 장치의 제조 방법에서는, 상기 제3 실시 형태에 관한 반도체 기억 장치의 제조 방법과 동일한 공정은 설명을 생략하고, 다른 공정만 설명한다.
먼저, 도 36a, 36b에 나타낸 바와 같이, 반도체 기판(11) 상에 게이트 절연막이 되는 제1 절연막(12)이 형성된다. 다음에, 제1 절연막(12) 상에 불순물이 도 입되어 있는 N+형 제1 도전층(41)이 형성되고, 이 제1 도전층(41) 상에 실리콘 질화막으로 이루어진 제2 절연막(14)이 퇴적된다.
다음에, 도 37a, 37b에 나타낸 바와 같이, 제2 절연막(14), 제1 도전층(41), 제1 절연막(12) 및 반도체 기판(11)이 선택적으로 제거되어, 소자 분리용 홈이 형성된다. 이 소자 분리용 홈 내에 실리콘 산화막으로 이루어진 소자 분리용 절연막(15)이 퇴적되고, 이 소자 분리용 절연막(15)이 제2 절연막(14)의 표면이 노출할 때 까지 평탄화된다. 이와 같이 하여, 소자 분리용 절연막(15)으로 이루어진 STI 구조의 소자 분리 영역이 형성된다.
다음에, 도 38a, 38b에 나타낸 바와 같이, 소자 분리 절연막(15)의 표면이 제1 도전층(41)의 표면보다 아래에 위치하도록 소자 분리 절연막(15)의 일부가 에칭된다. 그 후, 제2 절연막(14)이 박리된다.
다음에, 도 39a, 39b에 나타낸 바와 같이, 제1 도전층(41) 상에 레지스트(16)가 형성되고, 이 레지스트(16)가 메모리 셀 영역 및 NMOS 영역 상에만 남도록 패터닝된다. 이 패터닝된 레지스트(16)를 마스크로 하여, PMOS 영역의 제1 도전층(41)에 대해 이온 주입 및 열처리가 행해져, P+형의 제1 도전층(42)이 형성된다. 이 때, P형 불순물로서 예를 들면 B가 이용되고, 가속 전압이 약 수십 KeV, 도즈량이 약 1015㎝-2의 조건에서 이온 주입이 행해진다. 이 도 39a, 39b에 나타낸 공정에서의 불순물의 도즈량은 제1 도전층(41)에서의 불순물의 도즈량의 약 2배 정도이다. 다음에, 레지스트(16)가 제거된다.
그 후는, 제3 실시 형태와 동일하게 도 27a, 27b 내지 도 35a, 35b에 나타낸 공정을 거쳐, 도 15a, 15b에 나타낸 바와 같은 반도체 기억 장치가 형성된다.
상기 제4 실시 형태에 의하면, 제1 및 제2 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 메모리 셀 영역 및 NMOS 영역에서의 제1 전극재(13)를 도전화하는 공정을 생략할 수 있다. 이 때문에, 제조 공정수의 감소 및 제조의 용이화를 도모할 수가 있다.
[제5 실시 형태]
제5 실시 형태는 메모리 트랜지스터의 근방에, 메모리 트랜지스터를 제어하는 선택 트랜지스터가 배치되어 있는 반도체 기억 장치의 예이다.
도 40, 도 41은 본 발명의 제5 실시 형태에 관한 반도체 기억 장치의 단면도를 나타낸다. 여기에서, 도 40은 선택 트랜지스터의 제1 및 제2 도전층 간에 절연막이 형성되어 있지 않은 구조로, 도 40은 선택 트랜지스터의 제1 및 제2 도전층 간에 개구부를 갖는 절연막이 형성되는 구조이다. 이하에, 제5 실시 형태에 관한 반도체 기억 장치에 대해 설명한다. 이 제5 실시 형태에 관한 반도체 기억 장치에서는, 상기 제1 내지 제4 실시 형태에 관한 반도체 기억 장치와 동일한 구조는 설명을 생략하고, 다른 구조만 설명한다.
도 40, 도 41에 나타낸 바와 같이, 제5 실시 형태에 관한 반도체 기억 장치는, 메모리 트랜지스터의 근방에 선택 트랜지스터가 배치되어 있다. 이들 메모리 트랜지스터 및 선택 트랜지스터에서, 게이트 간에 절연막(22a)이 형성되고, 이 절 연막(22a)에서 확산층(21)의 표면을 피복하고 있다 이 때문에, 게이트 상에는 살리사이드(27a)가 각각 형성되지만, 확산층(21) 상에는 살리사이드막이 형성되지 않는다. 또, 메모리 트랜지스터의 게이트와 선택 트랜지스터의 게이트는 상술한 제1 간격 X를 가지고 배치되면 좋다.
상기 제5 실시 형태에 의하면, 제1 및 제2 실시 형태와 동일한 효과를 얻을 수 있다.
[제6 실시 형태]
제6 실시 형태는 P형의 제1 도전층과 N형의 제2 도전층으로 이루어진 PMOS 트랜지스터를 형성하는 것에 대해, 제1 도전층에 불순물이 주입되지 않은 전극재를 이용한 예이다.
도 42, 도 43은 본 발명의 제6 실시 형태에 관한 반도체 기억 장치의 단면도를 나타낸다. 도 42는 메모리 셀 영역의 소자 분리 영역에 대해 수직인 단면도를 나타내고, 도 43은 메모리 셀 영역의 게이트 전극에 대해 수직인 단면도를 나타낸다.
도 42에 나타낸 바와 같이, 제6 실시 형태에 관한 반도체 기억 장치는 메모리 셀 영역과, NMOS 영역 및 PMOS 영역으로 이루어지는 주변 회로 영역을 구비한다. PMOS 영역의 PMOS 트랜지스터(125)는 반도체 기판(111) 상에 형성된 P+형 제1 및 제2 도전층(113c, 116c)과, 제2 도전층(116c) 상에 형성된 개구부(120)를 갖는 절연막(119)과, 절연막(119) 및 제2 도전층(116c) 상에 형성된 N+형 제3 도전층(121c)으로 이루어진다 NMOS 영역의 NMOS 트랜지스터(124)는, 반도체 기판(111) 상에 형성된 N+형 제1 및 제2 도전층(113b, 116b)과, 제2 도전층(116b) 상에 형성된 개구부(120)를 갖는 절연막(119)과, 절연막(119) 및 제2 도전층(116b) 상에 형성된 N+형 제3 도전층(121b)으로 이루어진다. 메모리 셀 영역의 메모리 트랜지스터(123)는 반도체 기판(111) 상에 형성된 N+형 제1 및 제2 도전층(113a, 116a)과, 제2 도전층(116a) 상에 형성된 절연막(119)과, 절연막(119) 상에 형성된 N+형 제3 도전층(121a)으로 이루어진다.
상기 주변 회로 영역에서, 절연막(119)은 제2 도전층(116b, 116c)과 제3 도전층(121b, 121c) 간의 단부에만 존재하고 있으면 된다. 이 때문에, 절연막(119)의 개구부(120)는 제2 도전층(116b, 116c)과 제3 도전층(121b, 121c) 간의 중앙에 위치하는 것이 바람직하다. 또, 절연막(119)의 개구부(120)는 제1 및 제2 도전층(113b, 113c, 116b, 116c)과 제3 도전층(121b, 121c)을 도통시키기 위해 설치되는 것이기 때문에, 도통 가능하면 개구부(120)의 수나 형상은 어느 것이어도 좋고, 또, 개구부(120)는 복수개 설치해도 좋다. 또한, 주변 회로 영역의 절연막(119)은 모두 제거하는 것도 가능하다.
상기 메모리 셀 영역에서, 제1 및 제2 도전층(113a, 116a)은 메모리 트랜지스터(123)의 부유 게이트로서 기능하고, 제3 도전층(121a)은 메모리 트랜지스터(123)의 제어 게이트로 기능한다.
또, 통상, PMOS 트랜지스터는 P형 도전층으로 이루어지지만, 제6 실시 형태에 관한 PMOS 트랜지스터(125)의 제3 도전층(121c)은 N+형 도전층으로 되어 있다. 여기에서, PMOS 트랜지스터(125)의 게이트로서 충분한 기능을 달성하기 위해서는, 제1 내지 제3 도전층(113a, 113b, 113c, 116a, 116b, 116c, 121a, 121b, 121c)의 불순물 농도를 각각 1×1018㎝-3 이상으로 하는 것이 바람직하다.
도 43에 나타낸 바와 같이, 제6 실시 형태에 관한 반도체 기억 장치에서는, NMOS 영역 및 PMOS 영역의 제3 도전층(121b, 121c)을 동일 도전형 (N+형)의 동일 층에 형성할 수 있다. 따라서, NMOS 트랜지스터(124)의 제3 도전형(121b)과 PMOS 트랜지스터(125)의 제3 도전층(121c)을 소자 분리 절연막(115)으로 분리하지 않아도 좋다. 즉, 제3 도전층(121b)과 제3 도전층(121c)은 소자 분리 절연막(115) 상에서 연속하여 형성된다.
도 44 내지 도 51은 본 발명의 제6 실시 형태에 관한 반도체 기억 장치의 제조 공정의 단면도를 나타낸다. 이하에, 제6 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대해 설명한다.
먼저, 도 44에 나타낸 바와 같이, 반도체 기판(111) 상에 게이트 절연막이 되는 제1 절연막(112)이 형성되고, 이 제1 절연막(112) 상에 제1 전극재(113)가 형성된다. 이 제1 전극재(113)는 불순물이 주입되어 있지 않은 폴리실리콘으로 이루어진다. 다음에, 제1 전극재(113) 상에 예를 들면 실리콘 질화막으로 이루어지는 제2 절연막(114)이 퇴적된다.
다음에, 도 45에 나타낸 바와 같이, 제2 절연막(114), 제1 전극재(113), 제1 절연막(112) 및 반도체 기판(111)이 선택적으로 제거되어, 소자 분리용 홈이 형성된다. 이 소자 분리용 홈 내에 예를 들면 산화막으로 이루어지는 소자 분리 절연막(115)이 퇴적되고, 이 소자 분리 절연막(115)이 제2 절연막(114)의 표면이 노출할 때 까지 평탄화된다. 즉, 제2 절연막(114)은 소자 분리 절연막(115)의 평탄화시, 스토퍼막으로서 기능한다. 이와 같이 하여, 소자 분리 절연막(115)으로 이루어지는 STI(Shallow Trench Isolation) 구조의 소자 분리 영역이 형성된다. 그 후, 제2 절연막(114)이 박리된다.
다음에, 도 46에 나타낸 바와 같이 제1 전극재(113) 및 소자 분리 절연막(115) 상에 불순물이 주입되어 있지 않은 폴리 실리콘으로 이루어지는 제2 전극재(116)가 형성된다. 다음에, 소자 분리 절연막(115)의 표면이 노출할 때 까지, 제2 전극재(116)가 제거된다.
다음에, 도 47에 나타낸 바와 같이, 제2 전극재(116) 및 소자 분리 절연막( 115) 상에 레지스트(117)가 형성되고, 이 레지스트(117)가 PMOS 영역 상에만 남도록 패터닝된다. 이 패터닝된 레지스트(117)를 마스크로 하여, 메모리 셀 영역 및 NMOS 영역의 제2 전극재(116)에 대해 이온 주입이 행해진다. 이 이온 주입에서는, 예를 들면 N형 불순물로서 As(비소) 또는 P(인)가 이용된다. 그 후, 열처리에 의해, 제2 전극재(116)에 주입된 불순물을 제1 전극재(113) 까지 확산시켜, N+형 제1 도전층(113a, 113b) 및 제2 도전층(116a, 116b)이 형성된다. 그 후, 레지스트(117)가 제거된다.
다음에, 도 48에 나타낸 바와 같이, 제2 도전층(116a, 116b) 및 소자 분리 절연막(115) 상에 레지스트(118)이 형성되고, 이 레지스트(118)가 메모리 셀 영역 및 NMOS 영역 상에만 남도록 패터닝된다. 이 패터닝된 레지스트(118)를 마스크로 하여, PMOS 영역의 제2 전극재(116)에 대해 이온 주입이 행해진다. 이 이온 주입은 예를 들면 P형 불순물로서 B(붕소)가 이용된다. 그 후, 열처리에 의해, 제2 전극재(116)에 주입된 불순물을 제1 전극재(113) 까지 확산시켜, P+형 제1 도전층(113c) 및 제2 도전층(116c)이 형성된다. 그 후, 레지스트(118)가 제거된다.
다음에, 도 49에 나타낸 바와 같이, 제2 도전층(116a, 116b, 116c) 및 소자 분리 절연막(115) 상에 제3 절연막(119)이 퇴적된다.
다음에, 도 50에 나타낸 바와 같이, 주변 회로 영역의 제3 절연막(119)의 일부가 제거되어, 개구부(120)가 각각 형성된다. 또, 이 공정에서, 주변 회로 영역의 제3 절연막(119)을 모두 제거하는 것도 가능하지만, 개구부(120)를 형성하여 주변 회로 영역에도 제3 절연막(119)을 남기는 쪽이 바람직하다.
다음에, 도 51에 나타낸 바와 같이, 제3 절연막(119) 및 제2 도전층(116b, 116c) 상에 제3 전극재(121)가 퇴적된다. 여기에서, 제3 전극재(121)는 N형 불순물이 주입된 폴리실리콘으로 이루어진다. 다음에, 제3 전극재(121) 상에 예를 들면 WSi(텅스텐 실리콘)막으로 이루어진 금속막(122)이 형성된다.
다음에, 도 42, 도 43에 나타낸 바와 같이, 금속막(122) 및 제3 전극재(121)가 선택적으로 제거된다. 이에 의해, 메모리 트랜지스터(123) 및 주변 트랜지스터(124, 125)의 게이트 패턴이 형성된다.
도 52는 종래예와 비교한 본 발명의 제6 실시 형태에 관한 반도체 기억 장치의 Ⅰ-Ⅴ특성의 그래프를 나타낸다. 이 그래프에서는, PMOS 트랜지스터(125)에서의 제1 및 제2 도전층(113c, 116c)으로 이루어진 P+형 게이트와, PMOS 트랜지스터(125)에서의 제3 도전층(121c)으로 이루어진 N+형 게이트 간의 Ⅰ-Ⅴ 특성을 평가하고 있다. 그 결과, 도 52에 나타낸 바와 같이, 종래예와 동일하게, 거의 직선이 되는 양호한 Ⅰ-Ⅴ 특성이 얻어진다. 따라서, 도 6의 실시 형태와 같이, PMOS 트랜지스터(125)가 P+형 게이트와 N+형 게이트로 이루어지는 경우에도, PN 접합이 형성되지 않고, 충분히 게이트로서의 기능을 달성할 수 있다고 말할 수 있다. 그리고, 본 발명에 의하면, 1.8V 이하의 저전압화를 도모할 수 있다.
상기 제6 실시 형태에 의하면, NMOS 트랜지스터(124)의 게이트와 PMOS 트랜지스터(125)의 게이트를 동일 도전형의 제3 전극재(121)로 형성할 수 있다. 즉, NMOS 트랜지스터(124)의 게이트와 PMOS 트랜지스터(125)의 게이트에서, 노광 기술을 이용하여 불순물의 분리 주입을 행할 필요가 없다. 따라서, Dual Gate Function의 CMOS 트랜지스터를 용이하게 형성할 수 있다.
게다가, NMOS 및 PMOS 트랜지스터(124, 125)의 제3 전극재(121)는 메모리 트랜지스터(123)의 제어 게이트로서도 이온의 분리 주입을 행하지 않고 이용할 수 있 다. 이 때문에, 더욱 프로세스를 용이하게 할 수 있다.
또, NMOS 트랜지스터(124)의 제3 도전층(121b)과 PMOS 트랜지스터(125)의 제3 도전층(121c)은 소자 분리 절연막(115) 상에서 연속하여 형성할 수 있다. 따라서, 제3 도전층(121b)과 제3 도전층(121c) 간을 이간할 필요가 없기 때문에, 주변 회로 영역의 전유 면적을 축소하는 것이 가능하다.
또, 주변 트랜지스터(124, 125)에서는, 제2 및 제3 도전층(116b, 121b, 116c, 121c) 간에, 개구부(120)를 갖는 제3 절연막(119)을 설치하고 있다. 이 때문에, 게이트 전극의 단부에서는 제2 및 제3 도전층(116b, 121b, 116c, 121c) 간에 제3 절연막(119)이 개재된 3층 구조로 되어 있다. 한편, 메모리 트랜지스터(123)에서는, 제2 및 제3 도전층(116a, 121a) 간의 전면에 제3 절연막(119)이 개재된 3층 구조로 되어 있다. 따라서, 게이트 가공이 행해지는 게이트 전극의 단부에 대해서는 주변 트랜지스터(124, 125) 및 메모리 트랜지스터(123)에서의 게이트의 적층 구조가 동일하게 되어 있다. 이 때문에, 메모리 트랜지스터(123)와 주변 트랜지스터(124, 125)에서 에칭 조건을 변하게 하는 일 없이, 동시에 게이트 가공을 행하는 것이 가능하게 된다.
또, 제1 전극재(113)의 분리는 도 45에 나타낸 소자 분리 영역의 형성과 자기 정합적으로 행해지기 때문에, 셀 사이즈의 미세화를 도모하는 것이 가능하다.
이상과 같이, 본 발명은 불휘발성 메모리와 CPU 등의 로직 디바이스와의 혼재 메모리에 매우 유효한 것이다.
[제7 실시 형태]
제7 실시 형태는 P형 제1 도전층과 N형 제2 도전층으로 이루어지는 PMOS 트랜지스터를 형성하는 것에 대해, 제1 도전층에 불순물이 주입되어 있는 전극재를 이용한 예이다. 또, 제7 실시 형태는 제6 실시 형태와 최종적인 구조는 동일하기 때문에, 구조의 설명은 생략한다.
도 53 내지 도 57은 본 발명의 제7 실시 형태에 관한 반도체 기억 장치의 제조 공정의 단면도를 나타낸다. 이하에, 제7 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대해 설명한다. 이 제7 실시 형태에 관한 반도체 기억 장치의 제조 방법에서는, 상기 제6 실시 형태에 관한 반도체 기억 장치의 제조 방법과 동일한 공정은 설명을 생략하고, 다른 공정만 설명한다.
먼저, 도 53에 나타낸 바와 같이, 반도체 기판(111) 상에 게이트 절연막이 되는 제1 절연막(112)이 형성되고, 이 제1 절연막(112) 상에 제1 전극재(131)가 형성된다. 여기에서, 제1 전극재(131)는 P 또는 As와 같은 N형 불순물이 주입된 폴리 실리콘으로 이루어진다. 다음에, 제1 전극재(131) 상에 예를 들면 실리콘 질화막으로 이루어지는 제2 절연막(114)이 퇴적된다.
다음에, 도 54에 나타낸 바와 같이, 제2 절연막(114), 제1 전극재(131), 제1 절연막(112) 및 반도체 기판(111)이 선택적으로 제거되어, 소자 분리용 홈이 형성된다. 이 소자 분리용 홈 내에 예를 들면 산화막으로 이루어지는 소자 분리 절연막(115)이 퇴적되고, 이 소자 분리 절연막(115)이 제2 절연막(114)의 표면이 노출할 때 까지 평탄화된다. 이와 같이 하여, 소자 분리 절연막(115)으로 이루어지는 STI 구조의 소자 분리 영역이 형성된다. 그 후, 제2 절연막(114)이 박리된다.
다음에, 도 55에서 나타낸 바와 같이, 제1 전극재(131) 및 소자 분리 절연막(115) 상에 불순물이 주입되어 있지 않은 폴리 실리콘으로 이루어지는 제2 전극재(116)가 형성된다. 다음에, 소자 분리 절연막(115)의 표면이 노출할 때 까지, 제2 전극재(116)가 제거된다.
다음에, 도 56에 나타낸 바와 같이, 제2 전극재(116) 및 소자 분리 절연막(115) 상에 레지스트(117)가 형성되고, 이 레지스트(117)가 PMOS 영역 상에만 남도록 패터닝된다. 이 패터닝된 레지스트(117)를 마스크로 하여, 열처리가 행해진다. 이에 의해, 제1 전극재(131) 중의 불순물을 제2 전극재(116) 까지 확산시키고, N+형 제1 도전층(131a, 131b) 및 제2 도전층(116a, 116b)이 형성된다. 그 후, 레지스트(117)가 제거된다.
다음에, 도 57에 나타낸 바와 같이, 제2 도전층(116a, 116b) 및 소자 분리 절연막(115) 상에 레지스트(118)가 형성되고, 이 레지스트(118)가 메모리 셀 영역 및 NMOS 영역 상에만 남도록 패터닝된다. 이 패터닝된 레지스트(118)를 마스크로 하여, PMOS 영역의 제2 전극재(116)에 대해 이온 주입이 행해진다. 이 이온 주입은 예를 들면 P형 불순물로서 B(붕소)가 이용된다. 그 후, 열처리에 의해, 제2 전극재(116)에 주입된 불순물을 제1 전극재(113) 까지 확산시켜, P+형 제1 도전층(113c) 및 제2 도전층(116c)이 형성된다. 그 후, 레지스트(118)가 제거된다.
그 후는 제6 실시 형태와 동일하게 도 49 내지 도 51에 나타낸 공정을 거쳐, 도 42, 도 43에 나타낸 바와 같은 반도체 기억 장치가 형성된다.
상기 제7 실시 형태에 의하면, 제6 실시 형태와 동일한 효과를 얻을 수 있다.
더욱, 메모리 셀 영역 및 NMOS 영역에서의 제1 전극재(113)에 불순물을 주입하는 공정을 생략할 수 있다. 이 때문에, 제조 공정수의 감소 및 제조의 용이화를 도모할 수 있다.
또, 제1 전극재(131)에 불순물이 주입되어 있지 않은 폴리실리콘을 이용하고, 제2 전극재(116)에 불순물이 주입된 폴리실리콘을 이용해도 좋다. 이 경우, 열처리를 행함으로써, 제2 전극재(116) 중의 불순물을 제1 전극재(131)에 확산시켜, 제1 및 제2 도전층(131a, 131b, 131c, 116a, 116b, 116c)를 형성하면 좋다.
당업자라면 부가의 장점 및 변형을 용이하게 행할 수 있다. 따라서, 더욱 광범위한 형태의 본 발명은 여기에 도시 및 설명된 특정한 상세 설명 및 대표적 실시예에만 제한되는 것이 아니다. 따라서, 첨부한 청구범위 및 이들의 등가물에 의해 정의된 바와 같이 일반 발명의 개념의 정신이나 영역에서 벗어나지 않고 어려 변형을 실행할 수 있다.
주변 트랜지스터(29, 30)의 게이트 및 확산층(24, 26))의 저저항화는 소자의 고성능화에 기여하고, 메모리 트랜지스터(28)의 제어 게이트의 저저항화는 메모리 셀 어레이를 대용량화한 경우에 어레이의 분할수가 적게 되기 때문에 칩 면적의 축소에 크게 공헌할 수 있다.
또, 메모리 셀 영역의 소스/드레인 확산층(21) 상에 살리사이드막(27d)이 형성되지 않는다. 이 때문에, 전극재 형성과 디바이스 동작을 양립시키는 경우에도, 메모리 셀 디바이스의 설계상의 자유도가 현저히 제한된다고 하는 문제를 회피할 수 있다.
또, 제1 전극층(13)의 분리는, 도 13a, 13b에 나타낸 소자 분리 영역의 형성과 자기 정합적으로 형성되기 때문에, 셀 사이즈의 미세화를 모도하는 것이 가능하다.
또, 시스템 LSI에서 표준적으로 사용되는 일이 많은 살리사이드 기술을 이용하여, NAND형 플래시 메모리의 제조를 가능하게 하고 있다. 즉, 제1 실시 형태는 고속 동작성, 저소비 전력화, 저전력 구동이라고 하는 소자의 고성능화, 고기능화가 요구되는 플래시 메모리와 시스템 LSI의 혼재 칩의 제조 등에 대해서도, 매우 유효한 제조 방법이다.
또, 주변 회로 영역의 확산층(24, 26) 상에 살리사이드막(27c)이 형성되기 때문에, 메모리 셀의 특성 열화 없이, 확산층(24, 26)에 접속하는 컨택트의 저항을 저감할 수 있다. 따라서, 컨택트 저항에 의한 전압 강하에 의해, 주변 트랜지스터(29, 30)의 드라이브 전류의 감소를 억제할 수 있다.

Claims (85)

  1. 제1 게이트 전극들(first gate electrodes)을 갖는 메모리 셀 영역과, 제2 게이트 전극들을 갖는 주변 회로 영역을 구비한 반도체 기억 장치에 있어서,
    반도체 기판 상에 제1 간격을 두고 배치된 상기 제1 게이트 전극들;
    상기 반도체 기판 상에 상기 제1 간격 보다 넓은 제2 간격을 두고 배치된 상기 제2 게이트 전극들;
    상기 제1 게이트 전극들을 사이에 두고 상기 반도체 기판 내에 형성된 제1 확산층;
    상기 제2 게이트 전극들을 사이에 두고 상기 반도체 기판 내에 형성된 제2 확산층;
    상기 제1 확산층 상에 형성된 제1 절연막;
    상기 제2 게이트 전극들의 측면에 형성된 상기 제2 절연막;
    상기 제1 게이트 전극들 상에 형성된 제1 실리사이드막;
    상기 제2 게이트 전극들 상에 형성된 제2 실리사이드막; 및
    상기 제2 확산층 상에 형성된 제3 실리사이드막
    을 포함하고,
    상기 제1 절연막 및 제2 절연막은 동일 재료로 단일 공정으로 형성되는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 간격을 X, 상기 제2 간격을 Y, 상기 제1 및 제2 절연막의 형성시의 막 두께를 A로 한 경우, X/2 ≤A < Y/2의 관계를 만족하는 반도 체 기억 장치.
  3. 제1항에 있어서, 상기 제2 간격은 상기 제1 간격의 1.3배 내지 5.0배인 반도체 기억 장치.
  4. 제1항에 있어서, 상기 제1 게이트 전극들과 상기 제2 게이트 전극들은 상기 제2 간격을 두고 배치되는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 제1 절연막은 상기 제1 게이트 전극들 사이를 매립하는 반도체 기억 장치.
  6. 삭제
  7. 제1항에 있어서, 상기 제1 및 제2 절연막은 산화막인 반도체 기억 장치.
  8. 제1항에 있어서, 상기 제1 및 제2 절연막은 실리콘 산화막, TEOS막, 오존 TEOS막, HTO막, SOG막, 도포형 유기계 산화막, SA-CVD막, 플라즈마 CVD막, PSG막 중 어느 하나로 이루어지는 반도체 기억 장치.
  9. 제1항에 있어서, 상기 제1, 제2 및 제3 실리사이드막은 코발트 실리사이드막 또는 티탄 실리사이드막인 반도체 기억 장치.
  10. 제1항에 있어서, 상기 제1, 제2 및 제3 실리사이드막은 살리사이드막인 반도체 기억 장치.
  11. 제1항에 있어서, 상기 제1 게이트 전극들은 NAND형 플래시 메모리의 메모리 셀 영역의 부유 게이트 전극인 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 제1 게이트 전극들은,
    상기 반도체 기판 상에 제3 절연막을 거쳐 형성된 제1 도전층;
    상기 제1 도전층 상에 형성된 제4 절연막; 및
    상기 제4 절연막 상에 형성된 제2 도전층
    을 구비하고,
    상기 제2 게이트 전극들은,
    상기 반도체 기판 상에 제5 절연막을 거쳐 형성된 제3 도전층; 및
    상기 제3 도전층 상에 형성된 제4 도전층
    을 구비하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 제1 도전층과 상기 제3 도전층은 동일 레벨의 층이고, 상기 제2 도전층과 상기 제4 도전층은 동일 레벨의 층인 반도체 기억 장치.
  14. 제12항에 있어서, 상기 제1 도전층은 부유 게이트로서 기능하고, 상기 제2 도전층은 제어 게이트로서 기능하는 반도체 기억 장치.
  15. 제12항에 있어서, 상기 제3 및 제4 도전층 간에 형성되고, 상기 제3 및 제4 도전층의 일부가 도통하는 개구부가 설치된 제6 절연막을 더 포함하는 반도체 기억 장치.
  16. 제15항에 있어서, 상기 개구부는 상기 제3 및 제4 도전층 간의 중앙에 위치하는 반도체 기억 장치.
  17. 제15항에 있어서, 상기 개구부는 상기 제3 및 제4 도전층 간에 복수개 설치되는 반도체 기억 장치.
  18. 제1항에 있어서,
    상기 제2 게이트 전극들의 근방에 배치되고, 상기 제2 게이트 전극들과 다른 도전형의 제3 게이트 전극;
    상기 제3 게이트 전극 상에 형성된 제4 실리사이드막;
    상기 제3 게이트 전극의 측면에 형성된 제7 절연막;
    상기 제3 게이트 전극을 사이에 두고 상기 반도체 기판 내에 형성된 제3 확산층; 및
    상기 제3 확산층 상에 형성된 제5 실리사이드막
    을 더 포함하는 반도체 기억 장치.
  19. 제18항에 있어서, 상기 제2 게이트 전극들과 상기 제3 게이트 전극은 상기 제2 간격을 두고 배치되는 반도체 기억 장치.
  20. 제1 게이트 전극들을 포함하는 메모리 셀 영역, 제2 게이트 전극들을 포함하는 주변 회로 영역 및 제3 게이트 전극들을 포함하는 선택 트랜지스터 영역을 포함하는 불휘발성 반도체 기억장치에 있어서,
    반도체 기판 상에 제1 간격을 두고 배치된 상기 제1 게이트 전극들;
    상기 반도체 기판 상에 상기 제1 간격보다 넓은 제2 간격을 두고 배치된 상기 제2 게이트 전극들;
    상기 제1 게이트 전극들의 근방에 배치된 상기 제3 게이트 전극들;
    상기 제1 게이트 전극들을 사이에 두고 상기 반도체 기판 내에 형성된 제1 확산층;
    상기 제2 게이트 전극들을 사이에 두고 상기 반도체 기판 내에 형성된 제2 확산층;
    상기 제3 게이트 전극들 사이의 상기 반도체 기판 내에 형성된 제3 확산층;
    상기 제1 확산층 상에 형성되어, 상기 제1의 확산층을 덮는 제1 절연막;
    상기 제2 게이트 전극들의 측면에 형성된 제2 절연막;
    상기 제3 게이트 전극들의 측면에 형성된 제3 절연막;
    상기 제3 확산층 상에 형성되어, 상기 제3 확산층을 덮는 제4 절연막;
    상기 제1 게이트 전극들 상에 형성되는 제1 실리사이드막;
    상기 제2 게이트 전극들 상에 형성되는 제2 실리사이드막;
    상기 제2 확산층 상에 형성되는 제3 실리사이드막; 및
    상기 제3 게이트 전극들 상에 형성되는 제4 실리사이드막을 포함하고,
    상기 제1 내지 제3 절연막은 동일 재료로 단일 공정으로 형성되는 불휘발성 반도체 기억정치.
  21. 제20항에 있어서, 상기 제1 게이트 전극들과 상기 제3 게이트 전극들은 상기 제1 간격을 두고 배치되는 불휘발성 반도체 기억 장치.
  22. 제20항에 있어서, 상기 제1 실리사이드 막의 상면은 상기 제1 절연막의 상면보다도 높은 불휘발성 반도체 기억 장치.
  23. 삭제
  24. 불휘발성 반도체 기억 장치에 있어서,
    제1 도전형의 제1 게이트 전극 -이 제1 게이트 전극은 반도체 기판 상에 형성된 상기 제1 도전형의 제1 도전층과 이 제1 도전층 상에 형성된 제2 도전형의 제2 도전층을 포함함- ; 및
    제2 도전형의 제2 게이트 전극 -이 제2 게이트 전극은 상기 반도체 기판 상에 형성된 상기 제2 도전형의 제3 도전층과 이 제3 도전층 상에 형성된 상기 제2 도전형의 제4 도전층을 포함함-을 포함하고,
    상기 제2 도전형의 제3 게이트 전극을 더 포함하고, 상기 제3 게이트 전극은 상기 반도체 기판 상에 형성된 상기 제2 도전형의 제5 도전층과 이 제5 도전층 상에 형성된 제3 절연막과 이 제3 절연막 상에 형성된 상기 제2 도전형의 제6 도전층을 포함하고, 상기 제3 게이트 전극은 메모리 셀 영역에 설치되고, 상기 제1 및 제2 게이트 전극은 주변 회로 영역에 설치되며,
    상기 제1 및 제2 도전층 간에 형성되고, 상기 제1 및 제2 도전층을 도통시키는 제1 개구부를 갖는 제1 절연막; 및
    상기 제3 및 제4 도전층 간에 형성되고, 상기 제3 및 제4 도전층을 도통시키는 제2 개구부를 갖는 제2 절연막
    을 더 포함하는 불휘발성 반도체 기억 장치.
  25. 삭제
  26. 삭제
  27. 제24항에 있어서, 상기 제1 개구부는 상기 제1 및 제2 도전층 간의 중앙에 위치하고, 상기 제2 개구부는 상기 제3 및 제4 도전층 간의 중앙에 위치하는 불휘발성 반도체 기억 장치.
  28. 제24항에 있어서, 상기 제1 개구부는 상기 제1 및 제2 도전층 간에 복수개 설치되고, 상기 제2 개구부는 상기 제3 및 제4 도전층 간에 복수개 설치되는 불휘발성 반도체 기억 장치.
  29. 제24항에 있어서, 상기 제1 내지 제4 도전층의 불순물 농도는, 각각 1×1018㎝-3 이상인 불휘발성 반도체 기억 장치.
  30. 제24항에 있어서, 상기 반도체 기판의 소자 영역을 분리하는 소자 분리 절연막으로 이루어지는 소자 분리 영역과, 상기 소자 분리 절연막 상에서 상기 제2 도전층과 상기 제4 도전층은 연속하여 형성되는 불휘발성 반도체 기억 장치.
  31. 제24항에 있어서, 상기 제1 및 제3 도전층은 각각 2층 구조인 불휘발성 반도체 기억 장치.
  32. 제24항에 있어서, 상기 제1, 제3 및 제5 도전층은 각각 2층 구조인 불휘발성 반도체 기억 장치.
  33. 제24항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 불휘발성 반도체 기억 장치.
  34. 제24항에 있어서, 상기 제5 도전층은 부유 게이트로 기능하고, 상기 제6 도전층은 제어 게이트로서 기능하는 불휘발성 반도체 기억 장치.
  35. 삭제
  36. 제1 및 제2 도전층으로 이루어진 제1 게이트 전극들을 갖는 메모리 셀 영역과, 제3 및 제4 도전층으로 이루어진 제2 게이트 전극들을 갖는 주변 회로 영역을 구비한 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 불순물이 도입되어 있지 않은 제1 전극재를 형성하는 단계;
    상기 제1 전극재, 상기 제1 절연막 및 상기 반도체 기판 내에 소자 분리용 절연막으로 이루어진 소자 분리 영역을 형성하는 단계;
    상기 메모리 셀 영역의 상기 제1 전극재에 대해 이온 주입 및 열처리를 행함으로써, 상기 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 및 상기 제1 도전재 상에 불순물이 도입되어 있지 않은 제2 전극재를 형성하는 단계;
    상기 제1 및 제2 전극재, 상기 제1 도전층 및 상기 제2 절연막을 제거하고, 제1 간격을 갖는 상기 제1 게이트 전극들의 패턴과, 상기 제1 간격 보다 넓은 제2 간격을 갖는 상기 제2 게이트 전극들의 패턴을 형성하는 단계;
    상기 제1 게이트 전극들을 사이에 두고 상기 반도체 기판 내에 제1 확산층을 형성하는 단계;
    상기 제1 확산층 상 및 상기 제2 게이트의 측면에 제3 절연막을 형성하는 단계;
    이온 주입 및 열처리를 행함으로써, 상기 제1 도전층상에 상기 제2 도전층을 형성하고, 상기 제3 및 제4 도전층을 형성하고, 상기 반도체 기판 내에 제2 확산층을 형성하는 단계; 및
    상기 제2 도전층, 상기 제4 도전층 및 상기 제2 확산층 상에 제1, 제2 및 제3 실리사이드막을 각각 형성하는 단계를 포함하고,
    상기 제1 간격을 X, 상기 제2 간격을 Y, 상기 제3 절연막의 형성시의 막 두께를 A로 한 경우, X/2 ≤A < Y/2의 관계를 만족하는 불휘발성 반도체 기억 장치의 제조 방법.
  37. 삭제
  38. 제36항에 있어서, 상기 제2 간격은 상기 제1 간격의 1.3배 내지 5.0배인 불휘발성 반도체 기억 장치의 제조 방법.
  39. 제36항에 있어서, 상기 제3 절연막은 상기 제1 게이트 전극들 사이를 매립하는 불휘발성 반도체 기억 장치의 제조 방법.
  40. 제36항에 있어서, 상기 제3 절연막은 산화막인 불휘발성 반도체 기억 장치의 제조 방법.
  41. 제36항에 있어서, 상기 제3 절연막은 실리콘 산화막, TEOS막, 오존 TEOS막, HTO막, SOG막, 도포형 유기계 산화막, SA-CVD막, 플라즈마 CVD막, PSG막 중 어느 하나로 이루어지는 불휘발성 반도체 기억 장치의 제조 방법.
  42. 제36항에 있어서, 상기 제1, 제2 및 제3 실리사이드막은 코발트 실리사이드막 또는 티탄 실리사이드막인 불휘발성 반도체 기억 장치의 제조 방법.
  43. 제36항에 있어서, 상기 제1, 제2 및 제3 실리사이드막은 살리사이드막인 불휘발성 반도체 기억 장치의 제조 방법.
  44. 제36항에 있어서, 상기 제1 게이트 전극들은 NAND형 플래시 메모리의 메모리 셀 영역의 부유 게이트 전극인 불휘발성 반도체 기억 장치의 제조 방법.
  45. 제36항에 있어서, 상기 제1 도전층은 부유 게이트로서 기능하고, 상기 제2 도전층은 제어 게이트로서 기능하는 불휘발성 반도체 기억 장치의 제조 방법.
  46. 제36항에 있어서, 상기 소자 분리 영역을 형성한 후, 상기 소자 분리 절연막의 일부를 제거함으로써, 상기 소자 분리 절연막의 표면을 상기 제1 전극재의 표면 보다 아래에 위치시키는 불휘발성 반도체 기억 장치의 제조 방법.
  47. 제36항에 있어서,
    상기 제3 및 제4 도전층 간에 제4 절연막을 형성하는 단계; 및
    상기 제4 절연막에 개구부를 형성하는 단계
    를 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  48. 제47항에 있어서, 상기 개구부는 상기 제3 및 제4 도전층 간의 중앙에 위치하는 불휘발성 반도체 기억 장치의 제조 방법.
  49. 제47항에 있어서, 상기 개구부는 상기 제3 및 제4 도전층 간에 복수개 설치되는 불휘발성 반도체 기억 장치의 제조 방법.
  50. 제36항에 있어서, 상기 제1 게이트 전극들과 상기 제2 게이트 전극들이 동일 도전형인 경우, 상기 제1 도전층을 형성할 때, 상기 제3 도전층을 동시에 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  51. 제36항에 있어서, 상기 제1 게이트 전극들의 상기 제1 도전층과 상기 제2 게이트 전극들의 상기 제3 도전층은 미리 불순물이 도입되어 있는 도전재를 이용하여 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  52. 제36항에 있어서,
    상기 제1 게이트 전극들의 근방에 제3 게이트 전극을 형성하는 단계;
    상기 제3 게이트 전극을 사이에 두고 상기 반도체 기판 내에 제3 확산층을 형성하는 단계;
    상기 제3 확산층 상에 제5 절연막을 형성하는 단계; 및
    상기 제3 게이트 전극 상에 제4 실리사이드막을 형성하는 단계
    를 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  53. 제52항에 있어서, 상기 제1 게이트 전극과 상기 제3 게이트 전극은 상기 제1 간격을 두고 배치되는 불휘발성 반도체 기억 장치의 제조 방법.
  54. 제52항에 있어서, 상기 제3 게이트 전극은 선택 트랜지스터의 게이트 전극인 불휘발성 반도체 기억 장치의 제조 방법.
  55. 제1 및 제2 도전층으로 형성된 제1 도전형의 제1 게이트 전극을 갖는 제1 영역과, 제3 및 제4 도전층으로 형성된 제2 도전형의 제2 게이트 전극을 갖는 제2 영역을 구비한 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제1 전극재를 형성하는 단계;
    상기 제1 전극재, 상기 제1 절연막 및 상기 반도체 기판 내에 소자 분리용 절연막으로 이루어진 소자 분리 영역을 형성하는 단계;
    상기 제2 영역의 상기 제1 전극재에 대해 이온 주입 및 열처리를 행함으로써, 상기 제2 도전형의 상기 제3 도전층을 형성하는 단계;
    상기 제1 영역의 상기 제1 전극재에 대해 이온 주입 및 열처리를 행함으로써, 상기 제1 도전형의 상기 제1 도전층을 형성하는 단계;
    상기 제1 도전층 및 상기 제3 도전층 상에 제2 절연막을 형성하는 단계;
    상기 제1 도전층 및 상기 제3 도전층의 상부가 적어도 일부 드러나도록 상기 제2 절연막에 개구부를 형성하는 단계; 및
    상기 제1 도전층, 상기 제3 도전층, 상기 제2 절연막, 상기 개구부 및 상기 소자 분리 절연막 상에 상기 제2 도전형의 제2 전극재를 형성하고, 이 제2 도전재로 이루어지고 상기 제1 도전층 및 상기 제3 도전층과 상기 개구부를 통해 각각 도통되는 상기 제2 도전층 및 상기 제4 도전층을 형성하는 단계를 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  56. 제55항에 있어서, 상기 제1 전극재는 제1 층과 제2 층으로 형성되고, 이 제1 층 및 제2 층 중 어느 한 쪽의 층은 미리 상기 제1 도전형의 불순물이 주입된 층이고, 열처리에 의해 상기 불순물을 다른 쪽의 층에 까지 확산시켜, 상기 제3 도전층을 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  57. 삭제
  58. 제55항에 있어서, 상기 개구부는 상기 제1 및 제2 도전층 간의 중앙, 상기 제3 및 제4 도전층 간의 중앙에 각각 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
  59. 제55항에 있어서, 상기 개구부는 상기 제1 및 제2 도전층 간, 상기 제3 및 제4 도전층 간에 각각 복수개 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
  60. 제55항에 있어서, 상기 제1 내지 제4 도전층의 불순물 농도는 각각 1×1018㎝-3 이상인 불휘발성 반도체 기억 장치의 제조 방법.
  61. 제55항에 있어서, 상기 제2 도전층과 상기 제4 도전층은 상기 소자 분리 절연막 상에 연속하여 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
  62. 제55항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 불휘발성 반도체 기억 장치의 제조 방법.
  63. 제1 및 제2 도전층으로 형성된 제1 도전형의 제1 게이트 전극을 갖는 제1 영역과 제3 및 제4 도전층으로 형성된 제2 도전형의 제2 게이트 전극을 갖는 제2 영역을 구비한 주변 회로 영역과, 제5 및 제6 도전층으로 형성된 상기 제2 도전형의 제3 게이트 전극을 구비한 메모리 셀 영역을 구비하는 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제1 전극재를 형성하는 단계;
    상기 제1 전극재, 상기 제1 절연막 및 상기 반도체 기판 내에 소자 분리용 절연막으로 이루어진 소자 분리 영역을 형성하는 단계;
    상기 제2 영역의 상기 메모리 셀 영역의 상기 제1 전극재에 대해 이온 주입 및 열처리를 행함으로써, 상기 제2 도전형의 상기 제3 도전층 및 상기 제5 도전층을 형성하는 단계;
    상기 제1 영역의 상기 제1 전극재에 대해 이온 주입 및 열처리를 행함으로써, 상기 제1 도전형의 상기 제1 도전층을 형성하는 단계;
    상기 제5 도전층 상에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막, 상기 제1 도전층, 상기 제3 도전층 및 상기 소자 분리 절연막 상에 상기 제2 도전형의 제2 전극재를 형성하여 패터닝함으로써, 이 제2 도전재로 이루어진 상기 제2 도전층, 상기 제4 도전층 및 상기 제6 도전층을 형성하는 단계
    를 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  64. 제63항에 있어서, 상기 제1 전극재는 제1 층과 제2 층으로 형성되고, 이 제1 층 및 제2 층 중 어느 한 쪽의 층은 미리 상기 제1 도전형의 불순물이 주입된 층이고, 열처리에 의해 상기 불순물을 다른 쪽의 층에 까지 확산시켜, 상기 제3 도전층을 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
  65. 제63항에 있어서,
    상기 제1 및 제2 도전층 간, 상기 제3 및 제4 도전층 간에 상기 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막에 상기 제1 및 제2 도전층, 상기 제3 및 제4 도전층을 각각 도통시키는 개구부를 형성하는 단계
    를 더 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  66. 제65항에 있어서, 상기 개구부는 상기 제1 및 제2 도전층 간의 중앙, 상기 제3 및 제4 도전층 간의 중앙에 각각 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
  67. 제65항에 있어서, 상기 개구부는 상기 제1 및 제2 도전층 간, 상기 제3 및 제4 도전층 간에 각각 복수개 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
  68. 제63항에 있어서, 상기 제1 내지 제6 도전층의 불순물 농도는 각각 1×1018㎝-3 이상인 불휘발성 반도체 기억 장치의 제조 방법.
  69. 제63항에 있어서, 상기 제2 도전층과 상기 제4 도전층은 상기 소자 분리 절연막 상에 연속하여 형성되는 불휘발성 반도체 기억 장치의 제조 방법.
  70. 제63항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 불휘발성 반도체 기억 장치의 제조 방법.
  71. 제63항에 있어서, 상기 제5 도전층은 부유 게이트로 기능하고, 제6 도전층은 제어 게이트로 기능하는 불휘발성 반도체 기억 장치의 제조 방법.
  72. 제20항에 있어서, 상기 제1 간격을 X, 상기 제2 간격을 Y, 상기 제1 및 제2 절연막의 형성시의 막 두께를 A로 한 경우, X/2 ≤A < Y/2의 관계를 만족하는 불휘발성 반도체 기억 장치.
  73. 제20항에 있어서, 상기 제2 간격은 상기 제1 간격의 1.3배 내지 5.0배인 불휘발성 반도체 기억 장치.
  74. 제20항에 있어서, 상기 제1 게이트 전극들과 상기 제2 게이트 전극들은 상기 제2 간격을 두고 배치되는 불휘발성 반도체 기억 장치.
  75. 제20항에 있어서, 상기 제1 절연막은 상기 제1 게이트 전극들 사이를 매립하는 불휘발성 반도체 기억 장치.
  76. 제20항에 있어서, 상기 제1 내지 제3 절연막은 산화막인 불휘발성 반도체 기억 장치.
  77. 제20항에 있어서, 상기 제1 내지 제3 절연막은 실리콘 산화막, TEOS막, 오존 TEOS막, HTO막, SOG막, 도포형 유기계 산화막, SA-CVD막, 플라즈마 CVD막, PSG막 중 어느 하나로 이루어지는 불휘발성 반도체 기억 장치.
  78. 제20항에 있어서, 상기 제1 내지 제4 실리사이드막은 코발트 실리사이드막, 티탄 실리사이드막 또는 니켈 실리사이드막인 불휘발성 반도체 기억 장치.
  79. 제20항에 있어서, 상기 제1 내지 제4 실리사이드막은 살리사이드막인 불휘발성 반도체 기억 장치.
  80. 제20항에 있어서, 상기 제1 게이트 전극들은 NAND형 플래시 메모리의 메모리 셀 영역의 부유 게이트 전극인 불휘발성 반도체 기억 장치.
  81. 제20항에 있어서,
    상기 제1 게이트 전극들은,
    상기 반도체 기판 상에 제5 절연막을 거쳐 형성된 제1 도전층;
    상기 제1 도전층 상에 형성된 제6 절연막; 및
    상기 제6 절연막 상에 형성된 제2 도전층
    을 각각 구비하고,
    상기 제2 게이트 전극들은,
    상기 반도체 기판 상에 제7 절연막을 거쳐 형성된 제3 도전층; 및
    상기 제3 도전층 상에 형성된 제4 도전층
    을 각각 구비하고
    상기 제3 게이트 전극들은,
    상기 반도체 기판 상에 제8 절연막을 거쳐 형성된 제5 도전층과
    상기 제5 유전층 상에 형성된 제6 도전층
    을 각각 구비하는 불휘발성 반도체 기억 장치.
  82. 제81항에 있어서, 상기 제3 및 제4 도전층 간에 형성되고, 상기 제3 및 제4 도전층의 일부가 도통하는 개구부가 설치된 제9 절연막을 더 포함하는 불휘발성 반도체 기억 장치.
  83. 제82항에 있어서, 상기 개구부는 상기 제3 및 제4 도전층 간의 중앙에 위치하는 불휘발성 반도체 기억 장치.
  84. 제82항에 있어서, 상기 개구부는 상기 제3 및 제4 도전층 간에 복수개 설치되는 불휘발성 반도체 기억 장치.
  85. 제81항에 있어서, 상기 제5 및 제6 도전층 간에 형성되고, 상기 제5 및 제6 도전층의 일부가 도통하는 개구부가 설치된 제10 절연막을 더 포함하는 불휘발성 반도체 기억 장치.
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