JP4212178B2 - 半導体集積回路の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタを備えた半導体集積回路の製造方法に関する。特に本発明は、それぞれ種類の異なるゲート絶縁膜で構築される複数の絶縁ゲート型電界効果トランジスタを同一基板上に搭載した半導体集積回路の製造方法に関する。さらに詳細には、本発明は、少なくとも不揮発性記憶回路及び論理回路を同一基板上に搭載した半導体集積回路の製造方法に関する。
【0002】
【従来の技術】
記憶情報の書き換えが自由に行えしかも高集積化を実現することができる不揮発性記憶回路と論理回路とを同一基板上に集積化した半導体集積回路の開発が進められている。
【0003】
不揮発性記憶回路を構築する不揮発性記憶素子は、2層ゲート電極構造の場合、電荷蓄積ゲート電極(フローティングゲート電極)及び制御ゲート電極(コントロールゲート電極)を有する絶縁ゲート型電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)で構成される。電荷蓄積ゲート電極はチャネル形成領域(半導体基板又はウエル領域)上に形成されたトンネル絶縁膜上に配設される。制御ゲート電極は電荷蓄積ゲート電極上に形成された中間ゲート絶縁膜上に配設される。
【0004】
トンネル絶縁膜には熱酸化法で形成された純粋なシリコン酸化膜(SiO2)が一般的に使用される。最近のトンネル絶縁膜には、熱窒化法で形成され、シリコン酸化膜に窒素原子が導入されたオキシナイトライド膜が使用される傾向にある。この種のトンネル絶縁膜においては、FN(Fowler-Nordheim)ストレスによって生成されるホールトラップの原因となるシリコン酸化膜の未結合手を予め窒素原子で埋めてしまい、例えば定電流の流し込みにおける電流変動量を純粋なシリコン酸化膜(トンネル絶縁膜)に比べて減少させることができる。すなわち、不揮発性記憶素子においては、トンネル絶縁膜にオキシナイトライド膜を使用することで、情報書込み後や情報消去後の電荷保持特性を向上させることができる特徴が得られる。
【0005】
一方、論理回路は低消費電力化に好適な相補型MOSFETで構築される。相補型MOSFETのnチャネルMOSFET、pチャネルMOSFETはいずれもチャネル形成領域上にゲート絶縁膜を介在させてゲート電極を配設する。ゲート絶縁膜には熱酸化法で形成された純粋なシリコン酸化膜が使用される。
【0006】
最近の相補型MOSFETにおいては、微細化に伴いゲート絶縁膜が薄膜化される傾向にあり、さらに微細化に伴い発生する短チャネル効果を抑制するためにデュアルゲート(dual gate)電極構造が採用される傾向にある。デュアルゲート電極構造とは、nチャネルMOSFETのゲート電極の導電型をn型に設定し、pチャネルMOSFETのゲート電極の導電型をp型に設定したゲート電極構造である。ゲート電極のn型の設定には例えばAs(砒素)が使用され、p型の設定にはB(硼素)が使用される。AsはnチャネルMOSFETのソース領域及びドレイン領域を形成するn型不純物であり、ソース領域及びドレイン領域の形成工程と同時にゲート電極にAsを導入することができるので、製造工程数を増加させることなくn型のゲート電極を形成することができる。同様に、BはpチャネルMOSFETのソース領域及びドレイン領域を形成するp型不純物であり、ソース領域及びドレイン領域の形成工程と同時にゲート電極にBを導入することができるので、製造工程数を増加させることなくp型のゲート電極を形成することができる。
【0007】
ところが、この種のデュアルゲート電極構造においては、拡散速度の速いBがゲート絶縁膜中を突き抜けてチャネル形成領域に拡散され、閾値電圧を変動させてしまう、B突き抜けが生じやすい。特に、ゲート絶縁膜の薄膜化はB突き抜けを助長してしまう。このような技術的な課題を解決するために、少なくとも表面層にBの拡散を防止する緻密なオキシナイトライド層を形成したゲート絶縁膜の使用が検討されている。
【0008】
【発明が解決しようとする課題】
しかしながら、前述の不揮発性記憶回路及び論理回路を搭載した半導体集積回路においては、以下の点について配慮がなされていない。
【0009】
(1)不揮発性記憶回路においては、未結合手の減少割合を大きくし電荷保持特性を向上させるために、不揮発性記憶素子のトンネル絶縁膜には膜厚方向全域に均一でかつ高い原子密度で窒素原子を導入することが好ましい。一方、不揮発性記憶素子においては電荷蓄積ゲート電極及び制御ゲート電極の2層のゲート電極層が、論理回路の相補型MOSFETにおいては1層のゲート電極層がそれぞれ必要で、単純に合計3層のゲート電極層を形成した場合には製造工程数が増大し、製造上の歩留まりを低下させてしまう。そこで、不揮発性記憶素子の電荷蓄積ゲート電極を予め形成し、この後に不揮発性記憶素子の制御ゲート電極と相補型MOSFETのゲート電極とを同一製造工程で形成し、合計2層のゲート電極層を形成する製造プロセスが採用されている。
【0010】
しかしながら、このような半導体集積回路の製造プロセスにおいては、窒素原子密度の高いトンネル絶縁膜を不揮発性記憶素子、相補型MOSFETのそれぞれの形成領域に形成した後に、相補型MOSFETの形成領域のトンネル絶縁膜を取り除くことが行われるが、トンネル絶縁膜とその下地半導体基板又はウエル領域との間の界面にトンネル絶縁膜中の窒素原子と下地のシリコン原子との化合によるシリコン窒化膜が生成され、このシリコン窒化膜を確実に剥離することができない。このため、相補型MOSFETにおいて、膜質の良質なゲート絶縁膜を形成することができなかった。
【0011】
(2)相補型MOSFETの形成領域においてトンネル絶縁膜を確実に剥離するためにはトンネル絶縁膜の窒素原子密度を低く設定すればよいが、逆に不揮発性記憶素子のトンネル絶縁膜としては未結合手が増加してしまうので、不揮発性記憶素子の電荷保持特性が低下してしまう。
【0012】
(3)合計2層のゲート電極層を形成する製造プロセスとしては、不揮発性記憶素子の電荷蓄積ゲート電極と相補型MOSFETのゲート電極とを同一製造工程で形成し、この後に不揮発性記憶素子の制御ゲート電極を形成する別の製造プロセスが考えられる。しかしながら、相補型MOSFETにおいてはゲート電極の形成前にチャネル形成領域に閾値電圧調節用不純物が導入されており、この不純物の導入後に例えば不揮発性記憶素子の中間ゲート絶縁膜の形成工程などの高温アニール工程が組み込まれるので、不純物に必要以上の引き延ばし拡散が加わる。さらに、前述のようにデュアルゲート電極構造においてはpチャネルMOSFETのゲート電極中に導入されたBの拡散がより一層助長され、B突き抜けがより顕著になってしまう。このため、相補型MOSFET、特にpチャネルMOSFETの閾値電圧の制御が非常に難しくなってしまうという問題があった。
【0013】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、不揮発性記憶素子で構築される不揮発性記憶回路と、相補型絶縁ゲート型電界効果トランジスタ(MISFET:Metal Insulator Semiconductor Field Effect Transistor)で構築される論理回路とを同一半導体基板に搭載した半導体集積回路において、不揮発性記憶素子のトンネル絶縁膜の窒素原子密度を相補型 MISFET のゲート絶縁膜の窒素原子密度より高くし、これにより、不揮発性記憶回路を構築する不揮発性記憶素子の情報保持特性(電荷保持特性)を向上させると同時に、相補型 MISFET の p チャネル MISFET の閾値電圧の安定化と駆動力の向上を可能とする半導体集積回路の製造方法を提供することである。
【0014】
【課題を解決するための手段】
上記課題を解決するために、この発明の第1の特徴は、半導体基板上の第1領域に設けられたトンネル絶縁膜と、このトンネル絶縁膜を介して電荷が注入される電荷蓄積ゲート電極と、この電荷蓄積ゲート電極への電荷の注入を制御する制御ゲート電極を有する第1絶縁ゲート型電界効果トランジスタを不揮発性記憶素子とし、第1領域とは異なる第2領域に設けられた第2絶縁ゲート型電界効果トランジスタを論理回路用素子とする半導体集積回路の製造方法であって、(1)半導体上の第1領域、この第1領域とは異なる第2領域のそれぞれにバッファシリコン酸化膜を形成する工程と、(2)第1領域のバッファシリコン酸化膜を選択的に除去し、この第1領域において半導体上にバッファシリコン酸化膜の膜厚よりも薄い膜厚の第1シリコン酸化膜を形成し、且つ第2領域のバッファシリコン酸化膜の膜厚を増大させる工程と、(3)窒化処理により、第1シリコン酸化膜の全体をオキシナイトライド膜に変化させ、且つ、バッファシリコン酸化膜の表面側のみをオキシナイトライド膜に変化させ、窒素原子密度のピーク値が 5% 以上のオキシナイトライド膜からなる第1ゲート絶縁膜を形成する工程と、(4)第2領域のバッファシリコン酸化膜を選択的に除去し、半導体基板の表面を露出し、第2領域の半導体基板上に第2シリコン酸化膜を形成する工程と、(5)第2シリコン酸化膜に第1ゲート絶縁膜の窒素原子密度に比べて低い密度で窒素原子を導入し、窒素原子密度のピーク値が 5% 未満のオキシナイトライド膜からなる第2ゲート絶縁膜を形成する工程と、(6)第2ゲート絶縁膜上に p 型不純物が導入されたゲート電極を形成する工程と、を含み、第1ゲート絶縁膜を第1絶縁ゲート型電界効果トランジスタのトンネル絶縁膜とし、第2ゲート絶縁膜を第2絶縁ゲート型電界効果トランジスタのゲート絶縁膜とし、第2絶縁ゲート型電界効果トランジスタを、 p チャネル導電型絶縁ゲート型電界効果トランジスタとすることを特徴とする半導体集積回路の製造方法であることである。
【0015】
この発明の第2の特徴は、半導体基板上の第1領域に設けられたトンネル絶縁膜と、このトンネル絶縁膜を介して電荷が注入される電荷蓄積ゲート電極と、この電荷蓄積ゲート電極への電荷の注入を制御する制御ゲート電極を有する第1絶縁ゲート型電界効果トランジスタを不揮発性記憶素子とし、第1領域とは異なる第2領域に設けられた第2絶縁ゲート型電界効果トランジスタを論理回路用素子とする半導体集積回路の製造方法であって、(1)第1領域及び第2領域のそれぞれにバッファシリコン酸化膜を形成する工程と、(2)第1領域のバッファシリコン酸化膜を選択的に除去し、第1領域において半導体基板上にバッファシリコン酸化膜の膜厚よりも薄い膜厚の第1シリコン酸化膜を形成し、且つ第2領域のバッファシリコン酸化膜の膜厚を増大させる工程と、(3)窒化処理により、第1シリコン酸化膜の全体をオキシナイトライド膜に変化させ、且つ、バッファシリコン酸化膜の表面側のみをオキシナイトライド膜に変化させ、窒素原子密度のピーク値が 5% 以上のオキシナイトライド膜からなる第1ゲート絶縁膜を形成する工程と、(4)第1ゲート絶縁膜上及びバッファシリコン酸化膜上に電荷蓄積ゲート電極を形成し、更に、電荷蓄積ゲート電極上に中間ゲート絶縁膜を形成する工程と、(5)第2領域のバッファシリコン酸化膜を、電荷蓄積ゲート電極及び中間ゲート絶縁膜と共に選択的に除去し、半導体基板の表面を露出し、第2領域の半導体基板上に第2シリコン酸化膜を形成する工程と、(6)第2シリコン酸化膜に第1ゲート絶縁膜の窒素原子密度に比べて低い密度で窒素原子を導入し、窒素原子密度のピーク値が 5% 未満のオキシナイトライド膜からなる第2ゲート絶縁膜を形成する工程と、(7)中間ゲート絶縁膜上にp 型不純物が導入された制御ゲート電極を形成し、第2ゲート絶縁膜上に制御ゲート電極と同一製造工程でp 型不純物が導入されたゲート電極をする工程と、を含み、第1ゲート絶縁膜を第1絶縁ゲート型電界効果トランジスタのトンネル絶縁膜とし、第2ゲート絶縁膜を第2絶縁ゲート型電界効果トランジスタのゲート絶縁膜とし、第2絶縁ゲート型電界効果トランジスタを、 p チャネル導電型絶縁ゲート型電界効果トランジスタとすることを特徴とする半導体集積回路の製造方法であることである。
【0016】
【発明の実施の形態】
(第1の実施の形態)
以下、本発明の実施の形態について説明する。本発明の第1の実施の形態は、1層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と、相補型MISFETで構築される論理回路とを同一半導体基板に搭載した半導体集積回路を説明するものである。図1は本発明の第1の実施の形態に係る半導体集積回路の断面図である。図1に示すように、半導体集積回路は単結晶シリコンからなるp型半導体基板1を主体に構成され、図1中左側のメモリセルアレイ領域には不揮発性記憶回路を構築する不揮発性記憶素子Qmが配設され、図1中右側の周辺領域1には論理回路を構築する相補型MISFETのnチャネルMISFETQnが配設され、周辺領域2には相補型MISFETのpチャネルMISFETQpが配設される。
【0017】
第1の実施の形態に係る不揮発性記憶回路は電気的消去型の不揮発性記憶回路(EEPROM)であり、この不揮発性記憶回路の不揮発性記憶素子Qmは2重ウエル構造内に配設される。2重ウエル構造は、半導体基板1の主面部に配設されたn型ウエル領域2と、このn型ウエル領域2の主面部に配設されたp型ウエル領域31とで構成される。不揮発性記憶素子Qmはp型ウエル領域31の主面部において素子間分離絶縁膜(フィールド絶縁膜)4で周囲を囲まれた領域内に配設される。素子間分離絶縁膜は第1の実施の形態において基板表面を選択的に酸化して形成したシリコン酸化膜で形成される。
【0018】
不揮発性記憶素子Qmは、p型ウエル領域31で形成されるチャネル形成領域、ゲート絶縁膜60、電荷蓄積ゲート電極71、トンネル絶縁膜61、情報となる電荷のトンネル注入領域及び引き抜き領域として使用されるn型半導体領域51、中間ゲート絶縁膜62、n型半導体領域で形成された制御ゲート電極52、ソース領域又はドレイン領域として使用される一対のn型半導体領域81(図1中には一方のn型半導体領域81のみを示す。)を備えて構成される。すなわち、不揮発性記憶素子Qmは電荷蓄積ゲート電極71と制御ゲート電極52とを有するnチャネルMISFETで構成される。制御ゲート電極52はp型ウエル領域31の主面部に配設されたn型半導体領域で形成される。n型半導体領域51上にはトンネル絶縁膜61が形成され、制御ゲート電極52上には中間ゲート絶縁膜62が形成される。電荷蓄積ゲート電極71はゲート絶縁膜60上、トンネル絶縁膜61上及び中間ゲート絶縁膜62上に配設される。すなわち、この不揮発性記憶素子Qmは基板上に1層のゲート電極層(電荷蓄積ゲート電極71)を形成する1層ゲート電極構造で構成される。第1の実施の形態において電荷蓄積ゲート電極71はn型不純物としてAsが導入された多結晶シリコン膜で形成される。
【0019】
不揮発性記憶素子Qmのn型半導体領域81にはデータ線又はソース線として使用される配線11が電気的に接続される。配線11は、不揮発性記憶素子Qm上を被覆する層間絶縁膜9上に配設され、この層間絶縁膜9に形成された接続孔を通してn型半導体領域81に接続される。
【0020】
周辺領域1には半導体基板1の主面部においてp型ウエル領域32が配設され、このp型ウエル領域32の主面に論理回路を構築するnチャネルMISFETQnが配設される。nチャネルMISFETQnは、素子間分離絶縁膜4で周囲を囲まれた領域内において、p型ウエル領域32で形成されるチャネル形成領域、ゲート絶縁膜64、ゲート電極74、ソース領域及びドレイン領域として使用される一対のn型半導体領域84を備えて構成される。詳細な構造を図示していないが、第1の実施の形態に係るnチャネルMISFETQnはn型半導体領域84のチャネル形成領域側が低い不純物密度で形成されたLDD(Lightly Doped Drain)構造で構成される。ゲート電極74は多結晶シリコン膜で形成され、このゲート電極74にはデュアルゲート電極構造を実現するためにn型不純物として例えばAsが導入される。nチャネルMISFETQnのn型半導体領域84には配線14が電気的に接続される。配線14は、配線11と同一配線層に形成されており、層間絶縁膜9上に配設され、この層間絶縁膜9に形成された接続孔を通してn型半導体領域84に接続される。
【0021】
周辺領域2には半導体基板1の主面部においてn型ウエル領域33が配設され、このn型ウエル領域33の主面に論理回路を構築するpチャネルMISFETQpが配設される。pチャネルMISFETQpは、素子間分離絶縁膜4で周囲を囲まれた領域内において、n型ウエル領域33で形成されるチャネル形成領域、ゲート絶縁膜63、ゲート電極73、ソース領域及びドレイン領域として使用される一対のp型半導体領域83を備えて構成される。nチャネルMISFETQnと同様に、pチャネルMISFETQpはp型半導体領域83のチャネル形成領域側が低い不純物密度で形成されたLDD構造で構成される。ゲート電極73はnチャネルMISFETQnのゲート電極74と同一ゲート電極層でかつ同一ゲート電極材料で形成される。ゲート電極73にはデュアルゲート電極構造を実現するためにp型不純物として例えばBが導入される。
【0022】
pチャネルMISFETQpのp型半導体領域83には配線13が電気的に接続される。配線13は、配線11と同一配線層に形成されており、層間絶縁膜9上に配設され、この層間絶縁膜9に形成された接続孔を通してp型半導体領域83に接続される。
【0023】
図2(A)は不揮発性記憶素子Qmのトンネル絶縁膜61の窒素原子密度を示す図、図2(B)はnチャネルMISFETQnのゲート絶縁膜64、pチャネルMISFETQpのゲート絶縁膜63のそれぞれの窒素原子密度を示す図である。図2(A)において、横軸はトンネル絶縁膜61の膜厚を示し、縦軸はトンネル絶縁膜61中に導入された窒素原子の原子パーセントを示す。不揮発性記憶素子Qmのトンネル絶縁膜61はシリコン酸化膜(SiO2膜)に窒素原子が導入されたオキシナイトライド(SiNO)膜で形成され、同図2(A)に示すようにトンネル絶縁膜61には膜上面から膜下面に向かって膜厚方向に高い密度でほぼ均一に窒素原子が導入される。第1の実施の形態においてトンネル絶縁膜61の窒素原子密度のピーク値は5%以上に設定されており、このような高い窒素原子密度を有するトンネル絶縁膜61においてはホールトラップの原因となるシリコン酸化膜の未結合手を大幅に減少させることができる。
【0024】
一方、図2(B)において、横軸はnチャネルMISFETQnのゲート絶縁膜64又はpチャネルMISFETQpのゲート絶縁膜63の膜厚を示し、縦軸はゲート絶縁膜64又は63中に導入された窒素原子の原子パーセントを示す。ゲート絶縁膜64、63はいずれもシリコン酸化膜の少なくとも表面部分に窒素原子が導入されたオキシナイトライド膜で形成される。第1の実施の形態においてゲート絶縁膜64、63のそれぞれの窒素原子密度のピークは表面部分及び中央部分に設定され、窒素原子密度のピーク値は5%未満に設定される。このゲート絶縁膜64、63のそれぞれの窒素原子密度のピーク値はトンネル絶縁膜61の窒素原子密度のピーク値よりも低く設定される。窒素原子密度の平均値についても同様であり、ゲート絶縁膜64、63のそれぞれの窒素原子密度の平均値はトンネル絶縁膜61の窒素原子密度の平均値よりも低く設定される。この少なくとも膜上面部に高い窒素原子密度を有する、特にpチャネルMISFETQpのゲート絶縁膜63においては、ゲート電極73に導入されたp型不純物であるBのチャネル形成領域側への突き抜けを防止することができる。
【0025】
図3はpチャネルMISFETQpにおいてゲート絶縁膜63の窒素原子密度のピーク値とフラットバンドシフト量、駆動力のそれぞれとの関係を示す図である。図3に示すように、窒素原子密度のピーク値が約2%前後において、フラットバンドシフト量が少なく、かつ駆動力が高い最適窒素密度領域が存在する。窒素原子密度のピーク値が5%を越えてしまうと駆動力の低下が約10%に達し、pチャネルMISFETQpにおいては微細化による高速化を実現することができない。
【0026】
次に、前述の半導体集積回路において、不揮発性記憶素子Qmのトンネル絶縁膜61及び電荷蓄積ゲート電極71と、pチャネルMISFETQpのゲート絶縁膜63及びゲート電極73との形成方法を説明する。図4(A)乃至図4(E)、図5(F)乃至図5(J)は形成方法を説明するための各製造工程毎に示す半導体集積回路の工程断面図である。
【0027】
(1)まず、図4(A)に示すように、p型半導体基板1を準備する。図示しないが、前述の図1に示すようにメモリセルアレイ領域においてp型半導体基板1の主面部にはp型ウエル領域31が形成され、周辺領域2においてp型半導体基板1の主面部にはn型ウエル領域33が形成されている。
【0028】
(2)p型半導体基板1の主面をクリーニングした後、図4(B)に示すようにp型半導体基板1の主面全域にバッファシリコン酸化膜60を形成する。バッファシリコン酸化膜60は、熱酸化法又はCVD法により成膜し、例えば35nmの膜厚で形成される。
【0029】
(3)周辺領域2においてバッファシリコン酸化膜60上にエッチングマスク101を形成する。エッチングマスク101には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク101を使用し、メモリセルアレイ領域においてバッファシリコン酸化膜60をエッチングにより選択的に除去し、図4(C)に示すように半導体基板1の表面を露出させる。この後、エッチングマスク101を除去する。
【0030】
(4)図4(D)に示すように、メモリセルアレイ領域において半導体基板1の表面上にトンネル絶縁膜61を形成するためのシリコン酸化膜61Aを形成する。シリコン酸化膜61Aは好ましくは750℃の温度において水素燃焼酸化法により形成し、シリコン酸化膜61Aは例えば6.5nmの膜厚で形成される。このシリコン酸化膜61Aの形成に伴い、周辺領域2においてバッファシリコン酸化膜60が酸化され、約40nmの膜厚に成長したバッファシリコン酸化膜65が形成される。
【0031】
(5)基板全面にNH3雰囲気中、850〜950℃の温度で20〜40分間の窒化処理を行い、シリコン酸化膜61A中に窒素原子を導入し、図4(E)に示すようにオキシナイトライド膜からなるトンネル絶縁膜61を形成する。このトンネル絶縁膜61には高い原子密度で窒素原子が導入される。トンネル絶縁膜61の形成に伴い、周辺領域2においてバッファシリコン酸化膜65にも窒素原子が導入され、バッファオキシナイトライド膜65Nが形成される。このバッファオキシナイトライド膜65Nはトンネル絶縁膜61の膜厚に比べて6〜7倍程度の厚い膜厚を有するので、表面層部分がオキシナイトライド化される。
【0032】
引き続き、NH3の使用でトンネル絶縁膜61中に混入された水素原子を除去するために、50%のN2で希釈したドライO2雰囲気中、900〜1000℃の温度で約50〜60分間の再酸化処理を行う。また、再酸化処理は、O2雰囲気中、1000〜1100℃の温度で約50〜70秒間のランプアニールで行ってもよい。
【0033】
(6)図5(F)に示すように、メモリセルアレイ領域のトンネル絶縁膜61上及び周辺領域2のバッファオキシナイトライド膜65N上を含む基板全面にゲート電極層70を形成する。ゲート電極層70は例えばCVD法で成膜した多結晶シリコン膜で形成され、この多結晶シリコン膜には成膜中又は成膜後に抵抗値を調節するn型不純物例えばAsが導入される。
【0034】
(7)メモリセルアレイ領域においてゲート電極層70上にエッチングマスク102を形成する。エッチングマスク102には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク102を使用し、周辺領域2においてゲート電極層70、バッファオキシナイトライド膜65Nのそれぞれをエッチングにより順次選択的に除去して半導体基板1の表面を露出させるとともに、図5(G)に示すようにメモリセルアレイ領域においてパターンニングされたゲート電極層70から電荷蓄積ゲート電極71を形成する。パターンニングにはRIEが実用的に使用できる。この後、エッチングマスク102を除去する。
【0035】
周辺領域2に形成されていたバッファオキシナイトライド膜65Nはその膜厚が厚く、しかも表面層部分だけがオキシナイトライド化されているので、バッファオキシナイトライド膜65Nと半導体基板1との界面にはシリコン窒化膜が生成されず、従ってバッファオキシナイトライド膜65Nは半導体基板1の表面から容易に剥離することができる。
【0036】
(8)図5(H)に示すように、周辺領域2において半導体基板1の表面上にシリコン酸化膜63Aを形成する。シリコン酸化膜63Aは好ましくは750℃の温度において約2分間の、数%好ましくは2〜4%のCl2で希釈した水素燃焼酸化法により形成し、シリコン酸化膜63Aは例えば2.5nmの膜厚で形成される。
【0037】
(9)基板全面にN2O雰囲気中、900〜1000℃の温度で5〜15分間の窒化処理を行い、シリコン酸化膜63A中に窒素原子を導入し、オキシナイトライド膜を形成する。N2O雰囲気を使用した窒化処理はNH3を使用した窒化処理に比べて窒素原子密度を低く調節することができる。引き続き、HCl及びN2で希釈した水素燃焼酸化法によりオキシナイトライド膜に15〜25分間の再酸化処理を行い、図5(I)に示すように表面部分及び中央部分に窒素原子密度のピークを有するオキシナイトライド膜からなるゲート絶縁膜63を形成する。
【0038】
(10)図5(J)に示すように、周辺領域2においてゲート絶縁膜63上にゲート電極73を形成する。ゲート電極73は例えばCVD法で成膜された多結晶シリコン膜で形成され、多結晶シリコン膜には成膜中又は成膜後、好ましくはソース領域及びドレイン領域として使用されるp型半導体領域83(図1参照)の形成工程と同一形成工程でp型不純物例えばBが導入される。
【0039】
このような半導体集積回路の製造方法においては、半導体基板1上のメモリセルアレイ領域に窒素原子密度の高いトンネル絶縁膜61を形成する際に周辺領域2(形成方法で説明していないが、周辺領域1も同様である。)は厚い膜厚のバッファシリコン酸化膜60(窒化工程直前ではバッファシリコン酸化膜65)で被覆され、周辺領域2において半導体基板1とバッファシリコン酸化膜65との間の界面付近に到達する窒素原子量を減少させることができるので、双方の界面にシリコン窒化膜が形成されることを防止することができる。従って、窒素原子密度の高いトンネル絶縁膜61を形成した後に、周辺領域2のバッファシリコン酸化膜65(窒化工程後にはバッファオキシナイトライド膜65N)を確実に剥離することができる(周辺領域2にシリコン窒化膜が残らない)ので、周辺領域2にはpチャネルMISFETQpの良質なゲート絶縁膜63を形成することができる。
【0040】
さらに、このような半導体集積回路の製造方法においては、窒素原子密度の高いオキシナイトライド膜をトンネル絶縁膜61として使用することで、ホールトラップの原因となるトンネル絶縁膜61中の未結合手を減少させることができるので、情報保持特性を向上させることができる不揮発性記憶素子Qmを形成することができる。さらに、このような半導体集積回路の製造方法においては、情報書込み特性及び情報消去特性を向上させることができる不揮発性記憶素子Qmを形成することができる。
【0041】
さらに、このような半導体集積回路の製造方法においては、周辺領域2においてpチャネルMISFETQpのゲート絶縁膜63中に窒素原子が含まれることで、ゲート絶縁膜63の膜質の緻密化を実現することができ、ゲート電極73中に導入されたp型不純物(例えばB)のゲート絶縁膜63の突き抜け(不純物洩れ)を防止することができるので、安定な閾値電圧を得ることができるpチャネルMISFETQpを形成することができる。
【0042】
さらに、このような半導体集積回路の製造方法においては、pチャネルMISFETQpのゲート絶縁膜63の窒素原子密度のピーク値が5%未満に設定されることで、pチャネルMISFETQpの駆動力の劣化を実用上支障を生じない程度で防止することができるので、動作速度の高速化を実現することができるpチャネルMISFETQpを形成することができる。具体的には、pチャネルMISFETQpは10%未満の駆動力の劣化で抑えることができる。
【0043】
さらに、このような半導体集積回路の製造方法においては、NH3雰囲気中でのアニールによりトンネル絶縁膜61の窒素原子密度を高くすることができるので、より一層ホールトラップの原因となるトンネル絶縁膜61中の未結合手を減少させ、情報保持特性を向上させることができる不揮発性記憶素子Qmを形成することができる。
【0044】
(第2の実施の形態)
本発明の第2の実施の形態は、2層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と、相補型MISFETで構築される論理回路とを同一半導体基板に搭載した半導体集積回路を説明するものである。図6は本発明の第2の実施の形態に係る半導体集積回路の断面図である。
【0045】
図6に示すように、第2の実施の形態に係る半導体集積回路の不揮発性記憶回路を構築する不揮発性記憶素子Qmは、p型ウエル領域31で形成されるチャネル形成領域、チャネル形成領域上のトンネル絶縁膜61、トンネル絶縁膜61上の電荷蓄積ゲート電極71、電荷蓄積ゲート電極71上の中間ゲート絶縁膜66、中間ゲート絶縁膜66上の制御ゲート電極75、ソース領域又はドレイン領域として使用される一対のn型半導体領域81を備えて構成される。すなわち、不揮発性記憶素子Qmはトンネル絶縁膜61上に形成された電荷蓄積ゲート電極71と電荷蓄積ゲート電極71上に中間ゲート絶縁膜66を介在させて形成された制御ゲート電極75とを有する2層ゲート電極構造のnチャネルMISFETで構成される。
【0046】
第2の実施の形態において電荷蓄積ゲート電極71はn型不純物としてAsが導入された多結晶シリコン膜で形成される。制御ゲート電極75は電荷蓄積ゲート電極71と同様にn型不純物としてAsが導入された多結晶シリコン膜で形成される。
【0047】
不揮発性記憶素子Qmのn型半導体領域81にはデータ線又はソース線として使用される配線11が電気的に接続される。配線11は、不揮発性記憶素子Qm上を被覆する層間絶縁膜9上に配設され、この層間絶縁膜9に形成された接続孔を通してn型半導体領域81に接続される。
【0048】
周辺領域1のnチャネルMISFETQn、周辺領域2のpチャネルMISFETQpはそれぞれ第1の実施の形態に係る半導体集積回路の周辺領域1のnチャネルMISFETQn、周辺領域2のpチャネルMISFETQpのそれぞれと実質的に同一構造で構成される。すなわち、周辺回路1のnチャネルMISFETQnは、p型ウエル領域32で形成されるチャネル形成領域、ゲート絶縁膜64、ゲート電極74、ソース領域及びドレイン領域として使用される一対のn型半導体領域84を備えて構成される。ゲート電極74は不揮発性記憶素子Qmの制御ゲート電極75と同一ゲート電極層で形成され、かつ同一ゲート電極材料で形成される。ゲート電極74は多結晶シリコン膜で形成され、このゲート電極74にはデュアルゲート電極構造を実現するためにn型不純物として例えばAsが導入される。
【0049】
周辺領域2のpチャネルMISFETQpは、n型ウエル領域33で形成されるチャネル形成領域、ゲート絶縁膜63、ゲート電極73、ソース領域及びドレイン領域として使用される一対のp型半導体領域83を備えて構成される。ゲート電極73は不揮発性記憶素子Qmの制御ゲート電極75と同一ゲート電極層で形成され、かつ同一ゲート電極材料で形成される。すなわち、ゲート電極73は多結晶シリコン膜で形成され、ゲート電極73にはデュアルゲート電極構造を実現するためにp型不純物として例えばBが導入される。
【0050】
次に、前述の半導体集積回路において、不揮発性記憶素子Qmのトンネル絶縁膜61、電荷蓄積ゲート電極71、中間ゲート絶縁膜66及び制御ゲート電極75と、pチャネルMISFETQpのゲート絶縁膜63及びゲート電極73との形成方法を説明する。図7(A)乃至図7(D)、図8は形成方法を説明するための各製造工程毎に示す半導体集積回路の工程断面図である。
【0051】
(1)前述の第1の実施の形態に係る半導体集積回路の製造方法の図5(F)に示すメモリセルアレイ領域のトンネル絶縁膜61上及び周辺領域2のバッファオキシナイトライド膜65N上に第1層目のゲート電極層70を形成した後に、図7(A)に示すように基板全面においてゲート電極層70上に中間ゲート絶縁膜66を形成する。中間ゲート絶縁膜66は、熱酸化法又はCVD法で成膜された例えば5nmの膜厚を有するシリコン酸化膜66A、CVD法又は熱窒化法で成膜された例えば6nmの膜厚を有するシリコン窒化膜66B、熱酸化法又はCVD法で成膜された例えば5nmの膜厚を有するシリコン酸化膜66Cのそれぞれを連続的に成膜し、最後に800〜850℃の温度で、数%のCl2で希釈した水素燃焼酸化法により再酸化処理を行うことにより形成される。この中間ゲート絶縁膜66は約20nmの膜厚のシリコン酸化膜に相当する。
【0052】
(2)メモリセルアレイ領域において中間ゲート絶縁膜66上にエッチングマスク103を形成する(図7(B)参照)。エッチングマスク103には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク103を使用し、周辺領域2において中間ゲート絶縁膜66、ゲート電極層70、バッファオキシナイトライド膜65Nのそれぞれをエッチングにより順次選択的に除去して半導体基板1の表面を露出させるとともに、図7(B)に示すようにメモリセルアレイ領域においてパターンニングされたゲート電極層70から電荷蓄積ゲート電極71を形成する。パターンニングにはRIEが実用的に使用できる。この後、エッチングマスク103を除去する。
【0053】
第1の実施の形態に係る半導体集積回路の製造方法と同様に、周辺領域2に形成されていたバッファオキシナイトライド膜65Nはその膜厚が厚く、しかも表面層部分だけがオキシナイトライド化されているので、バッファオキシナイトライド膜65Nと半導体基板1との界面にはシリコン窒化膜が生成されず、従ってバッファオキシナイトライド膜65Nは半導体基板1の表面から容易に剥離することができる。
【0054】
(3)図示しないが、周辺領域2においてゲート絶縁膜の形成に先立ち半導体基板1の主面部に閾値電圧調節用不純物を導入する。閾値電圧調節用不純物は、例えばバッファシリコン酸化膜を形成し、このバッファシリコン酸化膜を通して半導体基板1の表面層にイオン注入法で導入される。pチャネルMISFETQpにおいて閾値電圧調節用不純物には例えば n型不純物であるAsが使用され、nチャネルMISFETQnにおいて閾値電圧調節用不純物には例えばp型不純物であるBが使用される。
【0055】
そして、閾値電圧調節用不純物の導入に使用したシリコン酸化膜を除去した後、図7(C)に示すように、周辺領域2において半導体基板1の表面上にシリコン酸化膜63Aを形成する。シリコン酸化膜63Aは好ましくは750℃の温度において約2分間の、数%好ましくは2〜4%のCl2で希釈した水素燃焼酸化法により形成し、シリコン酸化膜63Aは例えば2.5nmの膜厚で形成される。
【0056】
(4)基板全面にN2O雰囲気中、900〜1000℃の温度で5〜15分間の窒化処理を行い、シリコン酸化膜63A中に窒素原子を導入し、オキシナイトライド膜を形成する。N2O雰囲気を使用した窒化処理はNH3を使用した窒化処理に比べて窒素原子密度を低く調節することができる。引き続き、HCl及びN2で希釈した水素燃焼酸化法によりオキシナイトライド膜に15〜25分間の再酸化処理を行い、図7(D)に示すように表面部分及び中央部分に窒素原子密度のピークを有するオキシナイトライド膜からなるゲート絶縁膜63を形成する。
【0057】
(5)図8に示すように、メモリセルアレイ領域において中間ゲート絶縁膜66上に制御ゲート電極75を形成するとともに、周辺領域2においてゲート絶縁膜63上にゲート電極73を形成する。制御ゲート電極75、ゲート電極73は、いずれも同一形成工程で形成され、例えばCVD法で成膜された多結晶シリコン膜で形成される。この多結晶シリコン膜には成膜中又は成膜後に抵抗値を調節する不純物が導入される。好ましくは、不揮発性記憶素子Qmにおいて制御ゲート電極75にはソース領域及びドレイン領域として使用されるn型半導体領域81(図6参照)と同一形成工程でn型不純物例えばAsが導入され、周辺領域2においてゲート電極73にはソース領域及びドレイン領域として使用されるp型半導体領域83(同図6参照)の形成工程と同一形成工程でp型不純物例えばBが導入される。
【0058】
このような半導体集積回路の製造方法においては、第1の実施の形態に係る半導体集積回路の製造方法で得られる効果に加えて、不揮発性記憶素子Qmのトンネル絶縁膜61をpチャネルMISFETQpのゲート絶縁膜63(図6に示すnチャネルMISFETQnのゲート絶縁膜64も同様である。)よりも先に形成することにより、不揮発性記憶素子Qmの制御ゲート電極75、pチャネルMISFETQpのゲート電極73(及びnチャネルMISFETQnのゲート電極74)のそれぞれを同一製造工程で形成することができるので、ゲート電極層の形成工程数を削減し、全体の製造工程数を低減させることができる。
【0059】
さらに、この半導体集積回路の製造方法においては、不揮発性記憶素子Qmのトンネル絶縁膜61及び中間ゲート絶縁膜66を形成した後に、pチャネルMISFETQpのゲート絶縁膜63(図6に示すnチャネルMISFETQnのゲート絶縁膜64も同様である。)を形成したので、pチャネルMISFETQp(及びnチャネルMISFETQn)のアニール量を減少させることができる。すなわち、pチャネルMISFETQpのチャネル形成領域に閾値電圧調節用不純物が導入された以後のアニール量を減少させることができる(閾値電圧調節用不純物の導入後に、少なくともトンネル絶縁膜61を形成するアニール工程及び中間ゲート絶縁膜66を形成するアニール工程が行われない)。従って、閾値電圧調節用不純物の不必要な引き延ばし拡散を減少させることができるので、安定した閾値電圧を有するpチャネルMISFETQp(及びnチャネルMISFETQn)を形成することができる(pチャネルMISFETQp、nチャネルMISFETQnのぞれぞれの閾値電圧の制御を容易にすることができる)。
【0060】
(第3の実施の形態)
本発明の第3の実施の形態は、第1の実施の形態に係る半導体集積回路と同様に1層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と相補型MISFETで構築される論理回路とを同一半導体基板に搭載し、さらに高耐圧MISFETを搭載した半導体集積回路を説明するものである。図9は本発明の第3の実施の形態に係る半導体集積回路の断面図である。
【0061】
図9に示すように、半導体集積回路は、前述の第1の実施の形態に係る半導体集積回路にさらに周辺領域3を備え、この周辺領域3に高耐圧のnチャネルMISFETQhが配設される。周辺領域3は、メモリセルアレイ領域と同様に、p型半導体基板1の主面部に形成されたn型ウエル領域2と、このn型ウエル領域2の主面部に形成されたp型ウエル領域34とを有する2重ウエル構造で形成され、p型ウエル領域34の主面にnチャネルMISFETQhが配設される。
【0062】
すなわち、高耐圧のnチャネルMISFETQhは、素子間分離絶縁膜4で周囲を囲まれた領域内において、p型ウエル領域34で形成されたチャネル形成領域、チャネル形成領域上のゲート絶縁膜67、ゲート絶縁膜67上のゲート電極77、ソース領域及びドレイン領域として使用される一対のn型半導体領域87を備えて構成される。このnチャネルMISFETQhは、不揮発性記憶素子Qmの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される。
【0063】
nチャネルMISFETQhのn型半導体領域87には配線17が電気的に接続される。配線17は、層間絶縁膜9上に配設され、層間絶縁膜9に形成された接続孔を通してn型半導体領域87に接続される。
【0064】
次に、前述の半導体集積回路において、不揮発性記憶素子Qmのトンネル絶縁膜61及び電荷蓄積ゲート電極71と、pチャネルMISFETQpのゲート絶縁膜63及びゲート電極73と、高耐圧のnチャネルMISFETQhのゲート絶縁膜67及びゲート電極77との形成方法を説明する。図10(A)乃至図10(E)、図11(F)乃至図11(G)は形成方法を説明するための各製造工程毎に示す半導体集積回路の工程断面図である。
【0065】
(1)まず、図10(A)に示すように、p型半導体基板1を準備する。図示はしないが、前述の図9に示すようにメモリセルアレイ領域においてp型半導体基板1の主面部にはp型ウエル領域31が形成され、周辺領域2においてp型半導体基板1の主面部にはn型ウエル領域33が形成され、周辺領域3においてp型半導体基板1の主面部にはp型ウエル領域34が形成されている。
【0066】
(2)p型半導体基板1の主面をクリーニングした後、図10(B)に示すようにp型半導体基板1の主面全域にバッファシリコン酸化膜60を形成する。バッファシリコン酸化膜60は、熱酸化法又はCVD法により成膜し、例えば30nmの膜厚で形成する。
【0067】
(3)メモリセルアレイ領域及び周辺領域3においてバッファシリコン酸化膜60上にエッチングマスク104を形成する。エッチングマスク104には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク104を使用し、周辺領域2においてバッファシリコン酸化膜60をエッチングにより選択的に除去し、図10(C)に示すように半導体基板1の表面を露出させる。この後、エッチングマスク104を除去する。
【0068】
(4)図10(D)に示すように、周辺領域2において半導体基板1の表面上にゲート絶縁膜63を形成するためのシリコン酸化膜63Aを形成する。シリコン酸化膜63Aは好ましくは750℃の温度において水素燃焼酸化法により形成し、シリコン酸化膜63Aは例えば10nmの膜厚で形成される。このシリコン酸化膜63Aの形成に伴い、メモリセルアレイ領域、周辺領域3のそれぞれにおいてバッファシリコン酸化膜60が酸化され、若干膜厚が成長したバッファシリコン酸化膜67Aが形成される。
【0069】
(5)周辺領域2、周辺領域3のそれぞれにおいてバッファシリコン酸化膜67A上にエッチングマスク105を形成する(図10(E)参照)。エッチングマスク105には例えばフォトリソグラフィ技術で形成されたフォトレジスト膜が実用的に使用できる。エッチングマスク105を使用し、メモリセルアレイ領域においてバッファシリコン酸化膜67Aをエッチングにより選択的に除去し、半導体基板1の表面を露出させる。この後、エッチングマスク105を除去する。
【0070】
(6)図10(E)に示すように、メモリセルアレイ領域において半導体基板1の表面上にトンネル絶縁膜を形成するためのシリコン酸化膜61Aを形成する。シリコン酸化膜61Aは好ましくは750℃の温度において水素燃焼酸化法により形成し、シリコン酸化膜61Aは例えば6.5nmの膜厚で形成される。このシリコン酸化膜61Aの形成に伴い、周辺領域2においてシリコン酸化膜63Aの膜厚が若干増加されシリコン酸化膜63Bが形成されるとともに、周辺領域3においてバッファシリコン酸化膜67Aの膜厚が若干増加され、約40nmの膜厚に成長したバッファシリコン酸化膜67Bが形成される。
【0071】
(7)基板全面にNH3雰囲気中、850〜950℃の温度で20〜40分間の窒化処理を行い、メモリセルアレイ領域のシリコン酸化膜61A中に窒素原子を導入し、図11(F)に示すようにオキシナイトライド膜からなるトンネル絶縁膜61を形成する。このトンネル絶縁膜61には高い原子密度で膜厚方向に均一な原子密度で窒素原子が導入される。このトンネル絶縁膜61の形成に伴い、周辺領域2のシリコン酸化膜63Bの少なくとも表面層部分がオキシナイトライド化されたゲート絶縁膜63が形成され、同様に周辺領域3のバッファシリコン酸化膜67Bの少なくとも表面層部分がオキシナイトライド化されたゲート絶縁膜67が形成される。
【0072】
引き続き、NH3の使用でトンネル絶縁膜61中、ゲート絶縁膜63中、ゲート絶縁膜67中のそれぞれに混入された水素原子を除去するために、50%のN2で希釈したドライO2雰囲気中、900〜1000℃の温度で約50〜60分間の再酸化処理を行う。また、再酸化処理は、O2雰囲気中、1000〜1100℃の温度で約50〜70秒間のランプアニールで行ってもよい。
【0073】
すなわち、第3の実施の形態に係る半導体集積回路の製造方法においては、不揮発性記憶素子Qmのトンネル絶縁膜61を形成するための窒化処理と、pチャネルMISFETQpの少なくとも表面層部分がオキシナイトライド化されたゲート絶縁膜63を形成するための窒化処理とが同一形成工程で行われる。さらに、トンネル絶縁膜61、ゲート絶縁膜63のそれぞれを形成するために予め形成されたバッファシリコン酸化膜60(窒化処理直前にはバッファシリコン酸化膜67B)を利用して高耐圧のnチャネルMISFETQh(図示並びに説明はしないが、高耐圧のpチャネルMISFETも同様である。)のゲート絶縁膜67が形成される。
【0074】
なお、窒化処理は、N2O雰囲気中、900〜1000℃の温度で5〜15分間の窒化処理であってもよい。
【0075】
(8)図11(G)に示すように、メモリセルアレイ領域のトンネル絶縁膜61上に電荷蓄積ゲート電極71、周辺領域2のゲート絶縁膜62上にゲート電極73、周辺領域3のゲート絶縁膜67上にゲート電極77のそれぞれを形成する。電荷蓄積ゲート電極71、ゲート電極73、ゲート電極77のそれぞれは例えばCVD法で成膜した同一ゲート電極層である多結晶シリコン膜で形成される。
【0076】
このような半導体集積回路の製造方法においては、半導体基板1上のメモリセルアレイ領域のシリコン酸化膜61Aに窒素原子を導入する前に半導体基板1上の周辺領域2にシリコン酸化膜63Bを形成し、シリコン酸化膜61Aに窒化処理を行いトンネル絶縁膜61を形成するとともに、シリコン酸化膜63Bにも窒化処理を行いゲート絶縁膜63を形成し、シリコン酸化膜63Bをそのままゲート絶縁膜63の形成に使用したので、窒素原子を導入してトンネル絶縁膜61を形成した後に周辺領域2においてオキシナイトライド膜を剥離する必要がなくなる。
【0077】
さらに、このような半導体集積回路の製造方法においては、半導体基板1上のメモリセルアレイ領域にトンネル絶縁膜61を形成し、周辺領域2にゲート絶縁膜63を形成するためのバッファシリコン酸化膜60を周辺領域3において高耐圧のnチャネルMISFETQhのゲート絶縁膜67に使用したので、ゲート絶縁膜の形成工程数を削減し、全体の製造工程数を低減させることができる。
【0078】
(第4の実施の形態)
本発明の第4の実施の形態は、第2の実施の形態に係る半導体集積回路の2層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と相補型MISFETで構築される論理回路とを同一半導体基板に搭載し、さらに第3の実施の形態に係る高耐圧MISFETを搭載した半導体集積回路を説明するものである。図12は本発明の第4の実施の形態に係る半導体集積回路の断面図である。
【0079】
図12に示すように、半導体集積回路において、メモリセルアレイ領域にはトンネル絶縁膜61上の電荷蓄積ゲート電極71とこの電荷蓄積ゲート電極71上に中間ゲート電極66を介在させて形成された制御ゲート電極75とを有する2層ゲート電極構造の不揮発性記憶素子Qmが配設され、周辺領域3には高耐圧のnチャネルMISFETQhが配設される。
【0080】
第4の実施の形態に係る半導体集積回路の製造方法は、基本的には第2の実施の形態に係る半導体集積回路の製造方法と同様で、メモリセルアレイ領域においてトンネル絶縁膜61、電荷蓄積ゲート電極71、中間ゲート絶縁膜66のそれぞれを形成した後に、周辺領域1にゲート絶縁膜64及び周辺領域2にゲート絶縁膜63を形成し、周辺領域3に高耐圧のnチャネルMISFETQhのゲート絶縁膜67を形成する。
【0081】
このような半導体集積回路の製造方法においては、第2の実施の形態に係る半導体集積回路の製造方法で得られる効果と同様の効果を得ることができる。
【0082】
(第5の実施の形態)
本発明の第5の実施の形態は、第4の実施の形態に係る半導体集積回路の動作速度の高速化を向上させるためのものである。図13は本発明の第5の実施の形態に係る半導体集積回路の断面図である。
【0083】
図13に示すように、第5の実施の形態に係る半導体集積回路においては、メモリセルアレイ領域の不揮発性記憶素子Qm、周辺領域1のnチャネルMISFETQn、周辺領域2のpチャネルMISFETQp、周辺領域3の高耐圧のnチャネルMISFETQhのそれぞれにサリサイド構造が採用される。すなわち、不揮発性記憶素子Qmの制御ゲート電極75上にはシリサイド電極75S、n型半導体領域81上にはシリサイド電極81Sのそれぞれが形成される。同様に、nチャネルMISFETQnのゲート電極74にはシリサイド電極74S、n型半導体領域84上にはシリサイド電極84S、pチャネルMISFETQpのゲート電極73上にはシリサイド電極73S、p型半導体領域83上にはシリサイド電極83Sがそれぞれ形成される。高耐圧のnチャネルMISFETQhのゲート電極77上にはシリサイド電極77S、n型半導体領域87上にはシリサイド電極87Sがそれぞれ形成される。これらのシリサイド電極75S等には、例えばCoSi2、TiSi2、WSi2等、抵抗値を低減させることができる高融点金属とシリコンとの化合物が実用的に使用できる。また、シリサイド電極に代えて高融点金属電極を使用することができる。
【0084】
(第6の実施の形態)
本発明の第6の実施の形態は、第5の実施の形態に係る半導体集積回路の集積度を向上させるためのものである。図14は本発明の第6の実施の形態に係る半導体集積回路の断面図である。
【0085】
図6に示すように、第6の実施の形態に係る半導体集積回路においては、各素子間の絶縁分離がSTI(Shallow Trench Isolation)構造の素子分離領域40で行われる。この素子分離領域40は半導体基板1の深さ方向に素子間の離間距離を稼ぐためのトレンチとこのトレンチ内部に埋設された絶縁体とで構築される。
【0086】
【発明の効果】
本発明によれば、不揮発性記憶素子で構築される不揮発性記憶回路と、相補型 MISFET で構築される論理回路とを同一半導体基板に搭載した半導体集積回路において、不揮発性記憶素子のトンネル絶縁膜の窒素原子密度を相補型 MISFET のゲート絶縁膜の窒素原子密度より高くし、これにより、不揮発性記憶回路を構築する不揮発性記憶素子の情報保持特性(電荷保持特性)を向上させると同時に、相補型 MISFET の p チャネル MISFET の閾値電圧の安定化と駆動力の向上を可能とする半導体集積回路の製造方法を提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態に係る半導体集積回路の断面図である。
【図2】 (A)は本発明の第1の実施の形態に係る不揮発性記憶素子のトンネル絶縁膜の窒素原子密度を示す図、(B)はMISFETのゲート絶縁膜の窒素原子密度を示す図である。
【図3】 本発明の第1の実施の形態に係るMISFETのゲート絶縁膜の窒素原子密度のピーク値とフラットバンドシフト量、駆動力のそれぞれとの関係を示す図である。
【図4】 (A)乃至(E)は本発明の第1の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図5】 (F)乃至(J)は本発明の第1の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図6】 本発明の第2の実施の形態に係る半導体集積回路の断面図である。
【図7】 (A)乃至(D)は本発明の第2の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図8】 本発明の第2の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図9】 本発明の第3の実施の形態に係る半導体集積回路の断面図である。
【図10】 (A)乃至(E)は本発明の第3の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図11】 (F)及び(G)は本発明の第3の実施の形態に係る製造方法を説明するための半導体集積回路の工程断面図である。
【図12】 本発明の第4の実施の形態に係る半導体集積回路の断面図である。
【図13】 本発明の第5の実施の形態に係る半導体集積回路の断面図である。
【図14】 本発明の第6の実施の形態に係る半導体集積回路の断面図である。
【符号の説明】
1 半導体基板
2,31,32,33 ウエル領域
4 素子間分離絶縁膜
51,81,83,84 半導体領域
52,75 制御ゲート電極
61 トンネル絶縁膜
62,66 中間ゲート絶縁膜
60,63,64 ゲート絶縁膜
71 電荷蓄積ゲート電極
73,74 ゲート電極
9 層間絶縁膜
11,13,14 配線
73S,74S,75S,77S シリサイド電極
81S,83S,84S,87S シリサイド電極
40 素子間分離領域
Claims (4)
- 半導体基板上の第1領域に設けられたトンネル絶縁膜と、該トンネル絶縁膜を介して電荷が注入される電荷蓄積ゲート電極と、該電荷蓄積ゲート電極への電荷の注入を制御する制御ゲート電極を有する第1絶縁ゲート型電界効果トランジスタを不揮発性記憶素子とし、前記第1領域とは異なる第2領域に設けられた第2絶縁ゲート型電界効果トランジスタを論理回路用素子とする半導体集積回路の製造方法であって、
前記第1領域及び前記第2領域のそれぞれにバッファシリコン酸化膜を形成する工程と、
前記第1領域のバッファシリコン酸化膜を選択的に除去し、前記第1領域において前記半導体基板上に前記バッファシリコン酸化膜の膜厚よりも薄い膜厚の第1シリコン酸化膜を形成し、且つ前記第2領域のバッファシリコン酸化膜の膜厚を増大させる工程と、
窒化処理により、前記第1シリコン酸化膜の全体をオキシナイトライド膜に変化させ、且つ、前記バッファシリコン酸化膜の表面側のみをオキシナイトライド膜に変化させ、窒素原子密度のピーク値が 5% 以上のオキシナイトライド膜からなる第1ゲート絶縁膜を形成する工程と、
前記第2領域のバッファシリコン酸化膜を選択的に除去し、前記半導体基板の表面を露出し、前記第2領域の前記半導体基板上に第2シリコン酸化膜を形成する工程と、
前記第2シリコン酸化膜に前記第1ゲート絶縁膜の窒素原子密度に比べて低い密度で窒素原子を導入し、窒素原子密度のピーク値が 5% 未満のオキシナイトライド膜からなる第2ゲート絶縁膜を形成する工程と、
前記第2ゲート絶縁膜上に p 型不純物が導入されたゲート電極を形成する工程と、
を含み、前記第1ゲート絶縁膜を前記第1絶縁ゲート型電界効果トランジスタのトンネル絶縁膜とし、前記第2ゲート絶縁膜を前記第2絶縁ゲート型電界効果トランジスタのゲート絶縁膜とし、前記第2絶縁ゲート型電界効果トランジスタを、 p チャネル導電型絶縁ゲート型電界効果トランジスタとすることを特徴とする半導体集積回路の製造方法。 - 半導体基板上の第1領域に設けられたトンネル絶縁膜と、該トンネル絶縁膜を介して電荷が注入される電荷蓄積ゲート電極と、該電荷蓄積ゲート電極への電荷の注入を制御する制御ゲート電極を有する第1絶縁ゲート型電界効果トランジスタを不揮発性記憶素子とし、前記第1領域とは異なる第2領域に設けられた第2絶縁ゲート型電界効果トランジスタを論理回路用素子とする半導体集積回路の製造方法であって、
前記第1領域及び前記第2領域のそれぞれにバッファシリコン酸化膜を形成する工程と、
前記第1領域のバッファシリコン酸化膜を選択的に除去し、前記第1領域において前記半導体基板上に前記バッファシリコン酸化膜の膜厚よりも薄い膜厚の第1シリコン酸化膜を形成し、且つ前記第2領域のバッファシリコン酸化膜の膜厚を増大させる工程と、
窒化処理により、前記第1シリコン酸化膜の全体をオキシナイトライド膜に変化させ、且つ、前記バッファシリコン酸化膜の表面側のみをオキシナイトライド膜に変化させ、窒素原子密度のピーク値が 5% 以上のオキシナイトライド膜からなる第1ゲート絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上及び前記バッファシリコン酸化膜上に電荷蓄積ゲート電極を形成し、更に、前記電荷蓄積ゲート電極上に中間ゲート絶縁膜を形成する工程と、
前記第2領域のバッファシリコン酸化膜を、前記電荷蓄積ゲート電極及び前記中間ゲート絶縁膜と共に選択的に除去し、前記半導体基板の表面を露出し、前記第2領域の前記半導体基板上に第2シリコン酸化膜を形成する工程と、
前記第2シリコン酸化膜に前記第1ゲート絶縁膜の窒素原子密度に比べて低い密度で窒素原子を導入し、窒素原子密度のピーク値が 5% 未満のオキシナイトライド膜からなる第2ゲート絶縁膜を形成する工程と、
前記中間ゲート絶縁膜上にp 型不純物が導入された制御ゲート電極を形成し、前記第2ゲート絶縁膜上に前記制御ゲート電極と同一製造工程で前記 p 型不純物が導入されたゲート電極を形成する工程と、
を含み、前記第1ゲート絶縁膜を前記第1絶縁ゲート型電界効果トランジスタのトンネル絶縁膜とし、前記第2ゲート絶縁膜を前記第2絶縁ゲート型電界効果トランジスタのゲート絶縁膜とし、前記第2絶縁ゲート型電界効果トランジスタを、 p チャネル導電型絶縁ゲート型電界効果トランジスタとすることを特徴とする半導体集積回路の製造方法。 - 前記第1ゲート絶縁膜を形成する工程は、前記第1シリコン酸化膜をNH3雰囲気中でアニールする工程であり、前記第2ゲート絶縁膜を形成する工程は、前記第2シリコン酸化膜をN2O雰囲気中でアニールする工程であることを特徴とする請求項1又は2に記載の半導体集積回路の製造方法。
- 前記N2O雰囲気中でのアニールする工程の後、更に再酸化処理を行い、前記第2シリコン酸化膜の表面部分及び膜厚方向の中央部分に窒素原子密度のピークを形成することを特徴とする請求項3に記載の半導体集積回路の製造方法。
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