JP6311033B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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-
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-
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Description
本実施の形態の半導体装置の製造方法を、図1〜図22を参照して説明する。
次に、不揮発性メモリの動作例について、図23を参照して説明する。
以下に、本実施の形態の製造方法および半導体装置の効果について説明する。
図24に、本実施の形態の半導体装置の変形例1であるMONOSメモリのメモリセルMC1の断面を示す。図24では、図22と同様に、メモリセル領域1Aおよび周辺回路領域1Bを示している。
図25に、本実施の形態の半導体装置の変形例2であるMONOSメモリのメモリセルMC2の断面を示す。図25では、図22と同様に、メモリセル領域1Aおよび周辺回路領域1Bを示している。
図26に、本実施の形態の半導体装置の変形例3であるMONOSメモリのメモリセルMC3の断面を示す。図26では、図22と同様に、メモリセル領域1Aおよび周辺回路領域1Bを示している。
以下では、前記実施の形態1と異なり、シングルゲート型のMONOSメモリを形成し、ソース・ドレイン領域の上のシリサイド層と、シングルゲート電極の上部のシリサイド層とを作り分けることについて、図27〜図29を用いて説明する。図27〜図29は、本実施の形態の半導体装置の製造工程を説明する断面図である。図27〜図29では、図1〜図22と同様に、メモリセル領域1Aおよび周辺回路領域1Bを示している。
前記半導体基板上に第1絶縁膜を介して形成された第1ゲート電極と、
前記第1ゲート電極の側壁に、内部に電荷蓄積部を有する第2絶縁膜を介して形成された第2ゲート電極と、
前記半導体基板の主面に形成された第1ソース・ドレイン領域と、
前記第1ソース・ドレイン領域の上面に接して形成された第1シリサイド層と、
前記第1ゲート電極の上面に接して形成された第2シリサイド層と、
前記第2ゲート電極の上面に接して形成された第3シリサイド層と、
を含むメモリセルを有し、
前記第2ゲート電極は、前記半導体基板上に前記第2絶縁膜を介して形成され、
前記第1〜第3シリサイド層は、白金を含んでおり、
前記第1シリサイド層の下面の単位面積当たりの白金の量は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置。
前記半導体基板上に、内部に電荷蓄積部を有する第1絶縁膜を介して形成された第1ゲート電極と、
前記半導体基板の主面に形成された第1ソース・ドレイン領域と、
前記第1ソース・ドレイン領域の上面に接して形成された第1シリサイド層と、
前記第1ゲート電極の上面に接して形成された第2シリサイド層と、
を含むメモリセルを有し、
前記第2ゲート電極は、前記半導体基板上に前記第2絶縁膜を介して形成され、
前記第1および第2シリサイド層は、白金を含んでおり、
前記第1シリサイド層の下面の単位面積当たりの白金の量は、前記第2シリサイド層の下面の単位面積当たりの白金の量よりも多い、半導体装置。
前記第1シリサイド層の引張応力は、前記第2シリサイド層の引張応力よりも大きい、半導体装置。
1B 周辺回路領域
CG 制御ゲート電極
CP コンタクトプラグ
DF 拡散領域
EX エクステンション領域
G1 ゲート電極
GI ゲート絶縁膜
HK 絶縁膜
IF1〜IF10 絶縁膜
IL1、IL2 層間絶縁膜
MC メモリセル
MG メモリゲート電極
ON ONO膜
Q1 MISFET
SB 半導体基板
S1、S2 シリサイド層
ST 素子分離領域
SW サイドウォール
TN 金属膜
Claims (20)
- 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
(a)半導体基板を用意する工程、
(b)前記半導体基板上に第1絶縁膜を介して形成された第1ゲート電極と、前記半導体基板上に、内部に電荷蓄積部を有する第2絶縁膜を介して形成された第2ゲート電極と、前記第1ゲート電極および前記第2ゲート電極の間に介在する第3絶縁膜とを設け、前記第1ゲート電極および前記第2ゲート電極を挟むように、前記半導体基板の主面に第1ソース・ドレイン領域を形成する工程、
(c)第1熱処理によりシリサイド化を行うことで、前記第1ソース・ドレイン領域の上面に接する第1シリサイド層を形成する工程、
(d)前記(c)工程後、前記半導体基板上に層間絶縁膜を形成する工程、
(e)前記層間絶縁膜を研磨して、前記第1ゲート電極および前記第2ゲート電極のそれぞれの上面を露出させる工程、
(f)前記(e)工程後、第2熱処理によりシリサイド化を行うことで、前記第1ゲート電極の上面に接する第2シリサイド層と、前記第2ゲート電極の上面に接する第3シリサイド層とを形成する工程、
を有し、
前記第1ソース・ドレイン領域、前記第1ゲート電極、前記第2ゲート電極および前記第2絶縁膜は、前記メモリセルを構成し、
前記第1〜第3シリサイド層は、白金を含んでおり、
前記第1熱処理は、前記第2熱処理よりも高い温度で行う、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1シリサイド層の下面の単位面積当たりの白金の量は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1シリサイド層の引張応力は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの引張応力よりも大きい、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1〜第3シリサイド層は、多結晶構造を有しており、
前記第1シリサイド層内の単位体積当たりの(010)配向粒の数は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの内部の単位体積当たりの(010)配向粒の数よりも多い、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1シリサイド層の上面の単位面積当たりの白金の量は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(c)工程は、
(c1)前記半導体基板上に、ニッケルおよび白金を含む第1金属膜を形成する工程、
(c2)前記第1熱処理を行うことで、前記第1金属膜と前記半導体基板とを反応させて、前記第1シリサイド層を形成する工程、
(c3)前記(c2)工程の後、未反応の前記第1金属膜を除去する工程、
を有し、
前記(f)工程は、
(f1)前記半導体基板上に、ニッケルおよび白金を含む第2金属膜を形成する工程、
(f2)前記第2熱処理を行うことで、前記第2金属膜と前記第1ゲート電極および前記第2ゲート電極とを反応させて、前記第2シリサイド層および前記第3シリサイド層を形成する工程、
(f3)前記(f2)工程の後、未反応の前記第2金属膜を除去する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(b)工程は、
(b1)前記半導体基板上に、前記第1絶縁膜を介して、第1半導体膜を含む前記第1ゲート電極を形成する工程、
(b2)前記第1ゲート電極の側壁と、前記側壁に隣接して前記第1絶縁膜から露出する前記半導体基板を覆うように、内部に前記電荷蓄積部を有する前記第2絶縁膜と、第2半導体膜とを順に形成する工程、
(b3)前記第2半導体膜を加工することで、前記第1ゲート電極の側壁に、前記第2絶縁膜を介して、前記第2半導体膜を含む前記第2ゲート電極を形成する工程、
(b4)前記第1ゲート電極、前記第2ゲート電極、前記第1絶縁膜および前記第2絶縁膜を挟むように、前記半導体基板の主面に第1ソース・ドレイン領域を形成する工程、
を有し、
前記第3絶縁膜は、前記第2絶縁膜の一部を構成する、半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記(b)工程では、前記半導体基板の第1領域に、前記第1絶縁膜、第1ゲート電極、前記第2絶縁膜、前記第2ゲート電極および前記第1ソース・ドレイン領域を形成し、前記第1領域とは異なる第2領域の前記半導体基板上に、第4絶縁膜を介してダミーゲート電極を形成し、前記ダミーゲート電極の横の前記半導体基板の主面に第2ソース・ドレイン領域を形成し、
前記(c)工程では、第1熱処理によりシリサイド化を行うことで、前記第1シリサイド層と、前記第2ソース・ドレイン領域の上面に接する第4シリサイド層とを形成し、
前記(e)工程では、前記層間絶縁膜を研磨して、前記第1ゲート電極、前記第2ゲート電極および前記ダミーゲート電極のそれぞれの上面を露出させ、
(e1)前記(e)工程の後、前記(f)工程の前に、前記ダミーゲート電極を除去することで溝を形成した後、前記溝内に金属ゲート電極を埋め込む工程をさらに有し、
前記第2ソース・ドレイン領域および前記金属ゲート電極は、電界効果トランジスタを構成する、半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記第4シリサイド層は、白金を含んでおり、
前記第4シリサイド層の下面の単位面積当たりの白金の量は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。 - 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
(a)半導体基板を用意する工程、
(b)前記半導体基板上に、内部に電荷蓄積部を有する第1絶縁膜を介して第1ゲート電極を形成し、前記第1ゲート電極を挟むように、前記半導体基板の主面に第1ソース・ドレイン領域を形成する工程、
(c)第1熱処理によりシリサイド化を行うことで、前記第1ソース・ドレイン領域の上面に接する第1シリサイド層を形成する工程、
(d)前記(c)工程後、前記半導体基板上に層間絶縁膜を形成する工程、
(e)前記層間絶縁膜を研磨して、前記第1ゲート電極の上面を露出させる工程、
(f)前記(e)工程後、第2熱処理によりシリサイド化を行うことで、前記第1ゲート電極の上面に接する第2シリサイド層を形成する工程、
を有し、
前記第1ソース・ドレイン領域、前記第1ゲート電極および前記第1絶縁膜は、前記メモリセルを構成し、
前記第1および第2シリサイド層は、白金を含んでおり、
前記第1熱処理は、前記第2熱処理よりも高い温度で行う、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記第1シリサイド層の下面の単位面積当たりの白金の量は、前記第2シリサイド層の下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記第1シリサイド層の引張応力は、前記第2シリサイド層の引張応力よりも大きい、半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に第1絶縁膜を介して形成された第1ゲート電極と、
前記第1ゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する前記第2絶縁膜を介して形成された第2ゲート電極と、
前記第1ゲート電極と前記第2ゲート電極との間に介在する第3絶縁膜と、
前記半導体基板の主面に形成された第1ソース・ドレイン領域と、
前記第1ソース・ドレイン領域の上面に接して形成された第1シリサイド層と、
前記第1ゲート電極の上面に接して形成された第2シリサイド層と、
前記第2ゲート電極の上面に接して形成された第3シリサイド層と、
を含むメモリセルを有し、
前記第1〜第3シリサイド層は、白金を含んでおり、
前記第1シリサイド層の下面の単位面積当たりの白金の量は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置。 - 請求項13記載の半導体装置において、
前記第1シリサイド層の引張応力は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの引張応力よりも大きい、半導体装置。 - 請求項13記載の半導体装置において、
前記第1〜第3シリサイド層は、多結晶構造を有しており、
前記第1シリサイド層内の単位体積当たりの(010)配向粒の数は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの内部の単位体積当たりの(010)配向粒の数よりも多い、半導体装置。 - 請求項13記載の半導体装置において、
前記第1シリサイド層の上面の単位面積当たりの白金の量は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置。 - 請求項13記載の半導体装置において、
前記半導体基板上に第4絶縁膜を介して形成された金属ゲート電極と、
前記半導体基板の主面に形成された第2ソース・ドレイン領域と、
前記第2ソース・ドレイン領域の上面に接して形成された第4シリサイド層と、
を含む電界効果トランジスタを有し、
前記第4シリサイド層は、白金を含んでおり、
前記第4シリサイド層の下面の単位面積当たりの白金の量は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置。 - 請求項17記載の半導体装置において、
前記第4シリサイド層の引張応力は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの引張応力よりも大きい、半導体装置。 - 請求項17記載の半導体装置において、
前記第1〜第4シリサイド層は、多結晶構造を有しており、
前記第4シリサイド層内の単位体積当たりの(010)配向粒の数は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの内部の単位体積当たりの(010)配向粒の数よりも多い、半導体装置。 - 請求項17記載の半導体装置において、
前記第4シリサイド層の上面の単位面積当たりの白金の量は、前記第2シリサイド層および前記第3シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置。
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