JP6359386B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。
特許文献１（特開２０１１−２９６３１号公報）には、不揮発性半導体記憶装置を構成するメモリセルのゲート電極を、ノンドープのポリシリコン層とメタル材料電極層の２層膜で構成することが記載されている。
特開２０１１−２９６３１号公報
不揮発性メモリを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、不揮発性メモリを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。若しくは、それらの課題のうちの複数を実現することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、ゲートラストプロセスにより、メモリセルを構成する制御ゲート電極と、メモリゲート電極の一部を構成する金属膜を形成することにより、メモリゲート電極を、ＯＮＯ膜に接するｐ型半導体膜であるシリコン膜と金属膜とにより構成するものである。
また、他の実施の形態である半導体装置は、制御ゲート電極と、当該制御ゲート電極の側壁にＯＮＯ膜を介して隣接するメモリゲート電極とを有するメモリセルにおいて、メモリゲート電極を、ＯＮＯ膜に接するｐ型半導体膜であるシリコン膜と金属膜とにより構成し、当該シリコン膜と当該金属膜とに同一のコンタクトプラグを接続するものである。
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の信頼性を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。若しくはそれらの効果のうちの複数を実現することができる。
実施の形態１である半導体装置の製造工程中の断面図である。 図１に続く半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の平面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態２である半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の断面図である。 図２２に続く半導体装置の製造工程中の断面図である。 図２３に続く半導体装置の製造工程中の断面図である。 図２４に続く半導体装置の製造工程中の断面図である。 図２５に続く半導体装置の製造工程中の断面図である。 図２６に続く半導体装置の製造工程中の断面図である。 図２７に続く半導体装置の製造工程中の断面図である。 図２８に続く半導体装置の製造工程中の断面図である。 図２９に続く半導体装置の製造工程中の断面図である。 図３０に続く半導体装置の製造工程中の断面図である。 図３１に続く半導体装置の製造工程中の断面図である。 図３２に続く半導体装置の製造工程中の断面図である。 図３３に続く半導体装置の製造工程中の断面図である。 実施の形態３である半導体装置の製造工程中の断面図である。 図３５に続く半導体装置の製造工程中の断面図である。 図３６に続く半導体装置の製造工程中の断面図である。 図３７に続く半導体装置の製造工程中の断面図である。 図３７に続く半導体装置の製造工程中の断面図である。 実施の形態４である半導体装置の製造工程中の断面図である。 図４０に続く半導体装置の製造工程中の断面図である。 図４１に続く半導体装置の製造工程中の断面図である。 図４２に続く半導体装置の製造工程中の断面図である。 図４３に続く半導体装置の製造工程中の断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図１９を参照して説明する。本実施の形態の半導体装置は、スプリットゲート型のＭＯＮＯＳメモリを含むものである。
図１〜図１６、図１８および図１９は、本実施の形態の半導体装置の製造工程中の断面図である。図１７は本実施の形態の半導体装置の製造工程中の平面図である。このうち、図１〜図１６および図１８においては、各図の左側から右側に向かって、順にメモリセル領域１Ａ、容量素子領域１Ｂおよび周辺回路領域１Ｃの断面図が示されている。メモリセル領域１Ａには不揮発性メモリのメモリセルが、容量素子領域１Ｂにはトレンチ型の容量素子が、周辺回路領域１Ｃには低耐圧のＭＩＳＦＥＴが、それぞれ形成される様子が示されている。
図１〜図１６および図１８では、メモリセル領域１Ａ、容量素子領域１Ｂおよび周辺回路領域１Ｃのうち、隣り合う領域同士の境界を破線で示している。ただし、隣り合う領域同士の間は上記の各図に示すよりも離間しており、隣り合う領域同士の間には素子分離領域などが形成される。また、図１９には、給電領域１Ｄの断面図が示されている。図１８のメモリセル領域１Ａの断面は、図１７に示すＡ−Ａ線における断面であり、図１９の給電領域１Ｄの断面は、図１７に示すＢ−Ｂ線における断面である。
また、メモリセル領域１Ａと容量素子領域１Ｂと周辺回路領域１Ｃとは、同じ半導体基板ＳＢの主面側において、当該主面に沿う方向に並んで存在している。
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｃに形成されるＭＩＳＦＥＴは、周辺回路用の低耐圧ＭＩＳＦＥＴである。
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｃにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｃに形成することもできる。また、周辺回路領域１Ｃに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
半導体装置の製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域を形成する。
素子分離領域は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。ここでは、ＳＴＩ法により素子分離領域を形成し、素子分離領域の形成工程を利用してトレンチ型の容量素子を形成することについて説明する。
すなわち、半導体基板ＳＢ上に順に絶縁膜ＩＦ１および絶縁膜ＩＦ２を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて絶縁膜ＩＦ２を加工して、素子分離領域を形成する領域、およびトレンチ型の容量素子の電極を埋め込む溝を形成する領域の絶縁膜ＩＦ２を開口する。続いて、ウェットエッチング法を用い、絶縁膜ＩＦ２をハードマスクとして絶縁膜ＩＦ１を開口することで、半導体基板ＳＢの上面を露出させた後、ドライエッチング法を用いて、絶縁膜ＩＦ２および絶縁膜ＩＦ１から露出する半導体基板ＳＢの上面に複数の溝を形成する。絶縁膜ＩＦ１は例えば酸化シリコン（ＳｉＯ２）からなり、絶縁膜ＩＦ２は例えば窒化シリコン（ＳｉＮ）からなる。
続いて、それらの溝内に、例えば酸化シリコンからなる絶縁膜ＩＦ３を埋め込むことで、素子分離領域（図示しない）を形成することができる。素子分離領域は、例えばメモリセル領域１Ａと容量素子領域１Ｂとの間、および、容量素子領域１Ｂと周辺回路領域１Ｃとの間に形成されている。これにより、図１に示す構造を得る。ここでは、半導体基板ＳＢ上および絶縁膜ＩＦ２上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜ＩＦ３を形成した後、絶縁膜ＩＦ２上の余分な絶縁膜ＩＦ３を例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して除去することで、上記溝内に絶縁膜ＩＦ３を残すことができる。
次に、図２に示すように、容量素子領域１Ｂの半導体基板ＳＢの上面の溝内に埋め込まれた絶縁膜ＩＦ３を除去した後、ハードマスクである絶縁膜ＩＦ２を除去する。これにより、容量素子領域１Ｂの半導体基板ＳＢの上面の溝内において、半導体基板ＳＢの表面が露出する。図２では半導体基板ＳＢ上に絶縁膜ＩＦ１が残っているが、絶縁膜ＩＦ１は除去されていてもよい。このとき、素子分離領域（図示しない）は除去しない。
次に、図示は省略するが、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルを、周辺回路領域１ＣのＭＩＳＦＥＴ形成領域にｐ型ウエルを形成する。なお、容量素子領域１Ｂの半導体基板ＳＢの上面に、比較的不純物濃度が高い半導体領域を形成してもよい。これらのｐ型ウエルは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。
次に、図３に示すように、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＩＦ５、ＩＦ６、および、容量素子の電極分離用の絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ５は、メモリセル領域１Ａの半導体基板ＳＢの上面上に形成する。絶縁膜ＩＦ６は、周辺回路領域１Ｃの半導体基板ＳＢの上面上に形成する。絶縁膜ＩＦ４は、容量素子領域１Ｂの半導体基板ＳＢの上面上に形成する。絶縁膜ＩＦ４〜ＩＦ６としては、例えば酸化シリコン膜を用いることができる。絶縁膜ＩＦ４〜ＩＦ６とは、同じ工程で形成することもできるが、ここでは異なる工程で形成する。例えば、絶縁膜ＩＦ５は絶縁膜ＩＦ６よりも膜厚が大きく、絶縁膜ＩＦ４は絶縁膜ＩＦ５よりも膜厚が大きい。
また、周辺回路領域１Ｃ内の図示していない領域であって、外部装置と本実施の形態の半導体装置との間での電力の入出力に用いられる高耐圧のＭＩＳＦＥＴを形成する領域では、絶縁膜ＩＦ４、ＩＦ５のそれぞれよりも膜厚が大きいゲート絶縁膜用の絶縁膜を形成する。厚みの異なる絶縁膜を形成する場合は、例えば半導体基板ＳＢ上にＣＶＤ法などを用いて厚い絶縁膜を形成した後、当該厚い絶縁膜を一部残して除去し、続いて、熱酸化法などを用いて半導体基板ＳＢ上に薄い絶縁膜を形成する方法などを用いる。
その後、絶縁膜ＩＦ４〜ＩＦ６の上面を覆うように、半導体基板ＳＢ上に例えばＣＶＤ法を用いて、多結晶シリコン膜からなるシリコン膜ＰＳ１を形成する。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。
なお、シリコン膜ＰＳ１を用いてメモリセル領域１Ａに形成される後述のダミー制御ゲート電極ＤＣと、シリコン膜ＰＳ１を用いて周辺回路領域１Ｃに形成される後述のダミーゲート電極ＤＧとは、後の工程で除去される。このため、メモリセル領域１Ａと周辺回路領域１Ｃのシリコン膜ＰＳ１については、抵抗低減を考慮して不純物を導入する必要はないが、それらの領域のシリコン膜ＰＳ１をエッチングにより除去することを考慮すると、例えばｎ型の不純物を導入しておくことが好ましい。シリコン膜ＰＳ１に導入するｎ型不純物としては、例えばリン（Ｐ）を好適に用いることができる。
次に、シリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７は例えば窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜である。絶縁膜ＩＦ７の膜厚は、例えば２０〜５０ｎｍ程度とすることができる。
次に、図４に示すように、メモリセル領域１Ａの絶縁膜ＩＦ７、シリコン膜ＰＳ１および絶縁膜ＩＦ５からなる積層膜と、容量素子領域１Ｂの絶縁膜ＩＦ７、シリコン膜ＰＳ１および絶縁膜ＩＦ４からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域１Ａでは、絶縁膜ＩＦ５からなるゲート絶縁膜が形成される。また、このエッチング工程により、メモリセル領域１Ａのシリコン膜ＰＳ１からなるダミー制御ゲート電極ＤＣが形成される。ダミー制御ゲート電極ＤＣは、後の工程で除去される半導体膜である。ダミー制御ゲート電極ＤＣは、平面視において所定の方向に延在するパターンである。当該所定の方向とは、図４の奥行き方向である。
上記のパターニング工程は、例えば次のようにして行うことができる。すなわち、まず、メモリセル領域１Ａの絶縁膜ＩＦ７を、フォトリソグラフィ技術およびドライエッチング法を用いて加工する。続いて、絶縁膜ＩＦ７をマスクとしてドライエッチング法を用いることで、メモリセル領域１Ａのシリコン膜ＰＳ１および絶縁膜ＩＦ５を加工する。これにより、ダミー制御ゲート電極ＤＣおよび上記ゲート絶縁膜を形成する。
また、上記のパターニング工程により、容量素子領域１Ｂのシリコン膜ＰＳ１からなる容量素子の上部電極が形成される。これにより、容量素子領域１Ｂのシリコン膜ＰＳ１と、その直下の絶縁膜ＩＦ４および半導体基板ＳＢとからなる容量素子が形成される。つまり、容量素子領域１Ｂのシリコン膜ＰＳ１の下の半導体基板ＳＢは、容量素子の下部電極を構成する。当該容量素子は、シリコン膜ＰＳ１からなる上部電極と半導体基板ＳＢとを絶縁膜ＩＦ４により離間させることで容量を発生させる素子である。
このようにして形成したトレンチ型の容量素子では、シリコン膜ＰＳ１の一部が半導体基板ＳＢの上面の溝内に埋め込まれていることで、平坦な半導体基板ＳＢ上にシリコン膜を形成する場合に比べて、シリコン膜ＰＳ１と半導体基板ＳＢとが互いに対向する面積を増大させることができる。よって、半導体装置において容量素子が占める面積が小さい場合であっても、容量素子を大容量化することができる。
なお、図４では容量素子領域１Ｂのシリコン膜ＰＳ１と、周辺回路領域１Ｃのシリコン膜ＰＳ１とが一体となっているように図示されているが、実際には図４を用いて上述したエッチング工程により、容量素子領域１Ｂと周辺回路領域１Ｃのそれぞれのシリコン膜ＰＳ１同士および絶縁膜ＩＦ７同士は分離している。つまり容量素子領域１Ｂのシリコン膜ＰＳ１は、周辺回路領域１Ｃのシリコン膜ＰＳ１から独立したパターンを構成している。
次に、図５に示すように、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用のＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、絶縁膜ＩＦ５、ＩＦ７およびダミー制御ゲート電極ＤＣからなる積層膜の側壁および上面とを覆い、容量素子領域１Ｂの絶縁膜ＩＦ４、ＩＦ７およびシリコン膜ＰＳ１からなる積層膜の側壁および上面を覆い、周辺回路領域１Ｃの絶縁膜ＩＦ７の上面を覆っている。
ＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。
酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。
本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＴを形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積層または電荷蓄積部として使用することもできる。なお、ＯＮＯ膜ＯＮを形成する際には、半導体基板ＳＢ上に形成されたシリコン膜ＰＳ１などの構造体が高温に曝されることが考えられる。
酸化シリコン膜ＯＸ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができる。
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて多結晶のシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側壁および上面は、シリコン膜ＰＳ２により覆われる。つまり、ダミー制御ゲート電極ＤＣの側壁には、ＯＮＯ膜ＯＮを介してシリコン膜ＰＳ２が形成される。シリコン膜ＰＳ２の膜厚は、例えば１０ｎｍである。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、不純物を殆ど含まない真性半導体膜である。
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってシリコン膜ＰＳ２が形成された場合、シリコン膜ＰＳ２の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。また、ＯＮＯ膜ＯＮの側壁のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のシリコン膜ＰＳ２の場合、当該側壁に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。
次に、図６に示すように、例えばイオン注入法を用いて、シリコン膜ＰＳ２にｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で打ち込む。当該イオン注入は、ダミー制御ゲート電極ＤＣの側壁を覆うシリコン膜ＰＳ２と、ダミー制御ゲート電極ＤＣの横の半導体基板ＳＢの主面を覆うシリコン膜ＰＳ２とに不純物を打ち込むことを主な目的として行うものである。したがって、当該イオン注入は、半導体基板ＳＢの主面に対して４５度の角度から行う。また、当該イオン注入は、平面視においては、ダミー制御ゲート電極ＤＣの延在方向、つまりゲート幅方向に対して４５度傾いた４方向からそれぞれ行う。つまり、当該イオン注入は、互いに異なる方向から行う４回の注入工程を含む。
上記注入工程により、シリコン膜ＰＳ２は、ｐ＋型の半導体膜となる。その後、半導体基板ＳＢに対し、シリコン膜ＰＳ２などに打ち込んだ不純物を拡散させるための熱処理を行う。シリコン膜ＰＳ２は、後述のダミーメモリゲート電極ＤＭおよび後述のメモリゲート電極ＭＧを形成するための膜である。
次に、図７に示すように、半導体基板ＳＢの主面全面上に、すなわちシリコン膜ＰＳ２上に、例えばＣＶＤ法を用いてシリコン膜ＰＳ３を形成する。シリコン膜ＰＳ３は、後述のダミーメモリゲート電極ＤＭを形成するための膜である。シリコン膜ＰＳ３は、多結晶シリコン膜からなる。シリコン膜ＰＳ３の堆積膜厚は、例えば３０ｎｍ程度とすることができる。シリコン膜ＰＳ３の膜厚を、比較的大きい３０ｎｍとしているのは、後に図１４および図１５を用いて説明するように、シリコン膜ＰＳ３を除去して開口した溝内に埋め込む金属膜の埋め込み性を良くするためである。
成膜時はシリコン膜ＰＳ３をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ３を、多結晶シリコン膜からなるシリコン膜ＰＳ３に変えることもできる。シリコン膜ＰＳ３は、不純物を殆ど含まない真性半導体膜である。
次に、図８に示すように、異方性エッチング技術により、シリコン膜ＰＳ２、ＰＳ３をエッチバック（エッチング、ドライエッチング、異方性エッチング）することで、ＯＮＯ膜ＯＮの表面を露出させる。当該エッチバック工程では、シリコン膜ＰＳ２、ＰＳ３を異方性エッチング（エッチバック）することにより、絶縁膜ＩＦ５、ＩＦ７およびダミー制御ゲート電極ＤＣからなる積層膜の両方の側壁上に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２、ＰＳ３をサイドウォール状に残す。
これにより、メモリセル領域１Ａにおいて、上記積層膜の側壁のうち、一方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したシリコン膜ＰＳ２、ＰＳ３により、ダミーメモリゲート電極ＤＭが形成される。ダミー制御ゲート電極ＤＣの一方の側壁に形成されたダミーメモリゲート電極ＤＭは、後の工程でその一部が除去される半導体膜である。なお、当該エッチバック工程では、ダミーメモリゲート電極ＤＭの高さをダミー制御ゲート電極ＤＣの高さよりも低くする必要はない。本願で高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言うものとする。また、上記エッチバックにより、容量素子領域１Ｂおよび周辺回路領域１ＣのＯＮＯ膜ＯＮの上面が露出する。
次に、図９に示すように、フォトリソグラフィ技術を用いて、ダミー制御ゲート電極ＤＣの一方の側壁に隣接するダミーメモリゲート電極ＤＭを覆い、かつ、ダミー制御ゲート電極ＤＣの他方の側壁に隣接するシリコン膜ＰＳ２、ＰＳ３を露出するフォトレジストパターン（図示しない）を半導体基板ＳＢ上に形成する。その後、そのフォトレジストパターンをエッチングマスクとしたエッチングを行うことにより、ダミー制御ゲート電極ＤＣを挟んでダミーメモリゲート電極ＤＭの反対側に形成されたシリコン膜ＰＳ２、ＰＳ３を除去する。その後、当該フォトレジストパターンを除去する。このとき、ダミーメモリゲート電極ＤＭは、フォトレジストパターンで覆われているため、エッチングされずに残存する。
続いて、ＯＮＯ膜ＯＮのうち、ダミーメモリゲート電極ＤＭで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、ダミーメモリゲート電極ＤＭの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、絶縁膜ＩＦ５、ＩＦ７およびダミー制御ゲート電極ＤＣを含む積層膜と、ダミーメモリゲート電極ＤＭとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面が露出し、また、メモリセル領域１Ａ、容量素子領域１Ｂおよび周辺回路領域１Ｃの絶縁膜ＩＦ７の上面が露出する。また、ダミー制御ゲート電極ＤＣの側壁であって、ダミーメモリゲート電極ＤＭと隣接していいない方の側壁が露出する。
このようにして、ダミー制御ゲート電極ＤＣと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してダミーメモリゲート電極ＤＭが形成される。
次に、図１０に示すように、周辺回路領域１Ｃの絶縁膜ＩＦ７をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。その後、周辺回路領域１Ｃの絶縁膜ＩＦ７をマスクとしてエッチングを行うことで、シリコン膜ＰＳ１および絶縁膜ＩＦ６を加工する。これにより、シリコン膜ＰＳ１からなるダミーゲート電極ＤＧと、絶縁膜ＩＦ６からなるゲート絶縁膜とを形成する。ダミーゲート電極ＤＧは、後の工程で除去される半導体膜である。
次に、図１１に示すように、メモリセル領域１Ａのダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、絶縁膜ＩＦ５、絶縁膜ＩＦ７およびＯＮＯ膜ＯＮを含む構造体の両側の側壁を覆う絶縁膜であるオフセットスペーサＯＦを形成する。また、同工程により、周辺回路領域１Ｃにおいて、絶縁膜ＩＦ６、ＩＦ７およびダミーゲート電極ＤＧからなる積層膜の両側の側壁を覆うオフセットスペーサＯＦを形成する。
オフセットスペーサＯＦは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば窒化シリコン膜を形成した後、異方性エッチングにより当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ７の上面を露出させることにより、上記の構造体および積層膜のそれぞれの側壁に接するように形成することができる。
その後、複数のｎ−型半導体領域（不純物拡散領域）ＥＸを、イオン注入法などを用いて形成する。すなわち、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、絶縁膜ＩＦ７、オフセットスペーサＯＦ、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、ダミーゲート電極ＤＧ、およびＯＮＯ膜ＯＮなどをマスクとして用いて半導体基板ＳＢにイオン注入法で導入することにより、複数のｎ−型半導体領域ＥＸを形成することができる。
メモリセル領域１Ａにおいて、ダミー制御ゲート電極ＤＣおよびダミーメモリゲート電極ＤＭを含む構造体の横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域ＥＸは、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の一部を構成する。また、周辺回路領域１Ｃにおいて、ダミーゲート電極ＤＧの横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域ＥＸは、後に形成する周辺回路領域１Ｃの低耐圧ＭＩＳＦＥＴのソース・ドレイン領域の一部を構成する。メモリセル領域１Ａと周辺回路領域１Ｃのそれぞれのｎ−型半導体領域ＥＸは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、図１２に示すように、メモリセル領域１Ａのダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、絶縁膜ＩＦ５、絶縁膜ＩＦ７およびＯＮＯ膜ＯＮを含む構造体の両側の側壁を、オフセットスペーサＯＦを介して覆うサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｃにおいて、絶縁膜ＩＦ６、ＩＦ７およびダミーゲート電極ＤＧからなる積層膜の両側の側壁を、オフセットスペーサＯＦを介して覆うサイドウォールＳＷを形成する。
サイドウォールＳＷは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ７の上面を露出させることにより、自己整合的に形成することができる。つまり、サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。なお、図示はしていないが、オフセットスペーサＯＦおよびサイドウォールＳＷは容量素子領域１Ｂのシリコン膜ＰＳ１の側壁にも形成される。
続いて、ｎ＋型半導体領域（不純物拡散領域）ＤＦを、イオン注入法などを用いてメモリセル領域１Ａおよび周辺回路領域１Ｃに形成する。すなわち、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、絶縁膜ＩＦ７、オフセットスペーサＯＦ、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、ダミーゲート電極ＤＧ、ＯＮＯ膜ＯＮおよびサイドウォールＳＷなどをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢにイオン注入法で導入することで、ｎ＋型半導体領域ＤＦを形成することができる。ｎ＋型半導体領域ＤＦは、ｎ−型半導体領域ＥＸよりも不純物濃度が高く、かつ接合深さが深い。
これにより、エクステンション領域であるｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりも不純物濃度が高いｎ＋型半導体領域ＤＦとからなり、ＬＤＤ（Lightly doped Drain）構造を有するソース・ドレイン領域が形成される。
つまり、メモリセル領域１Ａにおいて、ダミー制御ゲート電極ＤＣおよびダミーメモリゲート電極ＤＭを含む構造体の横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦは、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域を構成する。また、周辺回路領域１Ｃにおいて、ダミーゲート電極ＤＧの横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦは、後に形成する周辺回路領域１Ｃの低耐圧ＭＩＳＦＥＴのソース・ドレイン領域を構成する。メモリセル領域１Ａと周辺回路領域１Ｃのそれぞれのｎ＋型半導体領域ＤＦは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
続いて、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
次に、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
すなわち、まず、ｎ＋型半導体領域ＤＦの上面上およびダミーメモリゲート電極ＤＭの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１形成用の金属膜を形成（堆積）する。当該金属膜、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、ｎ＋型半導体領域ＤＦおよびダミーメモリゲート電極ＤＭの各表層部分を、当該金属膜と反応させる。これにより、ｎ＋型半導体領域ＤＦおよびダミーメモリゲート電極ＤＭのそれぞれの上部に、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去し、図１２に示す構造を得る。
シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。なお、ダミー制御ゲート電極ＤＣの上面はキャップ膜である絶縁膜ＩＦ７により覆われているため、ダミー制御ゲート電極ＤＣの上部にシリサイド層Ｓ１は形成されない。同様に、容量素子領域１Ｂのシリコン膜ＰＳ１の上部および周辺回路領域１Ｃのダミーゲート電極ＤＧの上部もキャップ膜に覆われているため、それらの電極の上部にシリサイド層Ｓ１は形成されない。
次に、図１３に示すように、半導体基板ＳＢの主面全面上に、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、およびサイドウォールＳＷを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えばダミー制御ゲート電極ＤＣの膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
続いて、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨する。これにより、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、容量素子領域１Ｂのシリコン膜ＰＳ１および周辺回路領域１Ｃのダミーゲート電極ＤＧの各上面を露出させる。つまり、この研磨工程では、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、シリコン膜ＰＳ１およびダミーゲート電極ＤＧの各上面が露出するまで、層間絶縁膜ＩＬ１を研磨する。これにより、絶縁膜ＩＦ７は除去され、オフセットスペーサＯＦおよびサイドウォールＳＷの上部も一部除去される。
次に、図１４に示すように、ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧをエッチングして除去する。すなわち、まず、容量素子領域１Ｂのシリコン膜ＰＳ１を覆い、かつ、ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧを覆わずに露出させるような絶縁膜ＩＦ８を、層間絶縁膜ＩＬ１上に形成する。絶縁膜ＩＦ８は、例えば、半導体基板ＳＢ上に、ＣＶＤ法などを用いて例えば酸化シリコン膜または窒化シリコン膜からなる絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング法を用いて当該絶縁膜を加工することにより形成する。
その後、絶縁膜ＩＦ８をマスクとして用いて、アルカリ水溶液によりウェットエッチングを行うことで、ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧを除去する。このアルカリ水溶液としては、例えばアンモニア水（ＮＨ４ＯＨ）を用いる。その後、絶縁膜ＩＦ８を除去する。
このとき、ダミーメモリゲート電極ＤＭ（図１３参照）を構成していたｐ＋型半導体膜であるシリコン膜ＰＳ２は、アルカリ水溶液に対して溶けにくいため、除去されずに残る。これは、エッチングの際に起こる反応において電子のやり取りが生じることから、電子を多く含むｎ型半導体膜または真性半導体膜に比べ、ホールを多く含むｐ型半導体膜はアルカリ水溶液などに対して除去されにくい特性があるためと考えられる。よって、ｐ型半導体膜はｎ型半導体膜などに比べエッチングレートが遅くなるため、上記ウェットエッチングにおいて、シリコン膜ＰＳ２は除去されずに残る。このようなエッチングレートの違いは、ウェットエッチングを行った場合のみでなく、ドライエッチングを行った場合にも同様に生じる。
このため、上記ウェットエッチングにより、ダミー制御ゲート電極ＤＣの側壁に接していたＯＮＯ膜ＯＮ、つまり半導体基板ＳＢの主面に対して垂直な方向に延在するＯＮＯ膜ＯＮの一方の側壁は露出するのに対し、他方の側壁にはシリコン膜ＰＳ２が接している。ダミーメモリゲート電極ＤＭに覆われていたＯＮＯ膜ＯＮの上面および側壁は、上記ウェットエッチングの前後を通じてシリコン膜ＰＳ２に覆われたままであるため、ウェットエッチングの薬液に晒されることはない。
ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧが除去されたことにより、絶縁膜ＩＦ５上、シリコン膜ＰＳ２上、および絶縁膜ＩＦ６上に溝（凹部、窪み部）が形成される。容量素子領域１Ｂのシリコン膜ＰＳ１は絶縁膜ＩＦ８により覆われているため、除去されない。
メモリセル領域１Ａのゲート絶縁膜である絶縁膜ＩＦ５上の溝は、ダミー制御ゲート電極ＤＣが除去された領域であり、当該溝の両側の側壁はオフセットスペーサＯＦにより構成されている。メモリセル領域１Ａのシリコン膜ＰＳ２上の溝は、シリコン膜ＰＳ３が除去された領域であり、当該溝の一方の側壁はオフセットスペーサＯＦにより構成され、他方の側壁はシリコン膜ＰＳ２の側壁により構成されている。周辺回路領域１Ｃのゲート絶縁膜である絶縁膜ＩＦ６上の溝は、ダミーゲート電極ＤＧが除去された領域であり、当該溝の両側の側壁はオフセットスペーサＯＦにより構成されている。
次に、図１５に示すように、半導体基板ＳＢ上、つまり、上記の複数の溝のそれぞれの内面（底面および側壁）上を含む層間絶縁膜ＩＬ１上に、絶縁膜ＨＫ１を形成する。その後、半導体基板ＳＢ上、つまり絶縁膜ＨＫ１上に、上記の各溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜を形成する。
絶縁膜ＨＫ１の形成工程において、上記の各溝の内側は完全には埋まらず、上記金属膜を形成することにより、各溝は完全に埋まった状態になる。また、上記金属膜は層間絶縁膜ＩＬ１上にも形成される。
絶縁膜ＨＫ１は、ゲート絶縁膜用の絶縁膜であり、当該金属膜は、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫ１は、メモリセル領域１Ａに形成する制御トランジスタのゲート絶縁膜用の絶縁膜と、周辺回路領域１Ｃに形成する低耐圧ＭＩＳＦＥＴのゲート絶縁膜とを兼ねている。また、絶縁膜ＨＫ１は、メモリセル領域１Ａのシリコン膜ＰＳ２の上面と、ＯＮＯ膜ＯＮの側壁に沿って、半導体基板ＳＢの主面に対して略垂直方向に延在する部分のシリコン膜ＰＳ２の側壁であって、ＯＮＯ膜ＯＮと接しない方の側壁と、当該側壁と対向するオフセットスペーサＯＦの側壁とを覆っている。つまり、シリコン膜ＰＳ２上に形成された溝の内側において、絶縁膜ＨＫ１は、シリコン膜ＰＳ２の側壁、底面およびオフセットスペーサＯＦの側壁を覆っている。
絶縁膜ＨＫ１は、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、ｈｉｇｈ−ｋ膜、高誘電率膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
絶縁膜ＨＫ１としては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫ１は、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫ１の膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ１）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
上記金属膜としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの金属膜を用いることができる。また、それらの積層膜により当該金属膜を構成してもよい。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
ここでは、例えば当該金属膜を、窒化チタン（ＴｉＮ）膜と当該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜により構成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成する制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ１の低抵抗化を図ることができる。
その後、上記の複数の溝のそれぞれの外部の不要な金属膜および絶縁膜ＨＫ１をＣＭＰ法などによって除去することにより、各溝内に絶縁膜ＨＫ１および当該金属膜を埋め込む。これにより、メモリセル領域１Ａの絶縁膜ＩＦ５上の溝内に埋め込まれた当該金属膜により、制御ゲート電極ＣＧが形成される。また、メモリセル領域１Ａのシリコン膜ＰＳ２上の溝内に埋め込まれた金属膜ＢＭとシリコン膜ＰＳ２とにより、メモリゲート電極ＭＧが形成される。周辺回路領域１Ｃの絶縁膜ＩＦ６上の溝内に埋め込まれた当該金属膜により、ゲート電極Ｇ１が形成される。メモリゲート電極ＭＧのゲート長は例えば４０ｎｍ程度である。
これにより、メモリセル領域１Ａにおいて、制御トランジスタとメモリトランジスタとを含むメモリセルＭＣが形成され、周辺回路領域１Ｃにおいて低耐圧のＭＩＳＦＥＴＱ１が形成される。
すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、制御ゲート電極ＣＧの直下の絶縁膜ＨＫ１および絶縁膜ＩＦ５は、制御トランジスタのゲート絶縁膜を構成している。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、メモリトランジスタを構成している。また、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜を構成している。
このように、制御トランジスタおよびメモリトランジスタは一対のソース・ドレイン領域を共有しており、この制御トランジスタおよびメモリトランジスタにより、メモリセルＭＣが構成されている。
また、周辺回路領域１Ｃにおいて、ゲート電極Ｇ１と、ゲート電極Ｇ１の横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、低耐圧のＭＩＳＦＥＴＱ１を構成している。ゲート電極Ｇ１の直下の絶縁膜ＨＫ１および絶縁膜ＩＦ６は、ＭＩＳＦＥＴＱ１のゲート絶縁膜を構成している。制御ゲート電極ＣＧおよびゲート電極Ｇ１はメタルゲート電極であり、メモリゲート電極ＭＧは、ポリシリコンからなるゲート電極と、金属膜ＢＭからなるメタルゲート電極との組み合わせからなるゲート電極である。
本実施の形態では、ダミー制御ゲート電極ＤＣを除去して制御ゲート電極ＣＧに置き換え、この制御ゲート電極ＣＧをメモリセル領域１Ａの制御トランジスタのゲート電極として用いている。このため、上記ダミー制御ゲート電極ＤＣは、ダミーのゲート電極（擬似的なゲート電極）であり、置換用ゲート電極とみなすことができる。同様に、ダミーゲート電極ＤＧも、ダミーのゲート電極（擬似的なゲート電極）であり、置換用ゲート電極とみなすことができる。
また、本実施の形態では、金属膜を用いて制御ゲート電極ＣＧおよびゲート電極Ｇ１を形成し、それぞれの電極をメタルゲート電極としている。このため、制御ゲート電極ＣＧおよびゲート電極Ｇ１の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、メモリ素子およびトランジスタ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。同様に、ここではメモリゲート電極ＭＧの一部に金属膜ＢＭを用いているため、メモリゲート電極ＭＧの空乏化現象を抑制し、寄生容量を低減することができるという利点を得られる。また、メモリ素子の小型化も可能になるという利点も得られる。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧは、底面および側壁が絶縁膜ＩＦ５上の絶縁膜ＨＫ１に隣接する。つまり制御ゲート電極ＣＧと半導体基板ＳＢとの間には、絶縁膜ＩＦ５と絶縁膜ＨＫ１とが介在しており、制御ゲート電極ＣＧとサイドウォールＳＷとの間には、少なくとも絶縁膜ＨＫ１が介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜ＨＫ１とＯＮＯ膜ＯＮとが介在している。制御ゲート電極ＣＧの直下の絶縁膜ＩＦ５、ＨＫ１は制御トランジスタのゲート絶縁膜として機能する。
周辺回路領域１Ｃにおいて、ゲート電極Ｇ１は、底面および側壁が絶縁膜ＩＦ６上の絶縁膜ＨＫ１に隣接する。つまりゲート電極Ｇ１と半導体基板ＳＢとの間には、絶縁膜ＩＦ６と絶縁膜ＨＫ１とが介在しており、ゲート電極Ｇ１とサイドウォールＳＷとの間には、少なくとも絶縁膜ＨＫ１が介在している。ゲート電極Ｇ１の直下の絶縁膜ＩＦ６、ＨＫ１は、ＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する。
次に、図１６に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｃを覆う絶縁膜ＩＦ９のパターンを、フォトリソグラフィ技術およびエッチング法を用いて形成する。絶縁膜ＩＦ９は容量素子領域１Ｂのシリコン膜ＰＳ１の上面を露出し、制御ゲート電極ＣＧ、金属膜ＢＭおよびゲート電極Ｇ１を覆う絶縁膜であり、例えば酸化シリコン膜などからなる。
続いて、周知のサリサイドプロセスを用いて、容量素子領域１Ｂのシリコン膜ＰＳ１の上面にシリサイド層Ｓ２を形成する。シリサイド層Ｓ２は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。このサリサイドプロセスでは、半導体膜（ここではシリコン膜ＰＳ１）と反応しなかった余分な金属膜を薬液により除去する工程を行う。この際、金属からなる制御ゲート電極ＣＧ、金属膜ＢＭおよびゲート電極Ｇ１は絶縁膜ＩＦ９により覆われているため、当該薬液に晒されることはなく、除去されない。その後、絶縁膜ＩＦ９を除去する。
これにより、制御ゲート電極ＣＧ、金属膜ＢＭおよびゲート電極Ｇ１が除去されることを防ぎつつ、容量素子の上部電極であるシリコン膜ＰＳ１の上面にシリサイド層Ｓ２を形成し、後の工程で形成するコンタクトプラグとシリコン膜ＰＳ１との接続抵抗を低減することができる。なお、この工程において、シリコン膜ＰＳ２の上面上にシリサイド層Ｓ２を形成することが考えられる。しかし、制御ゲート電極ＣＧおよび金属膜ＢＭが当該薬液により除去されることを防ぐために、シリコン膜ＰＳ２の上面のみを露出し、当該シリコン膜ＰＳ２に隣接する制御ゲート電極ＣＧおよび金属膜ＢＭの上面を覆うマスクを形成することは困難であるため、ここではシリコン膜ＰＳ２の上面にシリサイド層Ｓ２を形成しない。
次に、図１７〜図１９に示すように、層間絶縁膜および複数のコンタクトプラグを形成する。図１７には、メモリセルを構成するメモリゲート電極ＭＧに対して給電を行う給電領域１Ｄを含む、本実施の形態のメモリセルの平面レイアウトを示している。図１８は、図１６に示す断面と同じ箇所を示す断面図であり、図１８に示すメモリセル領域１Ａの断面は、図１７に示すＡ−Ａ線における断面である。また、図１９は、図１７に示すＢ−Ｂ線における給電領域１Ｄの断面を示す図である。
上記の層間絶縁膜および複数のコンタクトプラグを形成する工程では、まず、図１８に示すように、メモリセル領域１Ａ、容量素子領域１Ｂ、および周辺回路領域１Ｃを含む半導体基板ＳＢの上面全体を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、シリコン膜ＰＳ１、ゲート電極Ｇ１および層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。
続いて、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ１、ＩＬ２をドライエッチングすることにより、層間絶縁膜ＩＬ１、ＩＬ２にコンタクトホール（開口部、貫通孔）を複数形成する。
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図１８および図１９では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、ｎ＋型半導体領域ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、シリコン膜ＰＳ１およびゲート電極Ｇ１のそれぞれの上部などに接続されるように形成される。各コンタクトホールの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＤＦの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの一部、メモリゲート電極ＭＧの一部、シリコン膜ＰＳ１の表面上のシリサイド層Ｓ２の一部、または、ゲート電極Ｇ１の一部などが露出される。なお、図１８の断面図においては、ｎ＋型半導体領域ＤＦの表面上のシリサイド層Ｓ１の一部と、シリコン膜ＰＳ１の表面上のシリサイド層Ｓ２の一部とが複数のコンタクトホールの底部で露出して、それらのコンタクトホールを埋めるコンタクトプラグＣＰとｎ＋型半導体領域ＤＦとが電気的に接続された断面が示されている。
ここで、図１７および図１９を用いて、メモリセルに対する給電領域におけるメモリセルのレイアウトおよびプラグの接続状態について説明する。図１７では、半導体基板、半導体基板の上面に形成された半導体領域、シリサイド層および素子分離領域の図示を省略している。また、図１７では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれを平面視において挟む絶縁膜ＨＫ１（図１８および図１９参照）を示していない。
図１７に示すように、互いに隣り合う制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む第１パターンは、ゲート幅方向、つまり図１８の奥行き方向に延在している。当該方向において、半導体基板上にはメモリセル領域１Ａと並んで給電領域１Ｄが存在しており、給電領域１Ｄに形成された制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む第２パターンは、メモリセル領域１Ａの第１パターンとは異なる形状を有している。
メモリセル領域１Ａでは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮからなる第１パターンは、ゲート幅方向に延在している。当該方向に対して直交するゲート長方向において、第１パターンを挟むようにソース・ドレイン領域（図示しない）が設けられており、各ソース・ドレイン領域はゲート幅方向に延在している。また、ゲート長方向において、第１パターンを挟むように、コンタクトプラグが対になって配置されている。それらの複数のコンタクトプラグは、ソース・ドレイン領域に接続されている。メモリセル領域１Ａでは、ゲート長方向において、制御ゲート電極ＣＧ、絶縁膜ＨＫ１（図示しない）、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ２、絶縁膜ＨＫ１（図示しない）および金属膜ＢＭが順に並んでいる。
給電領域１Ｄでは、上記のように延在する第１パターンと、第１パターンの側壁の一方からゲート長方向において突出する部分である第３パターンとを含む第２パターンが形成されている。第３パターンは、第１パターンと同様に制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含む。
第１パターンは、上記ゲート幅方向に沿う２つの側壁を有しており、一方の側壁側にメモリゲート電極ＭＧを有し、他方の側壁側に制御ゲート電極ＣＧを有しており、第３パターンは、第１パターンの当該２つの側壁のうち、メモリゲート電極ＭＧが形成された方の側壁側に突出するように形成されている。第３パターンは、第１パターン内の金属膜ＢＭの一部を含む環状の金属膜ＢＭからなるパターンを有している。当該環状のパターンの内側には、金属膜ＢＭ側から順に環状のシリコン膜ＰＳ２、環状のＯＮＯ膜ＯＮおよび制御ゲート電極ＣＧが形成されている。
つまり、給電領域１Ｄにおいて、上記ゲート幅方向に延在する第１パターン内のメモリゲート電極ＭＧは、ゲート長方向において２つの制御ゲート電極ＣＧに挟まれている。つまり、給電領域１Ｄでは、第１パターンの側壁のうち、メモリゲート電極ＭＧ側の側壁に隣接して制御ゲート電極ＣＧが形成されており、この制御ゲート電極ＣＧと、この制御ゲート電極ＣＧの周りを囲むＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧにより突出パターンである第３パターンが構成されている。よって、第３パターンを構成する環状のメモリゲート電極ＭＧ内の制御ゲート電極ＣＧは、第１パターンを構成する制御ゲート電極ＣＧ、メモリゲート電極ＭＧに対して絶縁されている。
このような構造を形成するためには、図４を用いて説明した工程において、給電領域１Ｄに隣り合う２つのダミー制御ゲート電極ＤＣを形成する。その後、図９を用いて説明した工程において、給電領域１Ｄの隣り合う当該２つのダミー制御ゲート電極ＤＣのそれぞれの周囲のダミーメモリゲート電極ＤＭを除去せずに残す。このとき、給電領域１Ｄの隣り合う当該２つのダミー制御ゲート電極ＤＣ同士の間に埋め込まれたダミーメモリゲート電極ＤＭも残る。その後、各ダミーゲート電極をメタルゲート電極に置き換えることで、図１７および図１９に示す給電領域１Ｄの構造を得ることができる。
給電領域１Ｄは、メモリゲート電極ＭＧに電位を供給するコンタクトプラグＣＰを形成する領域であり、平面視において、第３パターンを構成するシリコン膜ＰＳ２および金属膜ＢＭに重なるようにコンタクトプラグＣＰが形成されている。つまり、給電領域１ＤのコンタクトプラグＣＰは上記ゲート幅方向に延在しており、１つのコンタクトプラグＣＰが、絶縁膜ＨＫ１（図１９参照）を跨いで、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２および金属膜ＢＭの両方に接続されている。なお、当該コンタクトプラグＣＰは、図１７に示すように、第３パターンを構成する制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮと平面視において重なっていること考えられるが、第１パターンを構成し、上記ゲート幅方向に延在する制御ゲート電極ＣＧとは平面視において重なっていない。
また、図示はしていないが、第１パターンを構成する制御ゲート電極ＣＧに対する給電部は、ゲート幅方向における制御ゲート電極ＣＧの端部に設けられている。つまり、図示は省略しているが、第１パターンの延在方向の端部において、制御ゲート電極ＣＧの上面にコンタクトプラグが接続されている。
図１９に示すように、給電領域１Ｄの半導体基板ＳＢ上には、絶縁膜ＩＦ３を含む素子分離領域が形成されており、素子分離領域上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む第３パターンが形成されている。給電領域１Ｄの絶縁膜ＩＦ５、制御ゲート電極ＣＧおよびそれらの間の絶縁膜ＨＫ１は、図１８に示すメモリセル領域１Ａの絶縁膜ＩＦ５、制御ゲート電極ＣＧおよびそれらの間の絶縁膜ＨＫ１と同様の構造を有している。ただし、図１９に示す断面に沿う方向、つまりメモリセル領域１Ａの制御ゲート電極ＣＧの延在方向において、給電領域１Ｄの制御ゲート電極ＣＧの横幅は図１８に示す制御ゲート電極ＣＧのゲート長よりも大きい。
また、給電領域１ＤのＯＮＯ膜ＯＮ、絶縁膜ＨＫ１、オフセットスペーサＯＦ、サイドウォールＳＷと、シリコン膜ＰＳ２および金属膜ＢＭからなるメモリゲート電極ＭＧとの構造は、図１８のメモリセル領域１Ａに示すＯＮＯ膜ＯＮ、絶縁膜ＨＫ１、オフセットスペーサＯＦ、サイドウォールＳＷと、シリコン膜ＰＳ２および金属膜ＢＭからなるメモリゲート電極ＭＧとの構造と同様である。ただし、メモリゲート電極ＭＧを含む当該構造は、メモリセル領域１Ａとは異なり、制御ゲート電極ＣＧの両方の側壁に隣接して形成されている。なお、図１９において、制御ゲート電極ＣＧの一方の側壁側の当該構造は示していない。
給電領域１Ｄのメモリゲート電極ＭＧに電気的に接続された１つのコンタクトプラグＣＰは、第３パターンの制御ゲート電極ＣＧの上面の一部と、制御ゲート電極ＣＧの側壁側から順に形成された絶縁膜ＨＫ１、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ２、絶縁膜ＨＫ１、金属膜ＢＭ、オフセットスペーサＯＦおよびサイドウォールＳＷのそれぞれの上面とに接して、比較的広い幅で形成されている。このように、１つのコンタクトプラグＣＰが、絶縁膜ＨＫ１を跨いで、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２および金属膜ＢＭの両方に接続されている。つまり、給電領域１ＤのコンタクトプラグＣＰにより、図１７に示すメモリセル領域１Ａのメモリゲート電極ＭＧを構成するシリコン膜ＰＳ２および金属膜ＢＭの両方に電圧が印加される。
なお、給電領域１Ｄの制御ゲート電極ＣＧに、メモリゲート電極ＭＧへの給電用のコンタクトプラグＣＰが接続されていても、当該制御ゲート電極ＣＧと、図１７および図１８のメモリセル領域１Ａに示す制御ゲート電極ＣＧとは互いに絶縁されているため、メモリセル領域１Ａのメモリゲート電極ＭＧと制御ゲート電極ＣＧとは短絡しない。
また、給電領域１ＤのコンタクトプラグＣＰが、平面視において第３パターンの外側、つまりサイドウォールＳＷよりも外側に形成されても、第３パターンは素子分離領域上に形成されているため、当該コンタクトプラグＣＰの一部は素子分離領域の上面に接続される。よって、メモリゲート電極ＭＧへの給電用のコンタクトプラグＣＰが半導体基板ＳＢに電気的に接続されることを防ぐことができる。よって、幅が広いコンタクトプラグＣＰを形成することが容易であるため、メモリゲート電極ＭＧにより確実に給電用コンタクトプラグＣＰを接続することができる。
この後は、図示は省略するが、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ２上に第１層目の配線を含む第１配線層を形成する。この配線は、ダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜と、それを貫通する第１層目の配線とを有する。複数の第１層目の配線は、図１７〜図１９に示す各コンタクトプラグＣＰの上面に接続される。その後、第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。
以上のようにして、本実施の形態の半導体装置が製造される。上記のように、本実施の形態の半導体装置の製造工程では、制御ゲート電極ＣＧと、メモリゲート電極ＭＧの一部である金属膜ＢＭと、ゲート電極Ｇ１とを、いわゆるゲートラストプロセスにより形成する。また、ｈｉｇｈ−ｋ膜である絶縁膜ＨＫ１も、ゲートラストプロセスにおいて各ゲート電極と共に溝内に埋め込んで形成する。つまり、絶縁膜ＨＫ１は、ダミーのゲート電極を形成した時点では形成されておらず、ダミーのゲート電極を除去した後、当該ダミーのゲート電極が形成されていた箇所の一部に形成される。
＜本実施の形態の半導体装置の構造について＞
本実施の形態の半導体装置のメモリセルＭＣは、図１８のメモリセル領域１Ａに示すように、制御トランジスタとメモリトランジスタとを含んでいる。制御トランジスタを構成するメタルゲート電極である制御ゲート電極ＣＧは、半導体基板ＳＢ上に、ゲート絶縁膜である絶縁膜ＩＦ５と、ゲート絶縁膜を構成するｈｉｇｈ−ｋ膜である絶縁膜ＨＫ１とを介して形成されている。絶縁膜ＨＫ１は絶縁膜ＩＦ５上に形成されている。制御ゲート電極ＣＧの底面および両側の側壁は絶縁膜ＨＫ１により覆われている。
絶縁膜ＩＦ５、ＨＫ１および制御ゲート電極ＣＧからなる積層膜の一方の側壁にはオフセットスペーサＯＦを介してサイドウォールＳＷが接しており、メモリゲート電極ＭＧは形成されておらず、他方の側壁にはＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。また、半導体基板ＳＢの上面に接するＯＮＯ膜ＯＮの一部は、半導体基板ＳＢの上面に沿って延在している。
すなわち、上記積層膜の一方の側壁には、ＯＮＯ膜ＯＮが接しており、当該ＯＮＯ膜ＯＮの底部は、上記積層膜の横の半導体基板ＳＢの上面に沿って延在している。つまり、ＯＮＯ膜ＯＮは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向および半導体基板ＳＢの主面に対して垂直な方向に沿う断面において、Ｌ字型の断面形状を有している。言い換えれば、ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域から、メモリゲート電極ＭＧと半導体基板ＳＢとの間の領域に亘って連続的に形成されている。
メモリゲート電極ＭＧは、制御ゲート電極ＣＧを含む上記積層膜の一方の側壁に、ＯＮＯ膜ＯＮを介して形成されている。また、メモリゲート電極ＭＧは、当該積層膜の横の半導体基板ＳＢの上面上に、ＯＮＯ膜ＯＮを介して形成されている。言い換えれば、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間、および、メモリゲート電極ＭＧと半導体基板ＳＢの上面との間のそれぞれにＯＮＯ膜ＯＮが介在している。メモリゲート電極ＭＧを構成する金属膜ＢＭおよびｐ＋型のシリコン膜ＰＳ２のうち、ＯＮＯ膜ＯＮと接しているのはシリコン膜ＰＳ２のみである。
つまり、シリコン膜ＰＳ２は、ＯＮＯ膜ＯＮと同様に、上記断面においてＬ字型の断面形状を有している。言い換えれば、シリコン膜ＰＳ２は、金属膜ＢＭと制御ゲート電極ＣＧとの間の領域から、金属膜ＢＭと半導体基板ＳＢとの間の領域に亘って連続的に形成されている。
金属膜ＢＭとシリコン膜ＰＳ２との間には、ｈｉｇｈ−ｋ膜である絶縁膜ＨＫ１が介在しており、金属膜ＢＭとシリコン膜ＰＳ２とは互いに接していない。金属膜ＢＭの底面および側壁は、絶縁膜ＨＫ１により覆われている。つまり、制御ゲート電極ＣＧの一方の側壁側には、制御ゲート電極ＣＧ側から順に、絶縁膜ＨＫ１、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ２、絶縁膜ＨＫ１および金属膜ＢＭが形成されている。また、制御ゲート電極ＣＧの横の半導体基板ＳＢ上には、半導体基板ＳＢ側から順にＯＮＯ膜ＯＮ、シリコン膜ＰＳ２、絶縁膜ＨＫ１および金属膜ＢＭが形成されている。
メモリゲート電極ＭＧを構成する金属膜ＢＭとシリコン膜ＰＳ２は、図１９に示すように、給電領域１Ｄにおいて、金属膜ＢＭの上面からシリコン膜ＰＳ２の上面に亘って形成されたコンタクトプラグＣＰを介して電気的に接続されている。なお、制御ゲート電極ＣＧ、シリコン膜ＰＳ２および金属膜ＢＭのそれぞれの上面上にシリサイド層は形成されていない。
ＯＮＯ膜ＯＮ、シリコン膜ＰＳ２、絶縁膜ＨＫ１および金属膜ＢＭからなる積層膜の一方の側壁であって、制御ゲート電極ＣＧ側に対して反対側の側壁には、オフセットスペーサＯＦを介してサイドウォールＳＷが接している。
制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含む構造体の横の両側の半導体基板ＳＢの主面には一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、エクステンション領域であるｎ−型半導体領域ＥＸおよび不純物拡散領域であるｎ＋型半導体領域ＤＦを有している。ｎ−型半導体領域ＥＸは、ｎ＋型半導体領域ＤＦよりも上記構造体に近い領域の半導体基板ＳＢの主面に形成されている。ｎ＋型半導体領域ＤＦの上面上にはシリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。コンタクトプラグＣＰは、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ１上の層間絶縁膜ＩＬ２とを貫通する接続用金属膜である。
本実施の形態の半導体装置の主な特徴は、例えば、制御ゲート電極ＣＧがメタルゲート電極であること、メモリゲート電極ＭＧが、ｐ＋型のシリコン膜ＰＳ２と、シリコン膜ＰＳ２上に絶縁膜ＨＫ１を介して形成された金属膜ＢＭとを有すること、および、シリコン膜ＰＳ２と金属膜ＢＭとがコンタクトプラグＣＰ（図１９参照）を介して互いに電気的に接続されていることにある。また、図１８に示す周辺回路領域１Ｃのトランジスタはメタルゲート電極およびｈｉｇｈ−ｋ膜を有している。これに対し、容量素子領域１Ｂに形成された上部電極であるシリコン膜ＰＳ１はいわゆるゲートファーストプロセスにより形成されており、ｈｉｇｈ−ｋ膜である絶縁膜ＨＫ１を有していない。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２０を参照して説明する。
図２０は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２０の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１８に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
なお、図２０の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴ（図５参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
また、図２０の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
ＳＳＩ方式は、窒化シリコン膜ＮＴにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＮＴにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜ＮＴにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＮＴにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
ＳＳＩ方式の書込みでは、例えば図２０の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
ＦＮ方式の書込みでは、例えば図２０の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図５参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図２０の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ）に注入することにより消去を行う。例えば図２０の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図２０の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図５参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図２０の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
読出し時には、例えば図２０の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜本実施の形態の半導体装置の効果について＞
図１８に示すように、本実施の形態の半導体装置は、不揮発性メモリのメモリセルＭＣを備えた半導体装置であり、メモリセルＭＣは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとを有している。
不揮発性メモリを備えた半導体装置の性能向上または小型化のためには、不揮発性メモリのメモリセルのゲート電極としてメタルゲート電極を採用することが有効である。一方、不揮発性メモリの消去動作に、メモリゲート電極（メモリゲート電極ＭＧに対応）からメモリゲート絶縁膜（ＯＮＯ膜ＯＮに対応）中にホールを注入する消去方式（ＦＮ方式）を採用する場合には、メモリゲート電極にｐ型のシリコンゲート電極を採用することで、消去動作を的確に行いやすくなる。これは、ｐ型半導体膜の方が、ｎ型半導体膜または金属膜に比べて、内部におけるホールの存在確率が高いため、上記消去動作をより確実に行うことができ、また、上記消去動作をより低い消費電力で行うことができるためである。
そこで、本実施の形態では、不揮発性メモリのメモリセルＭＣを構成するメモリゲート電極ＭＧを、シリコン膜ＰＳ２のみにより構成するのではなく、シリコン膜ＰＳ２および金属膜ＢＭにより構成することで、メモリゲート電極ＭＧの微細化、および低抵抗化を可能とし、これにより、半導体装置の性能を向上させることを可能としている。また、制御ゲート電極ＣＧをメタルゲート電極とすることで、制御ゲート電極ＣＧの微細化、および低抵抗化を可能とし、これにより、半導体装置の性能を向上させることを可能としている。
また、メモリゲート電極ＭＧの一部であって、ＯＮＯ膜ＯＮに接する部分をｐ＋型のシリコン膜ＰＳ２により構成している。これにより、不揮発性メモリの消去動作に、メモリゲート電極ＭＧからＯＮＯ膜ＯＮ中にホールを注入する消去方式（ＦＮ方式）を採用する場合において、ｐ＋型のシリコン膜ＰＳ２からＯＮＯ膜ＯＮ中にホールを注入することができるため、消去動作を的確に行うことができる。特に、ＯＮＯ膜ＯＮのうち、半導体基板ＳＢの上面に沿う部分の、制御ゲート電極ＣＧ側の端部近傍のメモリゲート電極ＭＧ、つまりメモリゲート電極ＭＧの角部がｐ型のシリコン膜ＰＳ２により構成されていることで、ＯＮＯ膜ＯＮにホールを注入しやすくなる。これにより、半導体装置の性能を向上させることができる。
また、メモリセルＭＣのメモリゲート電極ＭＧに対する給電のためのコンタクトプラグＣＰを形成する場合、シリコン膜ＰＳ２および金属膜ＢＭはいずれも幅が小さいため、シリコン膜ＰＳ２または金属膜ＢＭのいずれか一方のみにコンタクトプラグＣＰを接続することは困難である。このため、シリコン膜ＰＳ２または金属膜ＢＭのいずれか一方のみにコンタクトプラグＣＰを接続しようとしても、メモリゲート電極ＭＧに対するコンタクトプラグＣＰの形成位置がずれることで、シリコン膜ＰＳ２のみ、金属膜ＢＭのみ、またはそれらの両方にコンタクトプラグＣＰが接続されるなどの複数の接続状態が生じやすい。このため、複数のメモリセルＭＣ同士の相互間で性能がばらつく問題が生じる。
これに対し本実施の形態では、図１７および図１９に示すように、メモリゲート電極ＭＧへの給電用のコンタクトプラグＣＰは、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２および金属膜ＢＭの両方の上面を覆うように広い幅で形成されている。つまり、コンタクトプラグＣＰはメモリゲート電極ＭＧを構成するシリコン膜ＰＳ２および金属膜ＢＭの両方に接続されている。このため、複数のメモリセルＭＣのそれぞれのメモリゲート電極ＭＧに対するコンタクトプラグＣＰの接続状態にばらつきが生じることに起因して各メモリセルＭＣの性能にばらつきが生じることを防ぐことができる。よって、半導体装置の性能を向上させることができる。
また、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２と金属膜ＢＭとの間にｈｉｇｈ−ｋ膜である絶縁膜ＨＫ１が介在する場合、メモリゲート電極ＭＧに対して所定の電圧を印加すると、電圧降下が起きることが考えられる。しかし、当該絶縁膜ＨＫ１の容量はＯＮＯ膜ＯＮに比べて１０倍程度大きいため、絶縁膜ＨＫ１による電圧降下は、メモリゲート電極ＭＧに印加された上記所定の電圧に対して１／１０以下となり、問題とはならない。
ただし、上記電圧降下をより小さくする観点から、メモリゲート電極ＭＧをシリコン膜ＰＳ２と金属膜ＢＭとの両方に電圧を印加することが好ましい。したがって、上記のように、比較的幅が広いコンタクトプラグＣＰを形成し、コンタクトプラグＣＰをシリコン膜ＰＳ２と金属膜ＢＭとの両方に接続することで、メモリゲート電極ＭＧにおける電圧降下を抑えることができる。このため、半導体装置の性能を向上させることができる。
＜本実施の形態の半導体装置の製造方法の効果について＞
本実施の形態の半導体装置の製造方法により製造された半導体装置は、上述した本実施の形態の半導体装置と同様の効果を有する。すなわち、メモリセルＭＣを構成するゲート電極に金属膜を用いることで半導体装置の微細化、低抵抗化などを実現することができる。また、メモリゲート電極ＭＧにｐ＋型のシリコン膜ＰＳ２を用いることで、消去動作を的確に行うことができる。また、コンタクトプラグＣＰをシリコン膜ＰＳ２および金属膜ＢＭの両方に接続することで、複数のメモリセルＭＣの相互間の性能ばらつきを抑えることができる。
また、本実施の形態では、ゲートラストプロセスを用いて、メモリセルＭＣの制御ゲート電極ＣＧとメモリゲート電極ＭＧの一部とを形成することができるため、ダミーゲート電極などを形成しない、いわゆるゲートファーストプロセスを採用する場合に比べて、半導体装置の微細化を容易にすることができる。ゲートラストプロセスでは、ゲート電極を溝内に埋め込んで形成することで、微細でアスペクト比の高いパターンを容易に形成することができるためである。
また、ＯＮＯ膜ＯＮの形成工程（図５参照）の前に形成したシリコン膜ＰＳ１からなるダミー制御ゲート電極ＤＣおよびダミーゲート電極ＤＧ（図１０参照）は、ＯＮＯ膜ＯＮの形成工程において生じる高温に曝されており、高い信頼性が求められるメモリセルまたは周辺回路領域１ＣのＭＩＳＦＥＴのゲート電極として用いることは好ましくない。そこで本実施の形態では、ダミー制御ゲート電極ＤＣおよびダミーゲート電極ＤＧを除去してから、ゲートラストプロセスを用いて図１８に示す制御ゲート電極ＣＧおよびゲート電極Ｇ１を形成している。これにより、半導体装置の信頼性を向上させることができる。
ここで、上記のように不揮発性メモリの消去動作ではメモリゲート電極ＭＧがシリコン膜からなることが有利である場合があることから、例えば制御ゲート電極ＣＧをゲートラストプロセスにより形成するメタルゲート電極とし、メモリゲート電極ＭＧをゲートファーストプロセスにより形成するシリコンゲート電極とすることが考えられる。その場合、図８を用いて説明した工程、つまりエッチングによりサイドウォール状のメモリゲート電極を形成する工程において、エッチング時間を延ばすなどしてメモリゲート電極の高さをダミー制御ゲート電極ＤＣよりも低くすることが考えられる。
その後に行う研磨工程（図１３参照）の後であってもメモリゲート電極の上面が層間絶縁膜ＩＬ１に覆われていれば、その後のダミー制御ゲート電極ＤＣの除去工程（図１４参照）において、当該メモリゲート電極が除去されることなく残る。よって、制御ゲート電極ＣＧをメタルゲート電極とし、メモリゲート電極ＭＧをシリコンゲート電極とすることができる。
しかし、このように特殊な方法を用いて制御ゲート電極およびメモリゲート電極を作り分けるためには、メモリゲート電極が除去されないようにメモリゲート電極の高さ調整をしつつ、メモリセルの性能ばらつきを抑制する必要があるため、半導体装置の製造において高い精度が要求される。
これに対し本実施の形態では、図８を用いて説明したエッチング工程においてサイドウォール状のダミーメモリゲート電極ＤＭの高さを高い精度で調整する必要はないため、周知のゲートラストプロセスにより、容易に制御ゲート電極ＣＧとメモリゲート電極ＭＧの一部である金属膜ＢＭとを形成することができる。つまり、メモリゲート電極ＭＧの形成について高い精度が要求されないため、半導体装置の製造工程における歩留まりを向上させ、半導体装置の信頼性を向上させることができる。
また、図１４を用いて説明した、各種のダミーゲート電極の除去工程では、半導体基板ＳＢの主面に対して垂直な方向に延在するＯＮＯ膜ＯＮの側壁に接してシリコン膜ＰＳ２が残る。このため、シリコン膜ＰＳ２が残らず、膜厚が小さいＯＮＯ膜ＯＮのうち、当該垂直方向に延在するＯＮＯ膜ＯＮが倒壊しやすくなる不安定な状態が生じることを防ぐことができる。つまり、ダミーメモリゲート電極ＤＭ（図１３参照）の一部およびダミー制御ゲート電極ＤＣ（図１３参照）を除去した際、シリコン膜ＰＳ２がＯＮＯ膜ＯＮの支えとなるため、半導体装置の製造工程における歩留まりを向上させることができる。
また、上記のように各種のダミーゲート電極の除去した際（図１４参照）、ダミーメモリゲート電極ＤＭが形成されていた領域に対向するＯＮＯ膜ＯＮの表面、つまり酸化シリコン膜ＯＸ２（図５参照）の表面は、シリコン膜ＰＳ２により覆われている。したがって、ＯＮＯ膜ＯＮの表面がダミーメモリゲート電極ＤＭなどを除去するための薬液に晒されることに起因して、酸化シリコン膜ＯＸ２がダメージを受けることを防ぐことができる。また、ＯＮＯ膜ＯＮに想定外の界面準位が発生することに起因して、メモリセルＭＣが正常に動作しなくなること、およびメモリセルＭＣ相互間に性能ばらつきが生じることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、図１８に示すように、メモリセルＭＣを構成する制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび周辺回路領域１ＣのＭＩＳＦＥＴＱ１のゲート電極Ｇ１が、それぞれ金属膜を含む構成となっているが、容量素子領域１Ｂに形成した容量素子のように、金属膜および絶縁膜ＨＫ１を含まない電極を有する素子を作り分けることも可能である。
本実施の形態では、図１４を用いて説明した工程では容量素子領域１Ｂのシリコン膜ＰＳ１を絶縁膜ＩＦ８により覆うことで、シリコン膜ＰＳ１が除去されることを防いでいる。また、シリコン膜ＰＳ１とコンタクトプラグＣＰ（図１８参照）との接続抵抗を低減するためのシリサイド層Ｓ２を形成し、かつ、メタルゲート電極が除去されることを防ぐため、メモリセル領域１Ａおよび周辺回路領域１Ｃを絶縁膜ＩＦ９（図１６参照）により覆っている。このようにして、シリコン膜ＰＳ１を含む容量素子を、ゲートラストプロセスにより形成されたメタルゲート電極を含む他の素子とともに半導体基板ＳＢ上に混載することができる。つまり、半導体装置に搭載する素子の自由度を向上させることができる。
（実施の形態２）
＜半導体装置の製造方法について＞
本実施の形態では、ゲートラストプロセスによりメモリセル領域１Ａのメモリセルを構成する制御ゲート電極、メモリゲート電極、ｈｉｇｈ−ｋ膜および周辺回路領域１ＣのＭＩＳＦＥＴを構成するゲート電極を形成し、ゲートファーストプロセスにより周辺回路領域１ＣのＭＩＳＦＥＴを構成するｈｉｇｈ−ｋ膜を形成することについて、図２１〜図３４を用いて説明する。図２１〜図３４は、本実施の形態の半導体装置の製造工程を説明する断面図である。図２１〜図３４では、図１〜図１６および図１８と異なり、容量素子領域１Ｂと周辺回路領域１Ｃとの間に、周辺領域１Ｅにおける断面を示している。周辺領域１Ｅは、メモリセル領域１Ａおよび容量素子領域１Ｂを含む領域と、周辺回路領域１Ｃとの間の領域であって、メモリセル領域１Ａおよび容量素子領域１Ｂを含む領域の周辺の領域である。
以下に説明する製造工程により形成されるメモリセルおよび容量素子のそれぞれの構造は、前記実施の形態１において説明したメモリセルおよび容量素子と同様であり、周辺回路領域１ＣのＭＩＳＦＥＴの構造は、前記実施の形態１の周辺回路領域１ＣのＭＩＳＦＥＴとは異なるものとなる。なお、図２１〜図２４では周辺領域１Ｅにおける半導体基板上の構造を分かりやすくするため、周辺領域１Ｅを広い幅で示しているが、図２５〜図３４では、周辺領域１Ｅの幅を図２１〜図２４よりも狭く示している。
本実施の形態の半導体装置の製造方法では、まず、図１〜図９を用いて説明した工程と同様の工程を行う。つまり、図９に示すように、メモリセル領域１Ａに、ダミー制御ゲート電極ＤＣ、ＯＮＯ膜ＯＮおよびダミーメモリゲート電極ＤＭを形成し、容量素子領域１Ｂにシリコン膜ＰＳ１からなる上部電極を形成し、周辺回路領域１Ｃに絶縁膜ＩＦ６およびシリコン膜ＰＳ１を形成する。
ここで、図１〜図９を用いて説明した各工程における周辺領域１Ｅの状態について説明する。図１を用いて説明した工程では、周辺領域１Ｅの半導体基板ＳＢ上に絶縁膜ＩＦ１、ＩＦ２が順に形成される。図２を用いて説明した工程では、周辺領域１Ｅの絶縁膜ＩＦ２が除去される。図３を用いて説明した工程では、周辺領域１Ｅの半導体基板ＳＢの主面に接して絶縁膜ＩＦ６が形成され、絶縁膜ＩＦ６上にシリコン膜ＰＳ１、絶縁膜ＩＦ７が順に積層される。図４を用いて説明した工程では、メモリセル領域１Ａおよび容量素子領域１Ｂの積層膜が加工されると共に、周辺領域１Ｅの絶縁膜ＩＦ７、シリコン膜ＰＳ１および絶縁膜ＩＦ６が除去され、半導体基板ＳＢの主面が露出する。
図５を用いて説明した工程では、周辺領域１Ｅの半導体基板ＳＢ上にＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２が形成される。図６を用いて説明した工程では、周辺領域１Ｅのシリコン膜ＰＳ２にｐ型の不純物が打ち込まれる。図７を用いて説明した工程では、周辺領域１Ｅのシリコン膜ＰＳ２上にシリコン膜ＰＳ３が形成される。図８を用いて説明した工程では、周辺領域１Ｅのシリコン膜ＰＳ３、ＰＳ２が除去される。図９を用いて説明した工程では、周辺領域１ＥのＯＮＯ膜ＯＮが除去され、半導体基板ＳＢの主面が露出する。
次に、図２１に示すように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて、絶縁膜ＨＭ２、ＨＭ３を順に形成する。絶縁膜ＨＭ２は例えば酸化シリコン膜からなり、絶縁膜ＨＭ３は例えば窒化シリコン膜からなる。その後、フォトリソグラフィ技術およびエッチング法を用いて、周辺領域１Ｅの絶縁膜ＨＭ２、ＨＭ３のそれぞれの一部と、周辺回路領域１Ｃの絶縁膜ＨＭ２、ＨＭ３とを除去する。これにより、周辺領域１Ｅでは、容量素子領域１Ｂおよびメモリセル領域１Ａに近い方の領域の、絶縁膜ＨＭ２、ＨＭ３が残り、周辺回路領域１Ｃに近い領域では、半導体基板ＳＢの主面が露出する。また、周辺回路領域１Ｃのシリコン膜ＰＳ１および絶縁膜ＩＦ７は絶縁膜ＨＭ２、ＨＭ３から露出する。
ここでは、メモリセル領域１Ａおよび周辺回路領域１Ｃに形成したシリコン膜を保護するために、絶縁膜ＨＭ２、ＨＭ３を形成する。したがって、周辺領域１Ｅを境として、周辺回路領域１Ｃ側の絶縁膜ＨＭ２、ＨＭ３を除去している。また、メモリセル領域１Ａのダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭおよび容量素子領域１Ｂのシリコン膜ＰＳ１のそれぞれは、上面のみでなく側壁も絶縁膜ＨＭ２、ＨＭ３に覆われる。
その後、例えばウェットエッチング法を用いて、周辺回路領域１Ｃのシリコン膜ＰＳ１（図９参照）および絶縁膜ＩＦ７（図９参照）を除去する。このとき、メモリセル領域１Ａおよび容量素子領域１Ｂのシリコン膜ＰＳ１〜ＰＳ３および絶縁膜ＩＦ７は、絶縁膜ＨＭ２、ＨＭ３により覆われているため、除去されない。続いて、周辺回路領域１Ｃの絶縁膜ＩＦ６を除去することにより、周辺回路領域１Ｃの半導体基板ＳＢの主面が露出する。
ここで、絶縁膜ＩＦ６を除去しているのは、シリコン膜ＰＳ１を除去する際に、膜厚が小さい絶縁膜ＩＦ６がダメージを受けるため、絶縁膜ＩＦ６をゲート絶縁膜として使用すると、当該ゲート絶縁膜の信頼性が低下する虞があるためである。したがって、次に図２２を用いて説明する工程において、ゲート絶縁膜として使用するための絶縁膜を形成し直す工程を行う。
また、このように絶縁膜ＩＦ６を除去して絶縁膜の敷き直しをするために、絶縁膜ＩＦ６上のシリコン膜ＰＳ１（図９参照）を一度除去している。また、周辺回路領域１Ｃに形成されていたシリコン膜ＰＳ１（図９参照）は、ＯＮＯ膜ＯＮの形成工程（図５参照）における高温に曝されているため、後の工程で形成するＭＩＳＦＥＴのゲート電極として使用することは、半導体装置の性能および信頼性を向上させる観点から、好ましくない。
また、周辺回路領域１ＣにＭＩＳＦＥＴを形成し、当該ＭＩＳＦＥＴを構成するゲート絶縁膜内にｈｉｇｈ−ｋ膜を形成する場合、ＯＮＯ膜ＯＮを形成する前に、当該ｈｉｇｈ−ｋ膜を周辺回路領域１Ｃに形成しておくことが考えられる。しかし、この場合、ｈｉｇｈ−ｋ膜がＯＮＯ膜ＯＮの形成時の高温に曝されることで、当該ｈｉｇｈ−ｋ膜を含むＭＩＳＦＥＴが正常に動作しなくなる虞がある。そこで、本実施の形態では、ＯＮＯ膜ＯＮの形成工程（図５参照）の後に、後述する工程においてｈｉｇｈ−ｋ膜である絶縁膜ＨＫ２（図２２参照）を形成する。これにより、ｈｉｇｈ−ｋ膜を有するＭＩＳＦＥＴの信頼性を高めることができる。
次に、図２２に示すように、例えば熱酸化法などを用いて、半導体基板ＳＢの主面上に絶縁膜ＩＦ１０を形成する。絶縁膜ＩＦ１０は例えば酸化シリコン膜からなる。絶縁膜ＩＦ１０は、後の工程で周辺回路領域１Ｃに形成されるＭＩＳＦＥＴのゲート絶縁膜の一部となる膜である。続いて、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａおよび容量素子領域１Ｂの絶縁膜ＩＦ１０を除去することで、周辺回路領域１Ｃの絶縁膜ＩＦ１０を残す。このとき、周辺領域１Ｅにおいて絶縁膜ＨＭ２、ＨＭ３に覆われていない領域の半導体基板ＳＢ上にも、絶縁膜ＩＦ１０が残る。
その後、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて、絶縁膜ＨＫ２、導電膜Ｔ１、シリコン膜ＰＳ４および絶縁膜ＨＭ４を順に形成する。絶縁膜ＨＫ２は、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜からなる。導電膜Ｔ１は、例えば窒化チタン膜からなる。シリコン膜ＰＳ４は、例えば多結晶のシリコン膜からなり、絶縁膜ＨＭ４は例えば窒化シリコン膜からなる。シリコン膜ＰＳ４は、後にダミーゲート電極となる半導体膜である。これにより、絶縁膜ＨＭ３、ＩＦ１０の表面は、絶縁膜ＨＫ２、導電膜Ｔ１、シリコン膜ＰＳ４および絶縁膜ＨＭ４により覆われる。
次に、図２３に示すように、フォトリソグラフィ技術およびエッチング法を用いて、周辺領域１Ｅの一部における絶縁膜ＨＭ４、シリコン膜ＰＳ４、導電膜Ｔ１、絶縁膜ＨＫ２およびＩＦ１０を除去することで、半導体基板ＳＢの上面を露出させる。つまり、周辺領域１Ｅにおいて、絶縁膜ＨＫ２、導電膜Ｔ１、シリコン膜ＰＳ４および絶縁膜ＨＭ４を含む積層膜に開口部を形成する。
次に、図２４に示すように、例えばＣＶＤ法を用いて半導体基板ＳＢの主面全面上に絶縁膜ＨＭ５を形成する。絶縁膜ＨＭ５は、上記開口部の内側の側壁、底面および絶縁膜ＨＭ４の表面を覆うように形成される。その後、フォトリソグラフィ技術およびエッチング法を用いて、周辺領域１Ｅの上記開口部の底部を境として、メモリセル領域１Ａと、容量素子領域１Ｂと、当該境よりもメモリセル領域１Ａおよび容量素子領域１Ｂに近い領域とのそれぞれの絶縁膜ＨＭ５を除去する。
これにより、メモリセル領域１Ａおよび容量素子領域１Ｂの絶縁膜ＨＭ４は露出する。また、周辺領域１Ｅの上記開口部よりもメモリセル領域１Ａおよび容量素子領域１Ｂに近い領域の上記積層膜、絶縁膜ＨＭ２およびＨＭ３は、絶縁膜ＨＭ５から露出する。つまり、上記開口部の内側の側壁であって、メモリセル領域１Ａおよび容量素子領域１Ｂに近い方の側壁は、絶縁膜ＨＭ５から露出し、他方の側壁は、絶縁膜ＨＭ５に覆われた状態を維持する。すなわち、周辺回路領域１Ｃの絶縁膜ＩＦ１０、ＨＫ２、導電膜Ｔ１、シリコン膜ＰＳ４および絶縁膜ＨＭ４からなる積層膜は、絶縁膜ＨＭ５に覆われたままである。このようにして、絶縁膜ＨＭ５により周辺回路領域１Ｃの半導体基板ＳＢ上の積層膜を保護する。
次に、図２５に示すように、ウェットエッチングを行うことで、メモリセル領域１Ａおよび容量素子領域１Ｂの絶縁膜ＨＭ４、シリコン膜ＰＳ４、導電膜Ｔ１、絶縁膜ＨＫ２、ＨＭ３およびＨＭ２を除去する。これにより、メモリセル領域１Ａの絶縁膜ＩＦ５、ダミー制御ゲート電極ＤＣ、絶縁膜ＩＦ７、ＯＮＯ膜ＯＮおよびダミーメモリゲート電極ＤＭからなる構造体を露出させ、容量素子領域１Ｂの絶縁膜ＩＦ４、シリコン膜ＰＳ１および絶縁膜ＩＦ７からなる積層膜を露出させる。また、上記エッチング工程により、周辺領域１Ｅの半導体基板ＳＢが露出する。
ここで、周辺回路領域１Ｃの絶縁膜ＩＦ１０、ＨＫ２、導電膜Ｔ１、シリコン膜ＰＳ４および絶縁膜ＨＭ４からなる積層膜は絶縁膜ＨＭ５により覆われているため、除去されない。その後、ウェットエッチング法により絶縁膜ＨＭ５を除去することで、周辺回路領域１Ｃの上記積層膜を露出させる。
次に、図２６に示すように、図１０を用いて説明した工程と同様の工程を行うことで、周辺回路領域１Ｃの絶縁膜ＩＦ１０、ＨＫ２、導電膜Ｔ１、シリコン膜ＰＳ４および絶縁膜ＨＭ４からなる積層膜を加工する。これにより、周辺回路領域１Ｃの半導体基板ＳＢ上に、絶縁膜ＩＦ１０、ＨＫ２、導電膜Ｔ１、ダミーゲート電極ＤＧおよび絶縁膜ＨＭ４からなる積層膜のパターンを形成する。ダミーゲート電極ＤＧは、シリコン膜ＰＳ４からなるパターンである。また、当該工程により加工された絶縁膜ＩＦ１０および絶縁膜ＨＫ２は、後の工程で周辺回路領域１Ｃに形成する低耐圧のＭＩＳＦＥＴのゲート絶縁膜を構成する膜である。
次に、図２７に示すように、図１１を用いて説明した工程と同様の工程を行う。すなわち、ダミー制御ゲート電極ＤＣおよびダミーメモリゲート電極ＤＭを含む構造体の両側の側壁と、ダミーゲート電極ＤＧの両側の側壁とにオフセットスペーサＯＦを形成する。その後、上記構造体の横の半導体基板ＳＢの上面に一対のｎ−型半導体領域ＥＸを形成し、ダミーゲート電極ＤＧの横の半導体基板ＳＢの上面に一対のｎ−型半導体領域ＥＸを形成する。
次に、図２８に示すように、図１２を用いて説明した工程と同様の工程を行う。すなわち、ダミー制御ゲート電極ＤＣおよびダミーメモリゲート電極ＤＭを含む構造体の両側の側壁と、ダミーゲート電極ＤＧの両側の側壁とに、オフセットスペーサＯＦを介してサイドウォールＳＷを形成する。その後、上記構造体の横の半導体基板ＳＢの上面に一対のｎ＋型半導体領域ＤＦを形成し、ダミーゲート電極ＤＧの横の半導体基板ＳＢの上面に一対のｎ＋型半導体領域ＤＦを形成する。これにより、メモリセル領域１Ａおよび周辺回路領域１Ｃに、エクステンション領域であるｎ−型半導体領域ＥＸと、拡散領域であるｎ＋型半導体領域ＤＦとを有するソース・ドレイン領域を形成する。
続いて、ソース・ドレイン領域などに打ち込まれた不純物を拡散させるための熱処理を行う。その後、周知のサリサイドプロセスを用いて、ｎ＋型半導体領域ＤＦ、ダミーメモリゲート電極ＤＭのそれぞれの上面上にシリサイド層Ｓ１を形成する。このとき、周辺領域１Ｅの半導体基板ＳＢの上面にもシリサイド層Ｓ１が形成される。
次に、図２９に示すように、図１３を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１、サイドウォールＳＷ、オフセットスペーサＯＦ、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ１、ダミーゲート電極ＤＧのそれぞれの上面を平坦化する研磨工程を、例えばＣＭＰ法により行う。これにより、絶縁膜ＩＦ７、ＨＭ４は除去され、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、シリコン膜ＰＳ１およびダミーゲート電極ＤＧのそれぞれの上面が露出する。
次に、図３０に示すように、図１４を用いて説明した工程と同様の工程を行うことで、ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧをエッチングして除去する。ただし、周辺回路領域１Ｃのダミーゲート電極ＤＧは除去しない。
つまり、ここではまず、容量素子領域１Ｂのシリコン膜ＰＳ１および周辺領域１Ｅの層間絶縁膜ＩＬ１、周辺回路領域１Ｃの層間絶縁膜ＩＬ１、サイドウォールＳＷ、オフセットスペーサＯＦおよびダミーメモリゲート電極ＤＭを覆い、かつ、ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧを覆わずに露出させるような絶縁膜ＩＦ１１を形成する。絶縁膜ＩＦ１１は、例えば、半導体基板ＳＢ上に、ＣＶＤ法などを用いて例えば酸化シリコン膜または窒化シリコン膜からなる絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング法を用いて当該絶縁膜を加工することにより形成する。
その後、絶縁膜ＩＦ１１をマスクとして用いて、アルカリ水溶液によりウェットエッチングを行うことで、ダミー制御ゲート電極ＤＣおよびシリコン膜ＰＳ３を除去する。このアルカリ水溶液としては、例えばアンモニア水（ＮＨ４ＯＨ）を用いるこのとき、ダミーメモリゲート電極ＤＭ（図１３参照）を構成していたｐ＋型半導体膜であるシリコン膜ＰＳ２は、アルカリ水溶液に対して溶けにくいため、除去されずに残る。
このため、上記ウェットエッチングにより、ダミー制御ゲート電極ＤＣの側壁に接していたＯＮＯ膜ＯＮ、つまり半導体基板ＳＢの主面に対して垂直な方向に延在するＯＮＯ膜ＯＮの一方の側壁は露出するのに対し、他方の側壁にはシリコン膜ＰＳ２が接している。ダミーメモリゲート電極ＤＭに覆われていたＯＮＯ膜ＯＮの上面および側壁は、上記ウェットエッチングの前後を通じてシリコン膜ＰＳ２に覆われたままであるため、ウェットエッチングの薬液に晒されることはない。
ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧが除去されたことにより、絶縁膜ＩＦ５上およびシリコン膜ＰＳ２上に溝（凹部、窪み部）が形成される。容量素子領域１Ｂのシリコン膜ＰＳ１および周辺回路領域１Ｃのダミーゲート電極ＤＧは、絶縁膜ＩＦ１１により覆われているため除去されない。
メモリセル領域１Ａのゲート絶縁膜である絶縁膜ＩＦ５上の溝は、ダミー制御ゲート電極ＤＣが除去された領域であり、当該溝の両側の側壁はオフセットスペーサＯＦにより構成されている。メモリセル領域１Ａのシリコン膜ＰＳ２上の溝は、シリコン膜ＰＳ３が除去された領域であり、当該溝の一方の側壁はオフセットスペーサＯＦにより構成され、他方の側壁はシリコン膜ＰＳ２の側壁により構成されている。
次に、図３１に示すように、図１５を用いて説明した工程と同様の工程を行うことで、メモリセル領域１Ａに絶縁膜ＨＫ１、金属膜からなる制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成する。つまり、ＯＮＯ膜ＯＮ上においては、溝内に絶縁膜ＨＫ１を介して金属膜ＢＭを形成することで、シリコン膜ＰＳ２および金属膜ＢＭからなるメモリゲート電極ＭＧを形成する。ただし、図１５を用いて説明した工程と異なり、周辺回路領域１Ｃには溝が形成されていないため、周辺回路領域１Ｃに絶縁膜ＨＫ１およびメタルゲート電極が形成されない。
すなわち、まず、半導体基板ＳＢ上、つまり、上記の複数の溝のそれぞれの内面上を含む層間絶縁膜ＩＬ１上に、絶縁膜ＨＫ１および金属膜を順次形成して半導体基板ＳＢ上の溝を埋め込む。絶縁膜ＨＫ１の形成工程において、上記の各溝の内側は完全には埋まらず、上記金属膜を形成することにより、各溝は完全に埋まった状態になる。また、上記金属膜は層間絶縁膜ＩＬ１上にも形成される。
絶縁膜ＨＫ１は、ゲート絶縁膜用のｈｉｇｈ−ｋ膜であり、当該金属膜は、ゲート電極用の導電膜である。絶縁膜ＨＫ１としては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
当該金属膜としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの金属膜を用いることができる。また、それらの積層膜により当該金属膜を構成してもよい。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。ここでは、例えば当該金属膜を、窒化チタン（ＴｉＮ）膜と当該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜により構成する。
その後、上記の複数の溝のそれぞれの外部の不要な金属膜および絶縁膜ＨＫ１をＣＭＰ法などによって除去することにより、各溝内に絶縁膜ＨＫ１および当該金属膜を埋め込む。これにより、メモリセル領域１Ａの絶縁膜ＩＦ５上の溝内に埋め込まれた当該金属膜により、制御ゲート電極ＣＧが形成される。また、メモリセル領域１Ａのシリコン膜ＰＳ２上の溝内に埋め込まれた金属膜ＢＭとシリコン膜ＰＳ２とにより、メモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧのゲート長は例えば４０ｎｍ程度である。
これにより、メモリセル領域１Ａにおいて、制御トランジスタとメモリトランジスタとを含むメモリセルＭＣが形成される。
次に、図３２示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面全面上を覆う絶縁膜ＩＦ１２を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、周辺領域１Ｅおよび周辺回路領域１Ｃの絶縁膜ＩＦ１２を除去する。これにより、メモリセル領域１Ａおよび容量素子領域１Ｂを絶縁膜ＩＦ１２により覆いつつ、ダミーゲート電極ＤＧを露出させる。
続いて、ウェットエッチング法により、周辺回路領域１Ｃのダミーゲート電極ＤＧを除去することで、導電膜Ｔ１の上面を露出させる。これにより、絶縁膜ＩＦ１０、ＨＫ２および導電膜Ｔ１からなる積層膜上に溝が形成される。
次に、図３３に示すように、周辺回路領域１Ｃの溝内に金属膜からなるメタルゲート電極であるゲート電極Ｇ１を形成する。
すなわち、まず、半導体基板ＳＢ上、つまり、上記の内面上を含む層間絶縁膜ＩＬ１上に、金属膜を例えばスパッタリング法により形成して半導体基板ＳＢ上の溝を埋め込む。上記金属膜を形成することにより、各溝は完全に埋まった状態になる。また、上記金属膜は層間絶縁膜ＩＬ１上にも形成される。
当該金属膜としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの金属膜を用いることができる。また、それらの積層膜により当該金属膜を構成してもよい。
その後、上記溝の外部の不要な金属膜をＣＭＰ法などによって除去することにより、溝内に当該金属膜を埋め込む。これにより、当該溝内に埋め込まれた当該金属膜により、ゲート電極Ｇ１を形成する。これにより、周辺回路領域１Ｃにおいて低耐圧のＭＩＳＦＥＴＱ１が形成される。
すなわち、周辺回路領域１Ｃにおいて、ゲート電極Ｇ１と、ゲート電極Ｇ１の横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、低耐圧のＭＩＳＦＥＴＱ１を構成している。ゲート電極Ｇ１の直下の絶縁膜ＨＫ２および絶縁膜ＩＦ１０は、ＭＩＳＦＥＴＱ１のゲート絶縁膜を構成している。また、ゲート電極Ｇ１の直下の導電膜Ｔ１は、ＭＩＳＦＥＴＱ１のゲート電極の一部を構成する。
次に、図３４に示すように、図１６〜図１９を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を製造する。すなわち、容量素子領域１Ｂのシリコン膜ＰＳ１の上面上に選択的にシリサイド層Ｓ２を形成した後、半導体基板ＳＢ上に層間絶縁膜ＩＬ２およびコンタクトプラグＣＰを形成する。
図１７および図１９を用いて説明したように、本実施の形態においても、メモリセルに対する給電領域１Ｄが形成される。本実施の形態の給電領域１Ｄの構成は、図１７および図１９に示す構成と同一である。すなわち、メモリセルＭＣ（図３４参照）のメモリゲート電極ＭＧを構成するシリコン膜ＰＳ２および金属膜ＢＭのそれぞれには、給電領域１Ｄに形成されたコンタクトプラグＣＰが接続されている。
＜本実施の形態の半導体装置の効果について＞
本実施の形態の半導体装置では、前記実施の形態１と同様の効果を得ることができる。すなわち、本実施の形態では、不揮発性メモリのメモリセルＭＣを構成するメモリゲート電極ＭＧを、シリコン膜ＰＳ２のみにより構成するのではなく、一部を金属膜ＢＭにより構成することで、メモリゲート電極ＭＧの微細化、および低抵抗化を可能とし、これにより、半導体装置の性能を向上させることを可能としている。また、制御ゲート電極ＣＧをメタルゲート電極とすることで、制御ゲート電極ＣＧの微細化、および低抵抗化を可能とし、これにより、半導体装置の性能を向上させることを可能としている。
また、メモリゲート電極ＭＧの一部であって、ＯＮＯ膜ＯＮに接する部分をｐ＋型のシリコン膜ＰＳ２により構成している。これにより、不揮発性メモリの消去動作に、メモリゲート電極ＭＧからＯＮＯ膜ＯＮ中にホールを注入する消去方式（ＦＮ方式）を採用する場合において、ｐ＋型のシリコン膜ＰＳ２からＯＮＯ膜ＯＮ中にホールを注入することができるため、消去動作を的確に行うことができる。これにより、半導体装置の性能を向上させることができる。
また、図１７および図１９を用いて説明したように、コンタクトプラグＣＰはメモリゲート電極ＭＧを構成するシリコン膜ＰＳ２および金属膜ＢＭの両方に接続されている。このため、複数のメモリセルＭＣのそれぞれのメモリゲート電極ＭＧに対する給電を行う給電領域１Ｄにおいて、シリコン膜ＰＳ２のみ、金属膜ＢＭのみ、またはそれらの両方にコンタクトプラグＣＰが接続されるなどして、接続状態がばらつくことに起因して、各メモリセルＭＣの性能にばらつきが生じることを防ぐことができる。よって、半導体装置の性能を向上させることができる。
また、比較的幅が広いコンタクトプラグＣＰを形成し、コンタクトプラグＣＰをシリコン膜ＰＳ２と金属膜ＢＭとの両方に接続することで、メモリゲート電極ＭＧにおける電圧降下を抑えることができるため、半導体装置の性能を向上させることができる。
＜本実施の形態の半導体装置の製造方法の効果について＞
以上に説明したように、本実施の形態の半導体装置の製造方法では、メモリセルＭＣを構成する絶縁膜ＨＫ１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを構成する金属膜ＢＭを、ゲートラストプロセスにより、溝内に埋め込む方法で形成する。これに対し、周辺回路領域１ＣのＭＩＳＦＥＴＱ１を構成する絶縁膜ＨＫ２および導電膜Ｔ１は、ゲートファーストプロセスを行う場合と同様に、半導体基板ＳＢ上に形成した膜をパターニングすることで形成することができる。
これにより、半導体基板ＳＢ上に形成する素子の形成方法の自由度が高くなる。したがって、全ての半導体素子を比較的新しい製造方法または製造装置により形成するのではなく、一部の領域の半導体素子を周知の製造方法または既存の製造装置を用いて形成することができる。これにより、製造について実績がある手段により当該半導体素子を形成することができるため、半導体装置の信頼性が低下することを防ぐことができる。
また、本実施の形態の半導体装置では、前記実施の形態１と同様の効果を得ることができる。すなわち、本実施の形態の半導体装置の製造方法により製造された半導体装置は、上述した本実施の形態の半導体装置と同様の効果を有する。つまり、メモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに金属膜を用いることで、半導体装置の微細化および低抵抗化を実現することができ、かつ、メモリゲート電極ＭＧの一部にｐ＋型のシリコン膜ＰＳ２を用いることで、消去動作を的確に行うことができる。また、コンタクトプラグＣＰをシリコン膜ＰＳ２および金属膜ＢＭの両方に接続することで、メモリゲート電極ＭＧにおける電圧降下を抑え、複数のメモリセルＭＣの相互間の性能ばらつきを抑えることができる。
また、本実施の形態では、ゲートラストプロセスを用いて、メモリセルＭＣの制御ゲート電極ＣＧとメモリゲート電極ＭＧの一部とを形成することができるため、ダミーゲート電極などを形成しない、いわゆるゲートファーストプロセスを採用する場合に比べて、半導体装置の微細化を容易にすることができる。
また、本実施の形態では、ＯＮＯ膜ＯＮの形成工程（図５参照）により高温に曝されたシリコン膜からなるダミー制御ゲート電極ＤＣおよびダミーゲート電極ＤＧ（図２６参照）を除去してから、ゲートラストプロセスを用いて図３４に示す制御ゲート電極ＣＧおよびゲート電極Ｇ１を形成している。これにより、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、図８を用いて説明したエッチング工程においてサイドウォール状のダミーメモリゲート電極ＤＭの高さを高い精度で調整する必要はないため、周知のゲートラストプロセスにより、容易に制御ゲート電極ＣＧとメモリゲート電極ＭＧの一部である金属膜ＢＭとを形成することができる。つまり、メモリゲート電極ＭＧの形成について高い精度が要求されないため、半導体装置の信頼性を向上させることができる。
また、図３０を用いて説明した、各種のダミーゲート電極の除去工程では、半導体基板ＳＢの主面に対して垂直な方向に延在するＯＮＯ膜ＯＮの側壁に接してシリコン膜ＰＳ２が残る。このため、シリコン膜ＰＳ２が残らない場合に、膜厚が小さいＯＮＯ膜ＯＮが倒壊しやすくなる不安定な状態が生じることを防ぐことができる。
また、上記のように各種のダミーゲート電極の除去した際（図３０参照）、ダミーメモリゲート電極ＤＭが形成されていた領域に対向するＯＮＯ膜ＯＮ、つまり酸化シリコン膜ＯＸ２（図５参照）は、シリコン膜ＰＳ２により覆われている。したがって、ＯＮＯ膜ＯＮの表面がダミーメモリゲート電極ＤＭなどを除去するための薬液に晒されることに起因して、酸化シリコン膜ＯＸ２がダメージを受けることを防ぐことができる。また、ＯＮＯ膜ＯＮに想定外の界面準位が発生することでメモリセルＭＣが正常に動作しなくなること、およびメモリセルＭＣ相互間で性能がばらつくことを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、図３４に示すように、メモリセルＭＣを構成する制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび周辺回路領域１ＣのＭＩＳＦＥＴＱ１のゲート電極Ｇ１が、それぞれ金属膜を含む構成となっているが、容量素子領域１Ｂに形成した容量素子のように、金属膜および絶縁膜ＨＫ１を含まない電極を有する素子を作り分けることも可能である。つまり、半導体装置に搭載する素子の自由度を向上させることができる。
（実施の形態３）
本実施の形態では、メモリゲート電極を構成する半導体膜の膜厚が、半導体基板の主面に対して垂直な方向に延在する垂直部分と半導体基板の主面に沿って延在する水平部分とで異なるメモリセルを形成する場合について、図３５〜図３９を用いて説明する。図３５〜図３９は、本実施の形態の半導体装置の製造工程を説明する断面図である。
まず、図１〜図６を用いて説明した工程と同様の工程を行うことで、シリコン膜ＰＳ２にｐ型の不純物を比較的高い濃度で導入する。
次に、図３５に示すように、例えばイオン注入法を用いて、半導体基板ＳＢの上方から、シリコン膜ＰＳ２の上面に対してｎ型の不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を比較的高い濃度で打ち込む。これにより、シリコン膜ＰＳ２の上面に、ｎ＋型半導体層ＮＦを形成する。
ここでのイオン注入は、半導体基板ＳＢの主面に対して垂直な方向から行う。これは、ダミー制御ゲート電極ＤＣの側壁に隣接して形成されたシリコン膜ＰＳ２の側壁に、上記イオン注入工程により、ｎ型不純物が打ち込まれることを防ぐためである。また、ｎ＋型半導体層ＮＦは、シリコン膜ＰＳ２の上面から下面までの全体に亘って形成されるのではなく、シリコン膜ＰＳ２上面の上面からシリコン膜ＰＳ２の途中深さまで形成される。すなわち、ｎ＋型半導体層ＮＦの形成深さは、シリコン膜ＰＳ２の底面まで達しない。つまり、ここではシリコン膜ＰＳ２内の上面近傍のみにｎ＋型半導体層ＮＦを形成する目的でｎ型不純物のイオン注入を行う。
次に、図３６に示すように、図７〜図１３を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１、サイドウォールＳＷ、オフセットスペーサＯＦ、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ１およびダミーゲート電極ＤＧのそれぞれの上面を平坦化する研磨工程を、例えばＣＭＰ法により行う。ダミーメモリゲート電極ＤＭは、シリコン膜ＰＳ２、ＰＳ３およびｎ＋型半導体層ＮＦを含んでいる。
上記研磨工程の後、ｎ＋型半導体層ＮＦは、Ｌ字型の断面形状を有するシリコン膜ＰＳ２の底部、つまり半導体基板ＳＢの主面に沿って延在するシリコン膜ＰＳ２の上面にのみ形成されている。シリコン膜ＰＳ３の一方の側壁は、ｐ＋型の半導体膜であるシリコン膜ＰＳ２の側壁に接しているのに対し、シリコン膜ＰＳ３の底面は、ｎ＋型半導体層ＮＦの上面に接している。言い換えれば、シリコン膜ＰＳ３とダミー制御ゲート電極ＤＣとの間にはｎ＋型半導体層ＮＦが形成されておらず、シリコン膜ＰＳ２が形成されているのに対し、シリコン膜ＰＳ３と半導体基板ＳＢとの間には、シリコン膜ＰＳ３側から順にｎ＋型半導体層ＮＦおよびシリコン膜ＰＳ２が形成されている。
次に、図３７に示すように、図１４を用いて説明した工程と同様の工程を行うことで、ウェットエッチング法により、ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧを除去する。ここでは、ウェットエッチングの薬液としてアルカリ水溶液を用いる。このとき、シリコン膜ＰＳ３をウェットエッチング法により除去する工程において、シリコン膜ＰＳ３の下のｎ＋型半導体層ＮＦも除去される。ただし、ｐ＋型半導体膜であるシリコン膜ＰＳ２は、アルカリ水溶液に対して溶けにくいため、除去されずに残る。
これは、エッチングの際に起こる反応において電子のやり取りが生じることから、電子を多く含むｎ型半導体膜に比べ、ホールを多く含むｐ型半導体膜はアルカリ水溶液などに対して除去されにくい特性があるためと考えられる。よって、ｐ型半導体膜はｎ型半導体膜に比べエッチングレートが遅くなるため、上記ウェットエッチングにおいて、ｎ＋型半導体層ＮＦが除去されるのに対し、シリコン膜ＰＳ２は除去されずに残る。このようなエッチングレートの違いは、ウェットエッチングを行った場合のみでなく、ドライエッチングを行った場合にも同様に生じる。
これにより、半導体基板ＳＢの主面に対して垂直な方向に延在する部分のシリコン膜ＰＳ２の膜厚は、半導体基板ＳＢの主面に沿って延在する部分のシリコン膜ＰＳ２の膜厚よりも大きくなる。以下では、Ｌ字型の断面形状を有するシリコン膜ＰＳ２のうち、半導体基板ＳＢの主面に対して垂直な方向に延在する部分を垂直部分と呼び、半導体基板ＳＢの主面に沿って延在する部分を水平部分と呼ぶ。
例えば、図５を用いて説明した成膜工程を行った時点において、シリコン膜ＰＳ２の垂直部分が、水平部分よりも小さい膜厚を有している場合であっても、上記のようにシリコン膜ＰＳ２の水平部分の上面に形成したｎ＋型半導体層ＮＦを除去することで、シリコン膜ＰＳ２の垂直部分の膜厚は水平部分よりも膜厚が大きくなる。
次に、図３８および図３９に示すように、図１５〜図１９を用いて説明した工程と同様の工程を行うことで、メモリセルＭＣと、メモリセルＭＣに対する給電部と、容量素子と、低耐圧のＭＩＳＦＥＴＱ１とを形成する。以上により、本実施の形態の半導体装置を製造する。本実施の形態において、図１５を用いて説明した埋め込み工程で形成した金属膜ＢＭは、前記実施の形態１において説明した構造における金属膜ＢＭ（図１８参照）よりも、膜厚が大きい。これは、図３８および図３９に示す本実施の形態のシリコン膜ＰＳ２の水平部分の膜厚が、シリコン膜ＰＳ２の垂直部分よりも小さいためである。
＜本実施の形態の半導体装置およびその製造方法の効果について＞
本実施の形態では、前記実施の形態１と同様の効果を得ることができる。
また、本実施の形態では、前記実施の形態１と異なり、シリコン膜ＰＳ２の水平部分の膜厚を、シリコン膜ＰＳ２の垂直部分よりも小さくしている。これにより、シリコン膜ＰＳ２の直上の溝内に、より大きな堆積の金属膜ＢＭを埋め込むことができる。この場合、シリコン膜ＰＳ２の垂直部分と水平部分とが同一の膜厚を有している場合に比べて、金属膜ＢＭの膜厚および体積を大きくすることが可能である。よって、メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２および金属膜ＢＭのうち、金属膜ＢＭが占める割合が大きくなるため、メモリゲート電極ＭＧの微細化および低抵抗化を実現することができる。
メモリゲート電極ＭＧ内における金属膜ＢＭの占有率を大きくする方法としては、例えば図５を用いて説明した工程において形成するシリコン膜ＰＳ２の膜厚を小さく設定することが考えられる。しかし、この方法では、制御ゲート電極ＣＧの側壁に沿って形成されるシリコン膜ＰＳ２の垂直部分の膜厚も小さくなるため、金属膜ＢＭと制御ゲート電極ＣＧとが近接して形成されることで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間における耐圧が低下する問題が生じる。
また、シリコン膜ＰＳ２の水平部分の膜厚を小さくする方法として、例えば図５を用いて説明した工程の後、異方性エッチング（ドライエッチング）によりシリコン膜ＰＳ２の上面を一部エッチバックすることが考えられる。しかし、この方法では、シリコン膜ＰＳ２が異方性エッチングに晒されることで、シリコン膜ＰＳ２がダメージを受ける虞がある。また、ドライエッチングでは、シリコン膜ＰＳ２の所望の領域を高い精度で除去することが困難である。したがって、エッチバックによりシリコン膜ＰＳ２の水平部分の一部を除去しようとすると、シリコン膜ＰＳ２を含むメモリゲート電極ＭＧの信頼性が低下する問題、メモリセルＭＣが正常に動作しない問題、または複数のメモリセルＭＣ同士の相互間で性能にばらつきが生じる問題などが起きる。
これに対し、本実施の形態ではウェットエッチング法によりｎ＋型半導体層ＮＦ（図３６参照）を除去するため、図３８に示すシリコン膜ＰＳ２がダメージを受けることを防ぐことができる。また、イオン注入法によるｎ＋型半導体層ＮＦの形成工程、および、ウェットエッチング法によるｎ＋型半導体層ＮＦの除去工程により、高い精度でシリコン膜ＰＳ２の水平部分を薄膜化することができる。また、シリコン膜ＰＳ２の垂直部分の膜厚を、シリコン膜ＰＳ２の水平部分の膜厚よりも大きく保つことで、制御ゲート電極ＣＧと金属膜ＢＭとが近接することに起因する耐圧の低下を防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
（実施の形態４）
本実施の形態では、メモリゲート電極を構成する半導体膜の膜厚が、半導体基板の主面に対して垂直な方向に延在する垂直部分と半導体基板の主面に沿って延在する水平部分とで異なるメモリセルを形成する場合について、図４０〜図４４を用いて説明する。図４０〜図４４は、本実施の形態の半導体装置の製造工程を説明する断面図である。
まず、図１〜図６を用いて説明した工程と同様の工程を行うことで、シリコン膜ＰＳ２にｐ型の不純物を比較的高い濃度で導入する。ここで、本実施の形態において、図５を用いて説明した工程と同様の工程で形成するシリコン膜ＰＳ２の膜厚は、前記実施の形態１において図５を用いて説明した工程で形成したシリコン膜ＰＳ２の膜厚よりも小さくする。
次に、図４０に示すように、シリコン膜ＰＳ２上に、例えばＣＶＤ法を用いてシリコン膜ＰＳ５を形成する。シリコン膜ＰＳ５は、例えば不純物が殆ど導入されていないポリシリコン膜からなる。つまり、シリコン膜ＰＳ５は真性半導体膜である。シリコン膜ＰＳ５は、シリコン膜ＰＳ２の上面および側壁を覆って形成される。
次に、図４１に示すように、例えばイオン注入法を用いて、半導体基板ＳＢの上方から、シリコン膜ＰＳ５の上面に対してｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で打ち込む。これにより、シリコン膜ＰＳ５の上面に、ｐ＋型半導体層ＰＦを形成する。ｐ＋型半導体層ＰＦは、ダミー制御ゲート電極ＤＣの上および横のシリコン膜ＰＳ５の水平部分内に形成される。
ここでのイオン注入は、半導体基板ＳＢの主面に対して垂直な方向から行う。これは、ダミー制御ゲート電極ＤＣの側壁に隣接して形成されたシリコン膜ＰＳ５の側壁に、上記イオン注入工程により、ｐ型不純物が打ち込まれることを防ぐためである。ここでは、ｐ＋型半導体層ＰＦを、シリコン膜ＰＳ５の上面から下面までの全体に亘って形成する。つまり、ｐ＋型半導体層ＰＦの形成深さは、シリコン膜ＰＳ５の上面から底面まで達し、シリコン膜ＰＳ５の水平部分は、その膜厚の全体がｐ＋型半導体層ＰＦとなる。
その後、シリコン膜ＰＳ５に打ち込んだｐ型不純物を拡散させるための熱処理を行う。これによりｐ型不純物がシリコン膜ＰＳ５内において拡散するため、ダミー制御ゲート電極ＤＣの横のシリコン膜ＰＳ５の水平部分に形成されたｐ＋型半導体層ＰＦの形成領域は横方向に拡大する。よって、当該水平部分内のｐ＋型半導体層ＰＦの端部は、ダミー制御ゲート電極ＤＣの側壁に沿うシリコン膜ＰＳ２の垂直部分の側壁に達する。
つまり、ダミー制御ゲート電極ＤＣの側壁に沿うシリコン膜ＰＳ２の垂直部分の側壁に接するシリコン膜ＰＳ５の垂直部分はノンドープの真性半導体膜である。これに対し、シリコン膜ＰＳ５の当該垂直部分の直下を含む部分であって、ダミー制御ゲート電極ＤＣの横のシリコン膜ＰＳ２の水平部分の上面に接して形成されたシリコン膜ＰＳ５内には、比較的高いｐ型の不純物が導入されたｐ＋型半導体層ＰＦが形成されている。つまり、ダミー制御ゲート電極ＤＣの横のシリコン膜ＰＳ５の底面全体にｐ＋型半導体層ＰＦが形成されている。
次に、図４２に示すように、図７〜図１３を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１、サイドウォールＳＷ、オフセットスペーサＯＦ、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、ＯＮＯ膜ＯＮ、シリコン膜ＰＳ１およびダミーゲート電極ＤＧのそれぞれの上面を平坦化する研磨工程を、例えばＣＭＰ法により行う。これにより、ダミー制御ゲート電極ＤＣ、ダミーメモリゲート電極ＤＭ、シリコン膜ＰＳ１およびダミーゲート電極ＤＧのそれぞれの上に形成されていたｐ＋型半導体層ＰＦおよび絶縁膜ＩＦ７は除去される。ダミーメモリゲート電極ＤＭは、シリコン膜ＰＳ２、ＰＳ３、ＰＳ５およびｎｐ＋型半導体層ＰＦを含んでいる。
上記研磨工程の後、ｐ＋型半導体層ＰＦは、Ｌ字型の断面形状を有するシリコン膜ＰＳ２の水平部分の上面に接して形成されており、その他の領域にｐ＋型半導体層ＰＦは形成されていない。ダミー制御ゲート電極ＤＣの一方の側壁にはＯＮＯ膜ＯＮを介してシリコン膜ＰＳ２の垂直部分が隣接しており、シリコン膜ＰＳ２の当該垂直部分の側壁のうち、ダミー制御ゲート電極ＤＣが形成された領域とは反対側の側壁に接して、真性半導体膜であるシリコン膜ＰＳ５がｐ＋型半導体層ＰＦの直上に形成されている。つまり、シリコン膜ＰＳ２の垂直部分の一方の側壁には、シリコン膜ＰＳ５と、シリコン膜ＰＳ５の下のｐ＋型半導体層ＰＦとが接している。シリコン膜ＰＳ３の一方の側壁は、ｐ＋型の半導体膜であるシリコン膜ＰＳ５の側壁に接しているのに対し、シリコン膜ＰＳ３の底面は、ｐ＋型半導体層ＰＦの上面に接している。
次に、図４３に示すように、図１４を用いて説明した工程と同様の工程を行うことで、ウェットエッチング法により、ダミー制御ゲート電極ＤＣ、シリコン膜ＰＳ３およびダミーゲート電極ＤＧを除去する。ここでは、ウェットエッチングの薬液としてアルカリ水溶液を用いる。真性半導体膜であるシリコン膜ＰＳ３をウェットエッチング法により除去する当該工程において、シリコン膜ＰＳ３の側壁に接する真性半導体膜であるシリコン膜ＰＳ５も除去される。ただし、シリコン膜ＰＳ３の下に形成されたｐ＋型半導体層ＰＦは、アルカリ水溶液に対して溶けにくいため、除去されずに残る。
したがって、ｐ型の半導体膜であるシリコン膜ＰＳ２およびｐ＋型半導体層ＰＦからなる積層膜を１層の半導体膜とみなした場合、当該半導体膜は、垂直部分および水平部分からなるＬ字型の断面形状を有する膜とみなすことができる。つまり、当該半導体膜の垂直部分はシリコン膜ＰＳ２のみからなり、当該半導体膜の水平部分は、シリコン膜ＰＳ２およびシリコン膜ＰＳ２上のｐ＋型半導体層ＰＦからなる。シリコン膜ＰＳ２の垂直部分と水平部分とは互いに略同一の膜厚を有しているため、ｐ＋型半導体層ＰＦを含む当該半導体膜の水平部分の膜厚は、ｐ＋型半導体層ＰＦを含まない当該半導体膜の垂直部分の膜厚よりも大きい。
次に、図４４に示すように、図１５〜図１９を用いて説明した工程と同様の工程を行うことで、メモリセルＭＣと、メモリセルＭＣに対する給電部と、容量素子と、低耐圧のＭＩＳＦＥＴＱ１とを形成する。以上により、本実施の形態の半導体装置を製造する。メモリセルＭＣのメモリゲート電極ＭＧは、シリコン膜ＰＳ２、金属膜ＢＭおよびｐ＋型半導体層ＰＦにより構成されている。本実施の形態において、図１５を用いて説明した埋め込み工程で形成した金属膜ＢＭは、前記実施の形態１において説明した構造における金属膜ＢＭ（図１８参照）よりも、アスペクト比が小さい。これは、図４４に示す本実施の形態のシリコン膜ＰＳ２の垂直部分の膜厚が、シリコン膜ＰＳ２の水平部分および当該水平部分の上のｐ＋型半導体層ＰＦの合計の膜厚よりも小さいためである。
＜本実施の形態の半導体装置およびその製造方法の効果について＞
本実施の形態では、前記実施の形態１と同様の効果を得ることができる。
また、本実施の形態では、前記実施の形態１と異なり、メモリゲート電極ＭＧを構成する半導体膜、つまり、シリコン膜ＰＳ２およびｐ＋型半導体層ＰＦからなるｐ型の半導体膜の水平部分の膜厚が、当該半導体膜の垂直部分よりも大きい。これにより、シリコン膜ＰＳ２の直上の溝内に埋め込まれる金属膜ＢＭのアスペクト比は小さくなる。つまり、前記実施の形態１に比べ、金属膜ＢＭの幅に対する高さの比率を小さくすることができる。
これは、シリコン膜ＰＳ２およびｐ＋型半導体層ＰＦからなる半導体膜の水平部分の膜厚が、当該半導体膜の垂直部分よりも大きいことで、図４３を用いて説明した工程で形成した溝であって、シリコン膜ＰＳ２およびｐ＋型半導体層ＰＦの直上に開口された溝のアスペクト比を小さくできるためである。すなわち、当該溝の深さ、つまり、半導体基板ＳＢの主面に対して垂直な方向において、層間絶縁膜ＩＬ１の上面からｐ＋型半導体層ＰＦの上面までの距離を、前記実施の形態１における当該溝の深さよりも小さくすることができる。これにより、当該溝内に埋め込む金属膜ＢＭの埋め込み性を向上させることができる。
すなわち、半導体装置の微細化が進み、当該溝の幅が小さくなると、当該溝の深さが大きい場合に、溝内に金属膜ＢＭおよび絶縁膜ＨＫ１を完全に埋め込むことが困難となる虞がある。これに対し、本実施の形態では当該溝の深さをより浅くすることができるため、より確実に、溝内に金属膜ＢＭおよび絶縁膜ＨＫ１を埋め込むことができる。したがって、半導体装置の信頼性を向上させることができ、また、半導体装置の製造工程の歩留まりを向上させることができる。また、細い溝に対する金属膜ＢＭの埋め込みが容易となるため、メモリセルＭＣをより微細化することが可能となる。したがって、半導体装置の性能を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ メモリセル領域
１Ｂ 容量素子領域
１Ｃ 周辺回路領域
１Ｄ 給電領域
１Ｅ 周辺領域
ＣＧ 制御ゲート電極
ＣＰ コンタクトプラグ
ＤＦ ｎ＋型半導体領域
ＥＸ ｎ−型半導体領域
Ｇ１ ゲート電極
ＨＫ１、ＨＫ２ 絶縁膜
ＩＦ１〜ＩＦ１２ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＭＣ メモリセル
ＭＧ メモリゲート電極
ＯＦ オフセットスペーサ
ＯＮ ＯＮＯ膜
ＰＳ１〜ＰＳ４ シリコン膜
ＳＢ 半導体基板
Ｓ１、Ｓ２ シリサイド層
ＳＷ サイドウォール

Claims (15)

  1. 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
    （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板上に、第１絶縁膜を介して、第１ダミーゲート電極を形成する工程、
    （ｃ）前記第１ダミーゲート電極の側壁と、前記側壁に隣接して前記第１絶縁膜から露出する前記半導体基板を覆うように、内部に電荷蓄積部を有する第２絶縁膜、ｐ型の導電型を有する第１半導体膜および第２半導体膜を順に形成する工程、
    （ｄ）前記第１半導体膜および前記第２半導体膜を加工することで、前記第１ダミーゲート電極の側壁に、前記第２絶縁膜を介して、前記第１半導体膜および前記第２半導体膜を含む第２ダミーゲート電極を形成する工程、
    （ｅ）前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆うように、第１層間絶縁膜を形成する工程、
    （ｆ）前記第１層間絶縁膜を研磨して、前記第１ダミーゲート電極および前記第２ダミーゲート電極を露出させる工程、
    （ｇ）前記第２ダミーゲート電極を構成する前記第２半導体膜と、前記第１ダミーゲート電極とを除去する工程、
    （ｈ）前記（ｇ）工程で前記第１ダミーゲート電極が除去された領域である第１溝内に、前記メモリセル用のメタルゲート電極である第１ゲート電極を形成し、
    前記（ｇ）工程で前記第２半導体膜が除去された領域である第２溝内に金属膜を形成することで、前記第１半導体膜および前記金属膜を含む第２ゲート電極を前記メモリセル用に形成する工程、
    （ｉ）前記第１半導体膜および前記金属膜の両方に接続されたコンタクトプラグを形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記半導体基板上に、前記第２絶縁膜および、第３半導体膜を順に形成する工程、
    （ｃ２）前記第３半導体膜にｐ型の不純物を打ち込むことで、前記第３半導体膜からなる前記第１半導体膜を形成する工程、
    （ｃ３）前記第１半導体膜上に前記第２半導体膜を形成する工程、
    を有する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記第１溝内に、窒化シリコンよりも誘電率が高い第１高誘電率絶縁膜および前記第１ゲート電極を順に形成し、
    前記第２溝内に、窒化シリコンよりも誘電率が高い第２高誘電率絶縁膜および前記金属膜を順に形成することで、前記第２ゲート電極を形成する、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１半導体膜および前記第２半導体膜をエッチバックすることで、前記第１ダミーゲート電極の側壁に隣接するサイドウォール状の前記第２ダミーゲート電極を形成する、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    （ｃ４）前記（ｄ）工程後で、前記（ｅ）工程前に、前記半導体基板の上面に前記メモリセルの第１ソース・ドレイン領域を形成する工程をさらに有する、半導体装置の製造方法。
  6. 請求項２記載の半導体装置の製造方法において、
    （ｃ５）前記（ｃ２）工程後、前記（ｃ３）工程前に、前記第１半導体膜の上面に、前記半導体基板の主面に対して垂直な方向からｎ型の不純物を打ち込むことで、前記第１半導体膜の上面から前記第１半導体膜の途中深さに亘ってｎ型半導体層を形成する工程をさらに有し、
    前記（ｇ）工程では、前記第１ダミーゲート電極、前記第２半導体膜および前記ｎ型半導体層を除去する、半導体装置の製造方法。
  7. 請求項２記載の半導体装置の製造方法において、
    （ｃ６）前記（ｃ２）工程後、前記第１半導体膜上に第４半導体膜を堆積する工程、
    （ｃ７）前記（ｃ３）工程前に、前記第４半導体膜のうち、前記半導体基板の主面に沿って延在する部分に、前記半導体基板の主面に対して垂直な方向からｐ型の不純物を打ち込むことで、前記第４半導体膜内の一部にｐ型半導体層を形成する工程、
    をさらに有し、
    前記（ｇ）工程では、前記第１ダミーゲート電極、前記第２半導体膜および前記第２絶縁膜の側壁に接する前記第４半導体膜を除去し、
    前記（ｇ）工程後、前記第１半導体膜の上面は、前記ｐ型半導体層に覆われている、半導体装置の製造方法。
  8. 請求項３記載の半導体装置の製造方法において、
    （ｄ１）前記（ｄ）工程後、前記半導体基板上に第３絶縁膜を介して第３ダミーゲート電極を形成する工程、
    （ｄ２）前記（ｅ）工程前に、前記第３ダミーゲート電極の横の前記半導体基板の上面に第２ソース・ドレイン領域を形成する工程、
    をさらに有し、
    前記（ｅ）工程では、前記第１乃至第３ダミーゲート電極を覆うように、前記第１層間絶縁膜を形成し、
    前記（ｆ）工程では、前記第１層間絶縁膜を研磨して、前記第１乃至第３ダミーゲート電極を露出させ、
    前記（ｇ）工程では、前記第１ゲート電極、前記第２半導体膜および前記第３ダミーゲート電極を除去し、
    前記（ｈ）工程では、前記第１ゲート電極、前記第２ゲート電極および前記第１高誘電率絶縁膜を形成し、前記（ｇ）工程で前記第３ダミーゲート電極が除去された領域である第３溝内に、窒化シリコンより誘電率が高い第３高誘電率絶縁膜と、前記メモリセル以外のＭＩＳＦＥＴ用のメタルゲート電極である第３ゲート電極とを順に形成する、半導体装置の製造方法。
  9. 請求項３記載の半導体装置の製造方法において、
    （ｄ１）前記（ｄ）工程後、前記半導体基板上に第３絶縁膜、窒化シリコンより誘電率が高い第３高誘電率絶縁膜および第３ダミーゲート電極を順に形成する工程、
    （ｄ２）前記（ｅ）工程前に、前記第３ダミーゲート電極の横の前記半導体基板の上面に第２ソース・ドレイン領域を形成する工程、
    をさらに有し、
    前記（ｅ）工程では、前記第１乃至第３ダミーゲート電極を覆うように、前記第１層間絶縁膜を形成し、
    前記（ｆ）工程では、前記第１層間絶縁膜を研磨して、前記第１乃至第３ダミーゲート電極を露出させ、
    （ｇ１）前記（ｇ）工程の前、または前記（ｈ）工程後、前記第３ダミーゲート電極を除去し、前記第３高誘電率絶縁膜上の前記第３ダミーゲート電極が除去された領域である第３溝内に、前記メモリセル以外のＭＩＳＦＥＴ用のメタルゲート電極である第３ゲート電極を形成する工程、
    をさらに有する、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１絶縁膜および前記第１ダミーゲート電極を形成し、前記半導体基板上に、第４絶縁膜を介して第５半導体膜を形成することで、前記半導体基板および前記第５半導体膜を有する容量素子を形成し、
    前記（ｅ）工程では、前記第１ダミーゲート電極、前記第２ダミーゲート電極および前記第５半導体膜を覆うように、前記第１層間絶縁膜を形成し、
    前記（ｆ）工程では、前記第１層間絶縁膜を研磨して、前記第１ダミーゲート電極、前記第２ダミーゲート電極および前記第５半導体膜を露出させ、
    前記（ｇ）工程では、前記第５半導体膜を残して前記第１ダミーゲート電極および前記第２半導体膜を除去する、半導体装置の製造方法。
  11. 半導体基板と、
    前記半導体基板上に第１絶縁膜を介して形成された、メタルゲート電極である第１ゲート電極と、
    前記第１ゲート電極の側壁に、内部に電荷蓄積部を有する第２絶縁膜を介して形成された第２ゲート電極と、
    前記半導体基板の主面に形成されたソース・ドレイン領域と、
    を含むメモリセルを有し、
    前記第２ゲート電極は、前記半導体基板上に前記第２絶縁膜を介して形成され、
    前記第２ゲート電極は、金属膜を含み、さらに、前記金属膜と前記第１ゲート電極との間の領域から前記金属膜と前記半導体基板との間に亘って連続的に形成された、ｐ型の導電型を有する第１半導体膜を含み、
    前記金属膜と前記第１半導体膜との間には、窒化シリコンより誘電率が高い第１高誘電率絶縁膜が介在しており、
    前記メモリセル上には、前記金属膜および前記第１半導体膜に電気的に接続されたコンタクトプラグが形成されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１半導体膜のうち、前記金属膜と前記第１ゲート電極との間に形成された第１部分の膜厚は、前記第１半導体膜のうち、前記金属膜と前記半導体基板との間に形成された第２部分の膜厚よりも大きい、半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記第１半導体膜のうち、前記金属膜と前記第１ゲート電極との間に形成された第１部分の膜厚は、前記第１半導体膜のうち、前記金属膜と前記半導体基板との間に形成された第２部分の膜厚よりも小さい、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記第１半導体膜は、前記金属膜と前記第１ゲート電極との間の領域から前記金属膜と前記半導体基板との間に亘って連続的に形成された、ｐ型の導電型を有する第２半導体膜を含み、さらに、前記金属膜と前記半導体基板との間において前記第２半導体膜上に形成されたｐ型半導体層を含む、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記メモリセルは、制御トランジスタおよびメモリトランジスタを含み、
    前記制御トランジスタは、制御ゲート電極である前記第１ゲート電極および前記ソース・ドレイン領域を有し、
    前記メモリトランジスタは、メモリゲート電極である前記第２ゲート電極および前記ソース・ドレイン領域を有する、半導体装置。
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