CN105390450A - 半导体器件的制造方法和半导体器件 - Google Patents

半导体器件的制造方法和半导体器件 Download PDF

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Abstract

本发明涉及半导体器件的制造方法和半导体器件。提供了一种包括存储器单元的半导体器件，存储器单元具有控制栅极电极和经由电荷积聚层相对于控制栅极电极而形成的存储器栅极电极，半导体器件改进了其性能。通过所谓的后栅极过程来形成配置了存储器单元的控制栅极电极和配置了存储器栅极电极的一部分的金属膜。由此，存储器栅极电极由对应于与ONO膜接触的p型半导体膜的硅膜和金属膜配置而成。进一步地，接触塞耦合至配置了存储器栅极电极的硅膜和金属膜两者。

Description

半导体器件的制造方法和半导体器件
相关申请的交叉引用
2014年8月28日提交的日本专利申请2014-174481号的公开，包括描述、附图和摘要，通过引用整体并入本文。
技术领域
本发明涉及半导体器件和半导体器件的制造方法，尤其可用于例如制造具有非易失性存储器的半导体器件。
背景技术
作为能够电写入和擦除的非易失性半导体存储器器件，EEPROM(电可擦除可编程只读存储器)已经得到广泛的使用。以闪速存储器为代表的这些目前广泛使用的存储器器件在MISFET的栅极电极下方分别具有导电浮置栅极电极或者由氧化物膜围绕的陷阱绝缘膜，将在浮置栅极或者陷阱绝缘膜处的电荷积聚状态作为存储器信息，并且将其作为晶体管的阈值读取。陷阱绝缘膜指能够积聚电荷的绝缘膜，并且包括氮化硅膜等作为一个示例。陷阱绝缘膜根据将电荷向用于这样的电荷积聚的区域内的注入或者电荷从用于这样的电荷积聚的区域的发射来使MISFET的阈值变动，并且被允许作为存储器元件而操作。作为使用陷阱绝缘膜的非易失性半导体存储器器件，存在使用MONOS(金属氧化物氮化物氧化物半导体)膜的分裂栅极型单元。
在专利文献1(日本特开2011-29631号公报)中已经描述了配置非易失性半导体存储器器件的存储器单元的栅极电极由非掺杂多晶硅层和金属材料电极层的双层膜来配置。
[相关技术文献]
[专利文献]
[专利文献1]日本特开2011-29631号公报
发明内容
已经存在对尽可能改进具有非易失性存储器的半导体器件的性能的需求，即使是在这种半导体器件中。备选地，已经存在对尽可能改进具有非易失性存储器的半导体器件的可靠性的需求，即使在这种半导体器件中。备选地，已经期望改进半导体器件的可靠性的制造良率。或者，已经期望实现这些问题中的多个问题。
其他问题和新颖特征将通过本描述书的描述和附图而变得显而易见。
下面将简要描述在本申请中公开的实施例中的一个典型实施例的概要。
提供了一种示出了一个实施例的半导体器件的制造方法，其中通过后栅极工艺形成了配置存储器单元的控制栅极电极和配置存储器栅极电极的一部分的金属膜，由此通过对应于与ONO膜接触的p型半导体膜的硅膜和该金属膜来配置存储器栅极电极。
进一步地，提供了一种示出了另一示例的半导体器件，该半导体器件包括：存储器单元，具有控制栅极电极；以及存储器栅极电极，通过ONO膜与控制栅极电极的侧壁相邻，并且其中，存储器栅极电极由对应于与ONO膜接触的p型半导体膜的硅膜和金属膜来配置，并且相同的接触塞耦合至硅膜和金属膜。
根据一个实施例，可以改进半导体器件的性能。备选地，可以改进半导体器件的可靠性。换言之，可以改进半导体器件的制造良率。或者备选地，可以实现它们的有益效果中的多种有益效果。
附图描述
图1是在示出了实施例1的半导体器件的制造过程中的截面图；
图2是在图1之后的在半导体器件的制造过程中的截面图；
图3是在图2之后的在半导体器件的制造过程中的截面图；
图4是在图3之后的在半导体器件的制造过程中的截面图；
图5是在图4之后的在半导体器件的制造过程中的截面图；
图6是在图5之后的在半导体器件的制造过程中的截面图；
图7是在图6之后的在半导体器件的制造过程中的截面图；
图8是在图7之后的在半导体器件的制造过程中的截面图；
图9是在图8之后的在半导体器件的制造过程中的截面图；
图10是在图9之后的在半导体器件的制造过程中的截面图；
图11是在图10之后的在半导体器件的制造过程中的截面图；
图12是在图11之后的在半导体器件的制造过程中的截面图；
图13是在图12之后的在半导体器件的制造过程中的截面图；
图14是在图13之后的在半导体器件的制造过程中的截面图；
图15是在图14之后的在半导体器件的制造过程中的截面图；
图16是在图15之后的在半导体器件的制造过程中的截面图；
图17是在图16之后的在半导体器件的制造过程中的平面图；
图18是在图16之后的在半导体器件的制造过程中的截面图；
图19是在图16之后的在半导体器件的制造过程中的截面图；
图20是示出了在“写入”、“擦除”和“读取”之时针对所选择的存储器单元的每个部分的电压施加条件的一个示例的表格；
图21是在示出了实施例2的半导体器件的制造过程中的截面图；
图22是在图21之后的在半导体器件的制造过程中的截面图；
图23是在图22之后的在半导体器件的制造过程中的截面图；
图24是在图23之后的在半导体器件的制造过程中的截面图；
图25是在图24之后的在半导体器件的制造过程中的截面图；
图26是在图25之后的在半导体器件的制造过程中的截面图；
图27是在图26之后的在半导体器件的制造过程中的截面图；
图28是在图27之后的在半导体器件的制造过程中的截面图；
图29是在图28之后的在半导体器件的制造过程中的截面图；
图30是在图29之后的在半导体器件的制造过程中的截面图；
图31是在图30之后的在半导体器件的制造过程中的截面图；
图32是在图31之后的在半导体器件的制造过程中的截面图；
图33是在图32之后的在半导体器件的制造过程中的截面图；
图34是在图33之后的在半导体器件的制造过程中的截面图；
图35是在示出了实施例3的半导体器件的制造过程中的截面图；
图36是在图35之后的在半导体器件的制造过程中的截面图；
图37是在图36之后的在半导体器件的制造过程中的截面图；
图38是在图37之后的在半导体器件的制造过程中的截面图；
图39是在图37之后的在半导体器件的制造过程中的截面图；
图40是在示出了实施例4的半导体器件的制造过程中的截面图；
图41是在图40之后的在半导体器件的制造过程中的截面图；
图42是在图41之后的在半导体器件的制造过程中的截面图；
图43是在图42之后的在半导体器件的制造过程中的截面图；以及
图44是在图43之后的在半导体器件的制造过程中的截面图。
具体实施方式
在下文中将基于附图对各个实施例进行详细描述。顺便提及，在用于说明实施例的所有附图中，相同的附图标记分别附接至具有相同功能的部件，并且其重复描述将被省略。进一步地，在以下实施例中，除特别需要时，原则上不再重复针对相同或者相似的部件的描述。
进一步地，符号“-”和“+”分别指具有作为n型或者p型的导电类型的相对杂质浓度。在例如n型杂质的情况下，杂质浓度按照如下顺序增加：“n-”、“n”和“n+”。
(实施例1)
根据本实施例和以下实施例的半导体器件是配备有非易失性存储器(非易失性存储器元件、闪速存储器、或者非易失性半导体存储器器件)的半导体器件。在本实施例和以下实施例中，将以基于n沟道型MISFET(金属绝缘体半导体场效应晶体管)的存储器单元为基础，对非易失性存储器进行描述。进一步地，极性(在写入/擦除/读取之时施加的电压的极性以及载流子的极性)用于描述基于n沟道型MISFET的存储器单元的操作。当存储器单元基于p沟道型MISFET时，原则上可以通过反转施加的电位、载流子的导电类型等的所有极性，来获得相同的操作。
<半导体器件的制造方法>
将参照图1至图19描述制造根据本实施例的半导体器件的方法。根据本实施例的半导体器件包括分裂栅极型MONOS存储器。
图1至图16、图18和图19分别是在根据本实施例的半导体器件的制造过程中的截面图。图17是在根据本实施例的半导体器件的制造过程中的平面图。在这些图中的图1至图16和图18，按照从相应图的左侧至右侧的顺序示出了存储器单元区域1A、容性元件区域1B和外围电路区域1C的截面图。在这些图中示出了分别在存储器单元区域1A中形成非易失性存储器的存储器单元、在容性元件区域1B中形成沟槽型容性元件、以及在外围电路区域1C中形成低击穿电压MISFET的方式。
在图1至图16和图18中用虚线表示了在存储器单元区域1A、容性元件区域1B和外围电路区域1C中的彼此相邻的区域之间的边界。与在上述图中示出这些区域的情况相比，彼此相邻的区域彼此间隔隔开。元件隔离区域等形成在相邻的区域之间。进一步地，在图19中示出了供电区域1D的截面图。在图18中的存储器单元区域1A的截面是沿着在图17中示出的线A-A截取的截面，并且，在图19中的供电区域1D的截面是沿着在图17中示出的线B-B截取的截面。
进一步地，存储器单元区域1A、容性元件区域1B和外围电路区域1C在沿着主表面延伸的方向上并排地存在于相同半导体衬底SB的主表面之侧上。
此处，外围电路是除了非易失性存储器之外的电路，例如，诸如CPU等的处理器、控制电路、读取放大器、列解码器、行解码器、输入/输出电路等。形成在外围电路区域1C中的MISFET是用于外围电路的低击穿电压MISFET。
进一步地，在本实施例中，将对在存储器单元区域1A中形成n沟道型MISFET(控制晶体管和存储器晶体管)的情况进行描述。然而，通过反转导电类型，也可以在存储器单元区域1A中形成p沟道型MISFET(控制晶体管和存储器晶体管)。相似地，虽然将对在本实施例中在外围电路区域1C中形成n沟道型MISFET进行描述，但是通过反转导电类型，也可以在外围电路区域1C中形成p沟道型MISFET。进一步地，也可以在外围电路区域1C中形成n沟道型MISFET和p沟道型MISFET两者，即，CMISFET(互补MISFET)。
在半导体器件的制造过程中，首先提供了由，例如，具有大约1Ωcm至10Ωcm的电阻率的p型单晶硅(Si)等组成的半导体衬底(半导体晶片)SB，如图1所示。然后，在半导体衬底SB的主表面中形成用于限定有源区域的元件隔离区域。
元件隔离区域由诸如氧化硅等的绝缘体组成，并且可以通过例如STI(浅沟槽隔离)方法或者LOCOS(硅的局部氧化)方法等来形成。此处将对元件隔离区域通过STI方法形成的情况进行描述，并且使用形成元件隔离区域的工艺来形成沟槽型容性元件。
即，在半导体衬底SB之上相继形成绝缘膜IF1和绝缘膜IF2之后，通过使用光刻技术和干法蚀刻方法来处理绝缘膜IF2，以在用于形成元件隔离区域的区域和用于形成用于嵌入沟槽型容性元件的电极的沟槽的区域中的每一个区域中使绝缘膜IF2开口。随后，通过使用将绝缘膜IF2用作硬掩模的湿法蚀刻方法，来使绝缘膜IF1开口，以使半导体衬底SB的上表面暴露出来。之后，通过使用干法蚀刻方法，在半导体衬底SB的从绝缘膜IF2和绝缘膜IF2暴露出来的上表面中形成多个沟槽。绝缘膜IF1由例如氧化硅(SiO2)组成，并且绝缘膜IF2由例如氮化硅(SiN)组成。
随后，将由例如氧化硅组成的绝缘膜IF3嵌入在沟槽中，以使得每个元件隔离区域(未示出)能够形成。将元件隔离区域例如形成在存储器单元区域1A和容性元件区域1B之间以及在容性元件区域1B与外围电路区域1C之间。由此，获得如图1所示的结构。此处，通过使用例如CVD(化学气相沉积)方法将绝缘膜IF3形成在半导体衬底SB和绝缘膜IF2之上，并且之后，通过例如CMP(化学机械抛光)方法来抛光并且去除位于绝缘膜IF2之上的额外的绝缘膜IF3，以使得绝缘膜IF3能够被保留在上述沟槽中。
接下来，如图2所示，在去除嵌入在形成在半导体衬底SB的在容性元件区域1B中的上表面中的沟槽中的绝缘膜IF3之后，去除设为硬掩模的绝缘膜IF2。由此，使半导体衬底SB的表面暴露在形成在半导体衬底SB的在容性元件区域1B中的上表面中的沟槽内。虽然在图2中将绝缘膜IF1保留在半导体衬底SB之上，但是也可以去除绝缘膜IF1。此时，元件隔离区域(未示出)保留下来未去除。
接下来，虽然在图中被省略了，但是在半导体衬底SB的存储器单元区域1A中形成p型阱，并且在外围电路区域1C的MISFET形成区域中形成p型阱。顺便提及，可以在半导体衬底SB的在容性元件区域1B中的上表面之上形成杂质浓度较高的半导体区域。可以通过例如将诸如硼(B)的p型杂质离子注入到半导体衬底SB中，来形成这些p型阱。
接下来，如图3所示，在半导体衬底SB的主表面之上形成用于栅极绝缘膜的绝缘膜IF5和IF6以及用于容性元件的电极隔离的绝缘膜IF4。绝缘膜IF5形成在半导体衬底SB的在存储器单元区域1A中的上表面之上。绝缘膜IF6形成在半导体衬底SB的在外围电路区域1C中的上表面之上。绝缘膜IF4形成在半导体衬底SB的在容性元件区域1B中的上表面之上。例如，可以将氧化硅膜用作绝缘膜IF4至IF6。绝缘膜IF4至IF6也可以在相同的过程中形成，但是此处在不同的过程中形成。例如，绝缘膜IF5在厚度上大于绝缘膜IF6，并且绝缘膜IF4在厚度上大于绝缘膜IF5。
进一步地，在作为在外围电路区域1C中的未图示区域的区域中，形成用于栅极绝缘膜的厚度大于绝缘膜IF4和IF5的绝缘膜，并且，该绝缘膜用于形成在外部装置与根据本实施例的半导体器件之间的电力的输入/输出中使用的高击穿电压MISFET。当形成厚度不同的绝缘膜时，例如，使用了如下方法：通过使用CVD方法等在半导体衬底SB之上形成厚绝缘膜并且之后部分地保留和去除厚绝缘膜，并且然后，通过使用热氧化方法等在半导体衬底SB之上形成薄绝缘膜。
之后，例如通过使用CVD方法，在半导体衬底SB之上形成由多晶硅膜组成的硅膜PS1，以覆盖绝缘膜IF4至IF6的上表面。在膜形成期间，将硅膜PS1形成为非晶硅膜，并且也可以将由非晶硅膜组成的硅膜PS1变为由多晶硅膜组成的硅膜PS1。进一步地，可以通过在膜形成期间注入杂质或者在膜形成之后离子注入杂质，而将硅膜PS1设为低电阻半导体膜(掺杂多晶硅膜)。
顺便提及，在随后的过程中，去除通过使用硅膜PS1形成在存储器单元区域1A中的、将在稍后描述的虚设控制栅极电极DC以及通过使用硅膜PS1形成在外围电路区域1C中的、将在稍后描述的虚设栅极电极DG。因此，考虑到减小电阻，不要求在存储器单元区域1A和外围电路区域1C中的硅膜PS1注入有杂质。然而，如果考虑到通过蚀刻去除在这些区域中的硅膜PS1，那么，优选地注入例如n型杂质。作为待注入到硅膜PS1中的n型杂质，可以合适地使用例如磷(P)。
接下来，通过使用例如CVD方法，在硅膜PS1之上形成绝缘膜IF7。绝缘膜IF7是由例如氮化硅(SiN)组成的封盖绝缘膜。可以将绝缘膜IF7的厚度假设为例如大约20nm至50nm。
接下来，如图4所示，通过光刻技术和蚀刻技术，将由在存储器单元区域1A中的绝缘膜IF7、硅膜PS1和绝缘膜IF5组成的层合膜以及由在容性元件区域1B中的绝缘膜IF7、硅膜PS1和绝缘膜IF4组成的层合膜图案化。由此，在存储器单元区域1A中形成由绝缘膜IF5组成的栅极绝缘膜。进一步地，通过该蚀刻过程，形成由在存储器单元区域1A中的硅膜PS1组成的虚设控制栅极电极DC。虚设控制栅极电极DC对应于在后续过程中待去除的半导体膜。虚设控制栅极电极DC是在从平面图上看时在预定方向上延伸的图案。预定方向是在图4中的深度方向。
例如，可以按照以下方式来进行上述图案化过程。即，首先，通过使用光刻技术和蚀刻方法，来处理在存储器单元区域1A中的绝缘膜IF7。然后，通过使用将绝缘膜IF7用作掩模的干法蚀刻方法，来处理在存储器单元区域1A中的硅膜PS1和绝缘膜IF5。由此，形成虚设控制栅极电极DC和上述栅极绝缘膜。
进一步地，通过上述图案化过程，来形成由在容性元件区域1B中的硅膜PS1组成的容性元件的上电极。由此，形成由在容性元件区域1B中的硅膜PS1、直接设置在硅膜PS1下方的绝缘膜IF4、和半导体衬底SB组成的容性元件。即，在容性元件区域1B中的硅膜PS1下方的半导体衬底SB配置了容性元件的下电极。容性元件是通过绝缘膜IF4将由硅膜PS1组成的上电极与半导体衬底SB彼此间隔开而生成电容的元件。
在按照这种方式形成的沟槽型容性元件中，与硅膜形成在平坦半导体衬底SB之上的情况相比，通过将部分硅膜PS1嵌入到在半导体衬底SB的上表面中的沟槽中，在它们的彼此相对的面积方面可以增加硅膜PS1和半导体衬底SB。由此，即使当在半导体器件中由容性元件所占用的面积小时，也可以增加容性元件的容量。
顺便提及，虽然在容性元件1B中的硅膜PS1和在外围电路区域1C中的硅膜PS1在图4中被图示为彼此集成在一起，但是，通过使用图4描述的上述蚀刻过程，在容性元件区域1B和外围电路区域1C中的硅膜PS1和绝缘膜IF7实际上分别彼此分开。即，在容性元件区域1B中的硅膜PS1独立于在外围电路区域1C中的硅膜PS1配置图案。
接下来，如图5所示，在半导体衬底SB的整个主表面之上形成用于存储器晶体管的栅极绝缘膜的ONO(氧化物-氮化物-氧化物)膜ON。ONO膜ON覆盖半导体衬底SB的在存储器单元区域1A中的上表面、由绝缘膜IF5和IF7组成的层合膜的侧壁和上表面、以及虚设控制栅极电极DC。进一步地，ONO膜ON覆盖由在容性元件区域1B中的绝缘膜IF4和IF7和硅膜PS1组成的层合膜的侧壁和上表面，并且覆盖在外围电路区域1C中的绝缘膜IF7的上表面。
ONO膜ON是用于存储器晶体管的栅极绝缘膜并且在其内部具有电荷积聚部分的绝缘膜。具体地，ONO膜ON由形成在半导体衬底SB之上的氧化硅膜OX1、形成在氧化硅膜OX1之上的氮化硅膜NT、以及形成在氮化硅膜NT之上的氧化硅膜OX2的层合膜组成。
可以通过例如氧化过程(热氧化过程)或者CVD方法或者它们的组合，来形成氧化硅膜OX1和OX2。在此时进行的氧化过程之时，也可以使用ISSG(原位蒸汽生成，InSituSteamGeneration)氧化。可以通过例如CVD方法来形成氮化硅膜NT。
在本实施例中，氮化硅膜NT形成为具有陷阱能级的绝缘膜(电荷积聚层)。用作电荷积聚膜的膜在可靠性方面优选地是氮化硅膜，但是不限于氮化硅膜。例如，也可以将具有比氮化硅膜更高的介电常数的高介电常数膜(高介电常数绝缘膜)，诸如氧化铝膜(铝氧化物)、氧化铪膜或者氧化钽膜，用作电荷积聚层或者电荷积聚部分。顺便提及，考虑在形成ONO膜ON时使形成在半导体衬底SB之上的硅膜PS1等的结构经受高温度。
可以将氧化硅膜OX1的厚度设为例如大约2nm至10nm。可以将氮化硅膜NT的厚度设为例如大约5nm至15nm。可以将氧化硅膜OX2的厚度设为例如大约2nm至10nm。
随后，通过使用例如CVD方法，在半导体衬底SB的整个主表面之上形成多晶硅膜PS2，以便覆盖ONO膜ON的表面。由此，ONO膜ON的已经暴露在存储器单元区域1A中的侧壁和上表面被硅膜PS2覆盖。即，通过ONO膜ON在虚设控制栅极电极DC的侧壁之上形成硅膜PS2。硅膜PS2的厚度为例如10nm。在膜形成期间，将硅膜PS2形成为非晶硅膜，并且也可以通过随后的热处理将由非晶硅膜组成的硅膜PS2变为由多晶硅膜组成的硅膜PS2。硅膜PS2是几乎不含有杂质的本征半导体膜。
在特定膜的情况下，此处描述的厚度指对应膜的在与对应膜的基材的表面垂直的方向上的厚度。例如，当硅膜PS2形成在沿着半导体衬底SB的主表面并且沿着如在ONO膜ON等的上表面中的对应表面延伸的表面之上时，硅膜PS2的厚度指硅膜PS2的在与半导体衬底SB的主表面垂直的方向上的厚度。进一步地，在这部分硅膜PS2形成为与如在ONO膜ON的侧壁中的与半导体衬底SB的主表面垂直的每个壁接触的情况下，厚度指硅膜PS2在与侧壁垂直的方向上的厚度。
接下来，如图6所示，通过使用例如离子注入方法，以较高浓度将p型杂质(例如，硼(B))注入在硅膜PS2中。进行离子注入的主要目的是将杂质注入覆盖虚设控制栅极电极DC的侧壁的硅膜PS2和覆盖位于虚设控制栅极电极DC的横向上的半导体衬底SB的主表面的硅膜PS2中。因此，相对于半导体衬底SB的主表面呈45°角度地进行离子注入。进一步地，分别从相对于虚设控制栅极电极DC延伸的方向(即，在平面图中的栅极宽度方向)倾斜45°的四个方向上执行离子注入。即，离子注入包括从彼此不同的方向上执行的四个注入步骤。
通过上述注入步骤，硅膜PS2变为p+型半导体膜。之后，对半导体衬底SB进行热处理，用于使注入在硅膜PS2等中的杂质扩散。硅膜PS2是用于形成稍后将描述的虚设存储器栅极电极DM和稍后将描述的存储器栅极电极MG的膜。
接下来，如图7所示，通过使用例如CVD方法，在半导体衬底SB的整个主表面(即，硅膜PS2)之上形成硅膜PS3。硅膜PS3是用于形成稍后将描述的虚设存储器栅极电极DM的膜。硅膜PS3由多晶硅膜组成。可以将沉积的硅膜PS3的厚度设为例如大约30nm。将硅膜PS3的厚度设置为30nm(较大)是为了改进嵌入在沟槽中的金属膜的嵌入性质，该沟槽通过去除随后使用图14和图15所描述的硅膜PS3而开设。
在膜形成期间，将硅膜PS3形成为非晶硅膜，并且也可以通过随后的热处理将由非晶硅膜组成的硅膜PS3变为由多晶硅膜组成的硅膜PS3。硅膜PS3是几乎不含有杂质的本征半导体膜。
接下来，如图8所示，通过各向异性蚀刻技术来回蚀刻(蚀刻、干法蚀刻和各向异性蚀刻)硅膜PS2和PS3，以使ONO膜ON的表面暴露出来。在回蚀刻过程中，通过各向异性蚀刻(回蚀刻)硅膜PS2和PS3，通过ONO膜ON将硅膜PS2和PS3以侧壁的形式保留在由绝缘膜IF5和IF7和虚设存储器栅极电极DC组成的层合膜的两个侧壁上。
由此，在存储器单元区域1A中，通过以侧壁的形式通过ONO膜ON保留下来的硅膜PS2和PS3，在层合膜的侧壁中的一个侧壁之上形成虚设存储器栅极电极DM。形成在虚设控制栅极电极DC的一个侧壁之上的虚设存储器栅极电极DM是在后续的过程中被部分去除的半导体膜。顺便提及，在回蚀刻过程中，不要求虚设存储器栅极电极DM的高度低于虚设控制栅极电极DC的高度。当在本申请中提及高度时，假设是指在与半导体衬底SB的主表面基本垂直的方向上的高度。进一步地，通过上述回蚀刻，将ONO膜ON的在容性元件区域1B和外围电路区域1C中的每一个中的上表面暴露出来。
接下来，如图9所示，通过使用光刻技术，在半导体衬底SB之上形成光致抗蚀剂图案(未示出)，该光致抗蚀剂图案覆盖与虚设控制栅极电极DC的一个侧壁相邻的虚设存储器栅极电极DM并且使与虚设控制栅极电极DC的另一个侧壁相邻的硅膜PS2和PS3暴露出来。之后，通过将光致抗蚀剂图案用作蚀刻掩模执行蚀刻，来去除形成在虚设存储器栅极电极DM的相对侧(具有虚设控制栅极电极DC介于其间)的硅膜PS2和PS3。之后，去除光致抗蚀剂图案。由于虚设存储器栅极电极DM此时被光致抗蚀剂图案覆盖，所以其保留下来未被蚀刻。
随后，通过蚀刻(例如，湿法蚀刻)，去除暴露出来的未被虚设存储器栅极电极DM覆盖的这部分ONO膜ON。此时，直接位于虚设存储器栅极电极DM之下的ONO膜ON保留在存储器单元区域1A中未被去除。同样，位于包括绝缘膜IF5和IF7和虚设控制栅极电极DC的层合膜与虚设存储器栅极电极DM之间的ONO膜ON保留下来未被去除。由于去除了在其他区域中的ONO膜ON，所以在存储器单元区域1A中的半导体衬底SB的上表面暴露出来，并且在存储器单元区域1A、容性元件区域1B和外围电路区域1C中的每一个中的绝缘膜IF7的上表面暴露出来。进一步地，对应于虚设控制栅极电极DC的侧壁并且不与虚设栅极电极DM相邻的侧壁暴露出来。
由此，通过在内部具有电荷积聚部分的ONO膜ON，在半导体衬底SB之上形成虚设存储器栅极电极DM，以与虚设控制栅极电极DC邻接。
接下来，如图10所示，通过使用光刻技术和蚀刻技术，将在外围电路区域1C中的绝缘膜IF7图案化。之后，通过将在外围电路区域1C中的绝缘膜IF7用作掩模执行蚀刻，来处理硅膜PS1和绝缘膜IF6。由此，形成由硅膜PS1组成的虚设栅极电极DG和由绝缘膜IF6组成的栅极绝缘膜。虚设栅极电极DG对应于在后续过程中待去除的半导体膜。
接下来，如图11所示，形成偏置间隔件OF，该偏置间隔件是覆盖在包括存储器单元区域1A中的虚设控制栅极电极DC、虚设存储器栅极电极DM、绝缘膜IF5、绝缘膜IF7和ONO膜ON的结构的两侧的侧壁的绝缘膜。进一步地，通过相同的过程，在外围电路区域1C中形成偏置间隔件OF，该偏置间隔件OF覆盖在由绝缘膜IF6和IF7和虚设栅极电极DG组成的层合膜的两侧的侧壁。
例如，在通过使用例如CVD方法在半导体衬底SB之上形成氮化硅膜之后，通过各向异性蚀刻部分地去除氮化硅膜，以使半导体衬底SB的上表面和绝缘膜IF7的上表面暴露出来，借此可以将偏置间隔件OF形成为与上述结构和层合膜的相应侧壁接触。
之后，通过使用离子注入方法等，形成多个n-型半导体区域(杂质扩散区域)EX。即，例如，通过将绝缘膜IF7、偏置间隔件OF、虚设控制栅极电极DC、虚设存储器栅极电极DM、虚设栅极电极DG和ONO膜ON等用作掩模，通过离子注入方法，将诸如砷(As)或者磷(P)的n型杂质引入到半导体衬底SB中，从而使得n-型半导体区域EX能够形成。
在存储器单元区域1A中，形成在位于包括虚设控制栅极电极DC和虚设存储器栅极电极DM的结构旁侧的半导体衬底SB的上表面中的n-型半导体区域EX中的每一个配置了在存储器单元区域1A中的稍后将形成的控制晶体管和存储器晶体管的源极-漏极区域中的每一个的一部分。进一步地，在外围电路区域1C中，形成在位于虚设栅极电极DG旁侧的半导体衬底SB的上表面中的n-型半导体区域EX中的每一个配置了在外围电路区域1C中的稍后将形成的低击穿电压MISFET的源极-漏极区域的一部分。在存储器单元区域1A和外围电路区域1C中的n-型半导体区域EX可以在相同的离子注入过程中形成，但是也可以在不同的离子注入过程中形成。
接下来，如图12所示，形成侧壁SW，该侧壁SW通过介于其间的偏置间隔件OF覆盖在包括在存储器单元区域1A中的虚设控制栅极电极DC、虚设存储器栅极电极DM、绝缘膜IF5、绝缘膜IF7和ONO膜ON的结构的两侧的侧壁。进一步地，通过相同的过程，在外围电路区域1C中形成侧壁SW，该侧壁SW通过介于其间的偏置间隔件OF覆盖在由绝缘膜IF6和IF7和虚设栅极电极DG组成的层合膜的两侧的侧壁。
可以在通过使用例如CVD方法在半导体衬底SB之上顺序地形成例如氧化硅膜和氮化硅膜之后，通过各向异性蚀刻部分地去除氧化硅膜和氮化硅膜并且使半导体衬底SB的上表面和绝缘膜IF7的上表面暴露出来，来按照自对准的方式形成侧壁SW。即，虽然将侧壁SW考虑为通过层合膜而形成，但是在图中未示出在配置了层合膜的膜之间的界面。虽然在图中未示出，但是在容性元件区域1B中的硅膜PS1的侧壁之上也形成偏置间隔件OF和侧壁SW。
随后，通过使用离子注入方法等，在存储器单元区域1A和外围电路区域1C中形成n+型半导体区域(杂质扩散区域)DF。即，通过将绝缘膜IF7、偏置间隔件OF、虚设控制栅极电极DC、虚设存储器栅极电极DM、虚设栅极电极DG和侧壁SW用作掩模(离子注入抑制掩模)，通过离子注入方法，将n型杂质(例如，砷(As)或者磷(P))引入到半导体衬底SB中，从而使得n+型半导体区域DF能够形成。n+型半导体区域DF中的每一个比n-型半导体区域EX的杂质浓度更高并且比n-型半导体区域EX的结深度更深。
由此，形成源极-漏极区域，该源极-漏极区域由对应于延伸区域的n-型半导体区域EX和杂质浓度比n-型半导体区域EX更高的n+型半导体区域DF组成，并且具有LDD(轻掺杂漏极)结构。
即，在存储器单元区域1A中，形成在位于包括虚设控制栅极电极DC和虚设存储器栅极电极DM的结构横向上的半导体衬底SB的上表面中的n-型半导体区域EX和n+型半导体区域DF配置了在存储器单元区域1A中的稍后将形成的控制晶体管和存储器晶体管的源极-漏极区域中的每一个。进一步地，在外围电路区域1C中，形成在位于虚设栅极电极DG横向上的半导体衬底SB的上表面中的n-型半导体区域EX和n+型半导体区域DF配置了在外围电路区域1C中的稍后将形成的低击穿电压MISFET的源极-漏极区域。在存储器单元区域1A和外围电路区域1C中的n+型半导体区域DF可以在相同的离子注入过程中形成，但是也可以在不同的离子注入过程中形成。
顺便提及，由于控制晶体管是存储器单元选择晶体管，所以也可以将其假设为选择晶体管。因此，也可以将控制栅极电极CG假设为选择栅极电极。存储器晶体管是存储晶体管。
随后，执行对应于热处理的活化退火，以活化引入到用于源极和漏极的半导体区域(n-型半导体区域EX和n+型半导体区域DF)中的杂质。
接下来，形成硅化物层S1。硅化物层S1可以通过执行所谓的自对准硅化物(SelfAlignedSilicide)工艺来形成。具体地，硅化物层S1可以按照以下方式来形成。
即，在半导体衬底SB的整个主表面之上，包括在n+型半导体区域DF的上表面之上和在虚设存储器栅极电极DM的上表面之上，形成(沉积)用于形成硅化物层S1的金属膜。作为金属膜，可以使用单个金属膜(纯金属膜)或者合金膜。金属膜由例如钴(Co)膜、镍(Ni)膜或镍铂合金膜组成，并且可以通过使用溅射方法等来形成。
然后，对半导体衬底SB进行热处理(用于形成硅化物层S1的热处理)，从而允许n+型半导体区域DF和虚设存储器栅极电极DM的相应表面层部分与金属膜发生反应。由此，在n+型半导体区域DF和虚设存储器栅极电极DM的上部分处形成硅化物层S1。之后，通过湿法蚀刻等去除未反应的金属膜，以获得如图12所示的结构。
可以将金属硅化物层SL设为例如硅化钴层、硅化镍层或硅化镍铂层。顺便提及，由于虚设控制栅极电极DC的上表面被用作封盖膜的绝缘膜IF7覆盖，所以在虚设控制栅极电极DC的上部分处未形成硅化物层S1。同样，由于在容性元件区域1B中的硅膜PS1的上部分和在外围电路区域1C中的虚设栅极电极DG的上部分也被封盖膜覆盖，所以在这些电极的上部分处也未形成硅化物层S1。
接下来，如图13所示，在半导体衬底SB的整个主表面之上形成层间绝缘膜IL1，以覆盖虚设控制栅极电极DC、虚设存储器栅极电极DM和侧壁SW。层间绝缘膜IL1由例如作为氧化硅膜的单个膜组成，并且可以通过使用例如CVD方法等来形成。例如，层间绝缘膜IL1形成为具有比虚设控制栅极电极DC的厚度更大的厚度。
随后，通过使用CMP方法等，对层间绝缘膜IL1的上表面进行抛光。由此，使虚设控制栅极电极DC、虚设存储器栅极电极DM、在容性元件区域1B中的硅膜PS1、和在外围电路区域1C中的虚设栅极电极DG的相应上表面暴露出来。即，在该抛光过程中，对层间绝缘膜IL1进行抛光，直到使虚设控制栅极电极DC、虚设存储器栅极电极DM、硅膜PS1、和虚设栅极电极DG的上表面暴露出来为止。结果，去除绝缘膜IF7，并且也部分地去除偏置间隔件OF和侧壁SW的上部分。
接下来，如图14所示，通过蚀刻，去除虚设控制栅极电极DC、硅膜PS3、和虚设栅极电极DG。即，在层间绝缘膜IL1之上形成用于覆盖容性元件区域1B中的硅膜PS1并且使虚设控制栅极电极DC、硅膜PS3和虚设栅极电极DG暴露出来而不覆盖它们的绝缘膜IF8。绝缘膜IF8通过如下形成：例如，通过使用CVD方法等，在半导体衬底SB之上形成由例如氧化硅膜或者氮化硅膜组成的绝缘膜，并且之后，通过使用光刻技术和蚀刻方法来处理该绝缘膜。
之后，将绝缘膜IF8用作掩模，并且通过碱性水溶液执行湿法蚀刻从而去除虚设控制栅极电极DC、硅膜PS3和虚设栅极电极DG。作为碱性水溶液，使用例如氨水(NH4OH)。之后，去除绝缘膜IF8。
此时，由于作为配置了虚设存储器栅极电极(参照图13)的p+型半导体区域的硅膜PS2几乎不溶于碱性水溶液，所以其保留下来未被去除。这被认为是因为以下原因而发生：由于在蚀刻之时发生的反应中发生了电子转移，所以，与n型半导体膜或者含有许多电子的本征半导体膜相比，含有许多空穴的p型半导体膜具有难以相对于碱性水溶液等被去除的性质。由此，由于p型半导体膜在蚀刻速率方面变得比n型半导体膜等更慢，所以在上述湿法蚀刻中，硅膜PS2保留下来未被去除。相似地，这种蚀刻速率方面的差异不仅仅发生在进行湿法蚀刻的情况下，也发生在执行干法蚀刻的情况下。
因此，通过上述湿法蚀刻，使ONO膜ON的已经与虚设控制栅极电极DC的侧壁接触的一个侧壁(即，在与半导体衬底SB的主表面垂直的方向上延伸的ONO膜ON)暴露出来，而硅膜PS2与另一侧壁接触。由于ONO膜ON的被虚设存储器栅极电极DM覆盖的上表面和侧壁在上述湿法蚀刻之前和之后仍然被硅膜PS2覆盖，所以它们不经受用于湿法蚀刻的化学溶液。
由于去除了虚设控制栅极电极DC、硅膜PS3和虚设栅极电极DG，所以在绝缘膜IF5、硅膜PS2和绝缘膜IF6之上形成沟槽(凹部、凹陷)。由于在容性元件区域1B中的硅膜PS1被绝缘膜IF8覆盖，所以其未被去除。
形成在作为在存储器单元区域1A中的栅极绝缘膜的绝缘膜IF5之上的沟槽是已经去除了虚设控制栅极电极DC的区域。在沟槽的两侧的侧壁由偏置间隔件OF配置。形成在存储器单元区域1A中的硅膜PS2之上的沟槽是已经去除了硅膜PS3的区域。沟槽的一个侧壁由偏置间隔件OF配置，并且其另一侧壁由硅膜PS2的侧壁配置。形成在对应于在外围电路区域1C中的栅极绝缘膜的绝缘膜IF6之上的沟槽是已经去除了虚设栅极电极DG的区域。在沟槽的两侧的侧壁由偏置间隔件OF配置。
接下来，如图15所示，在半导体衬底SB之上，即，在层间绝缘膜IL1之上并且包括在上述沟槽中的每一个的内表面(底面和侧壁)之上，形成绝缘膜HK1。之后，在半导体衬底SB之上，即，在作为用于每个栅极电极的导电膜的绝缘膜HK1之上形成金属膜，以便完全地填充相应沟槽。
在形成绝缘膜HK1的过程中，上述沟槽的内部未完全填满。通过形成上述金属膜，来使沟槽进入被完全填满的状态。进一步地，金属膜甚至形成在层间绝缘膜IL1之上。
绝缘膜HK1是用于栅极绝缘膜的绝缘膜。金属膜是用于栅极电极的导电膜。具体地，绝缘膜HK1充当用于形成在存储器单元区域1A中的控制晶体管的栅极绝缘膜的绝缘膜以及用于形成在外围电路区域1C中的低击穿电压MISFET的栅极绝缘膜两者。进一步地，绝缘膜HK1覆盖在存储器单元区域1A中的硅膜PS2的上表面、硅膜PS2的与沿着ONO膜ON的侧壁在与半导体衬底SB的主表面基本垂直的方向上延伸的部分有关的侧壁(即，其未与ONO膜ON接触的侧壁)、偏置间隔件OF的与该侧壁相对的侧壁。即，在形成在硅膜PS2之上的沟槽内部，绝缘膜HK1覆盖硅膜PS2的侧壁和底面以及偏置间隔件OF的侧壁。
绝缘膜HK1是绝缘材料膜，即，介电常数(比介电常数)比氧化硅和氮化硅两者更高的所谓的高k膜(高介电常数膜)。顺便提及，当绝缘膜HK1在本申请中指高k膜和高介电常数膜时，其指介电常数(比介电常数)比氮化硅更高的膜。
作为绝缘膜HK1，可以使用金属氧化物膜，诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜。进一步地，这些金属氧化物膜也可以含有氮(N)和硅(Si)中的一个或者两个。绝缘膜HK1可以通过例如ALD(原子层沉积)方法等来形成。绝缘膜HK1的厚度为例如1.5nm。可以获得的有益之处是，由于与使用氧化硅膜的情况相比，在将高介电常数膜(此处是绝缘膜HK1)用作栅极绝缘膜时，可以增加栅极绝缘膜的物理厚度，所以可以减少泄漏电流。
作为上述金属膜，可以使用例如金属膜，诸如，氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮化碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或者铝(Al)膜。进一步地，金属膜可以由这些的层合膜配置而成。顺便提及，此处提及的金属膜指表现出金属导电性的导电膜，并且，不仅仅包括单个金属(纯金属膜)或者合金膜，也可以包括表现出金属导电性的金属化合物膜。金属膜可以通过例如溅射方法等来形成。
此处，例如，金属膜由氮化钛(TiN)膜和设置在氮化钛膜上的铝(Al)膜的层合膜组成。此时，优选地，使铝膜厚于氮化钛膜。由于铝膜电阻低，所以其能够减小稍后形成的控制栅极电极CG、存储器栅极电极MG和栅极电极G1的电阻。
之后，通过CMP方法等，去除位于沟槽外部的不必要的金属膜和绝缘膜HK1，从而将绝缘膜HK1和金属膜嵌入在每个沟槽中。由此，通过嵌入在存储器单元区域1A中的绝缘膜IF5之上的沟槽中的金属膜来形成控制栅极电极CG。进一步地，通过嵌入在存储器单元区域1A中的硅膜PS2之上的沟槽中的金属膜BM以及硅膜PS2来形成存储器栅极电极MG。通过嵌入在外围电路区域1C中的绝缘膜IF6之上的沟槽中的金属膜来形成栅极电极G1。存储器栅极电极MG的栅极长度为例如大约40nm。
由此，在存储器单元区域1A中形成包括控制晶体管和存储器晶体管的存储器单元MC。在外围电路区域1C中形成低击穿电压MISFETQ1。
即，控制栅极电极CG和形成在位于控制栅极电极CG旁侧的半导体衬底SB的上表面中的一对源极-漏极区域配置了在存储器单元区域1A中的控制晶体管。进一步地，绝缘膜HK1和直接位于控制栅极电极CG之下的绝缘膜IF5配置了控制晶体管的栅极绝缘膜。此外，在存储器单元区域1A中，存储器栅极电极MG和形成在位于存储器栅极电极MG旁侧的半导体衬底SB的上表面中的一对源极-漏极区域配置了控制晶体管。另外，位于存储器栅极电极MG下方的ONO膜ON配置了存储器晶体管的栅极绝缘膜。
由此，控制晶体管和存储器晶体管共用这对源极-漏极区域。存储器单元MC由控制晶体管和存储器晶体管配置。
进一步地，在外围电路区域1C中，栅极电极G1和形成在位于栅极电极G1旁侧的半导体衬底SB的上表面中的一对源极-漏极区域配置了低击穿电压MISFETQ1。绝缘膜HK1和直接位于栅极电极G1之下的绝缘膜IF6配置了MISFETQ1的栅极绝缘膜。控制栅极电极CG和栅极电极G1中的每一个是金属栅极电极。存储器栅极电极MG是由由多晶硅组成的栅极电极和由金属膜BM组成的金属栅极电极的组合配置的栅极电极。
在本实施例中，去除虚设控制栅极电极DC，用控制栅极电极CG替代。将控制栅极电极CG用作在存储器单元区域1A中的控制晶体管的栅极电极。因此，上述虚设控制栅极电极DC是虚设栅极电极(伪栅极电极)，并且可以将它们假设为置换栅极电极。同样，虚设栅极电极DG也是虚设栅极电极(伪栅极电极)，并且可以将其假设为置换栅极电极。
进一步地，在本实施例中，控制栅极电极CG和栅极电极G1通过使用金属膜来形成。将相应的电极配置为金属栅极电极。因此，可以获得的益处是，可以抑制控制栅极电极CG和栅极电极G1中的每一个的耗尽现象并且消除寄生电容。还可以获得的益处是，也可以减小存储器元件和晶体管元件的尺寸(可以将栅极绝缘膜制薄)。同样，可以获得的益处是，由于此处将金属膜BM用作存储器栅极电极MG的一部分，所以可以抑制存储器栅极电极MG的耗尽现象并且减少寄生电容。还可以获得的益处是，也使存储器元件的尺寸减小变得可能。
在存储器单元区域1A中，控制栅极电极CG形成为使其底面和侧壁与在绝缘膜IF5之上的绝缘膜HK1相邻。即，绝缘膜IF5和绝缘膜HK1介于控制栅极电极CG与半导体衬底SB之间。至少绝缘膜HK1介于控制栅极电极CG与侧壁SW之间。绝缘膜HK1和ONO膜ON介于控制栅极电极CG与存储器栅极电极MG之间。直接位于控制栅极电极CG之下的绝缘膜IF5和HK1作为控制晶体管的栅极绝缘膜起作用。
在外围电路区域1C中，栅极电极G1形成为使其底面和侧壁与在绝缘膜IF6之上的绝缘膜HK1相邻。即，绝缘膜IF6和绝缘膜HK1介于栅极电极G1与半导体衬底SB之间。至少绝缘膜HK1介于栅极电极G1与侧壁SW之间。直接位于栅极电极G1之下的绝缘膜IF6和HK1作为MISFETQ1的栅极绝缘膜起作用。
接下来，如图16所示，通过使用光刻技术和蚀刻方法，来形成覆盖存储器单元区域1A和外围电路区域1C的绝缘膜IF9的图案。绝缘膜IF9是使在容性元件区域1B中的硅膜PS1的上表面暴露出来并且覆盖控制栅极电极CG、金属膜BM和栅极电极G1的绝缘膜。绝缘膜IF9由例如氧化硅膜等组成。
随后，通过使用已知的自对准硅化物(salicide)工艺，在容性元件区域1B中的硅膜PS1的上表面中形成硅化物层S2。可以将金属硅化物层SL假设是例如硅化钴层、硅化镍层或硅化镍铂层。在自对准硅化物工艺中，执行通过化学溶液去除未与半导体膜(此处是硅膜PS1)反应的额外金属膜的过程。此时，由于每一个都由金属组成的控制栅极电极CG、金属膜BM和栅极电极G1被绝缘膜IF9覆盖，所以它们未经受化学溶液并且未被去除。之后，去除绝缘膜IF9。
由此，可以在防止去除控制栅极电极CG、金属膜BM和栅极电极G1的同时，在用作容性元件的上电极的硅膜PS1的上表面中形成硅化物层S2，并且减小在后续过程中待形成的每个接触塞与硅膜PS1之间的耦合电阻。顺便提及，在本过程中，考虑在硅膜PS2的上表面之上形成硅化物层S2。然而，由于很难形成用于仅仅使硅膜PS2的上表面暴露出来并且覆盖与硅膜PS2相邻的控制栅极电极CG和金属膜BM的上表面以便防止控制栅极电极CG和金属膜BM被化学溶液去除的掩模，所以未在硅膜PS2的上表面中形成硅化物层S2。
接下来，如图17至图19所示，形成层间绝缘膜和多个接触塞。在图17中示出了在本实施例中的存储器单元的平面布局，该平面布局包括用于向配置了存储器单元的存储器栅极电极MG供电的供电区域1D。图18是示出了与在图16中示出的截面相同的部分的截面图。在图18中示出的存储器单元区域1A的截面是沿着在图17中示出的线A-A所截取的截面。进一步地，图19是示出了供电区域1D的截面的示意图，该截面是沿着在图17中示出的线B-B所截取的截面。
在形成上述层间绝缘膜和接触塞的过程中，首先，通过使用例如CVD方法，来形成覆盖包括存储器单元区域1A、容性元件区域1B和外围电路区域1C的半导体衬底SB的整个上表面的层间绝缘膜IL2，如图18所示。层间绝缘膜IL2由例如氧化硅膜组成，并且覆盖控制栅极电极CG、存储器栅极电极MG、硅膜PS1、栅极电极G1和层间绝缘膜IL1的相应上表面。
随后，通过将形成在层间绝缘膜IL2之上的光致抗蚀剂图案(未示出)用作蚀刻掩模，通过使用光刻技术，来干法蚀刻层间绝缘膜IL1和IL2，从而在层间绝缘膜中形成多个接触孔(开口、通孔)。
然后，在接触孔中分别形成多个导电接触塞CP作为耦合导体，每个导电接触塞CP由钨(W)组成。为了形成每个接触塞CP，在包含每个接触孔的内部的层间绝缘膜IL2之上，形成例如阻挡导体膜(钛膜、氮化钛膜或者它们的层合膜)。之后，在阻挡导体膜之上形成由钨膜等组成的主导体膜以便完全地填充每个接触孔，并且然后，通过CMP方法或者回蚀刻方法等，去除在每个接触孔外部的不必要的主导体膜和阻挡导体膜，从而可以形成接触塞CP。顺便提及，为了简化附图，将配置了每个接触塞CP的阻挡导体膜和主导体膜(钨膜)集成在一起，并且在图18和图19中示出。
嵌入在接触孔中的接触塞CP形成为耦合至n+型半导体区域DF、控制栅极电极CG、存储器栅极电极MG、硅膜PS1和栅极电极G1等的上部分。在每个接触孔的底部处，使半导体衬底SB的主表面的一部分，例如，硅化物层S1的在每个n+型半导体区域DF的表面之上的一部分、控制栅极电极CG的一部分、存储器栅极电极MG的一部分、硅化物层S2的在硅膜PS1的表面之上的一部分、或者栅极电极G1的一部分等暴露出来。顺便提及，在图18的截面图中，示出了硅化物层S1的在每个n+型半导体区域DF的表面之上的一部分和硅化物层S2的在硅膜PS1的表面之上的一部分暴露在接触孔的底部处的截面，并且，用于填满这些接触孔的接触塞CP和n+型半导体区域DF电耦合。
此处将通过使用图17和图19，对存储器单元的布局和在用于存储器单元的供电区域中的每个塞的耦合状态进行描述。在图17中省略了对半导体衬底、形成在半导体衬底的上表面中的半导体区域、硅化物层和元件隔离区域的图示。进一步地，在图17中未示出如在平面图中看到的介于控制栅极电极CG和存储器栅极电极MG之间的绝缘膜HK1(见图18和图19)。
如图17所示，包括彼此相邻的控制栅极电极CG和存储器栅极电极GM的第一图案在栅极宽度方向上(即，在图18的深度方向上)延伸。在本方向上，供电区域1D与存储器单元区域1A在半导体衬底之上并排延伸。包括形成在供电区域1D中的控制栅极电极CG和存储器栅极电极GM的第二图案具有与在存储器单元区域1A中的第一图案的形状不同的形状。
在存储器单元区域1A中，由控制栅极电极CG、存储器栅极电极MG和ONO膜ON配置而成的第一图案在栅极宽度方向上延伸。在与对应方向垂直的栅极长度方向上，设置有源极-漏极区域(未示出)，以便使第一图案介于其间。源极-漏极区域在栅极宽度方向上延伸。进一步地，接触塞成对地布置在栅极长度方向上，以便使第一图案介于其间。这些接触塞分别耦合至源极-漏极区域。在存储器单元区域1A中，控制栅极电极CG、绝缘膜HK1(未示出)、ONO膜ON、硅膜PS2、绝缘膜HK1(未示出)和金属膜BM顺序地布置在栅极长度方向上。
在供电区域1D中形成第二图案，该第二图案包括按照在上述方式延伸的第一图案和对应于在栅极长度方向上从第一图案的侧壁中的一个侧壁凸出的部分的第三图案。第三图案按照与第一图案相似的方式包括控制栅极电极CG、ONO膜ON和存储器栅极电极MG。
第一图案具有沿着栅极宽度方向延伸的两个侧壁。第一图案具有在一个侧壁侧的存储器栅极电极MG和在另一侧壁侧的控制栅极电极CG。第三图案形成为凸出到第一图案的两个侧壁中的形成有存储器栅极电极MG的侧壁之侧。第三图案具有由金属膜BM配置而成的环形图案，该金属膜BM包括在第一图案中的金属膜BM的一部分。环形硅膜PS2、环形ONO膜ON和控制栅极电极CG从金属膜BM侧顺序地形成在环形图案内部。
即，在供电区域1D中，在栅极宽度方向上延伸的第一图案中的存储器栅极电极MG介于在栅极长度方向上的两个控制栅极电极CG之间。即，在供电区域1D中，控制栅极电极CG形成为与在第一图案的侧壁中的在存储器栅极电极MG侧的侧壁相邻。对应于凸出的图案的第三图案由该控制栅极电极CG、以及围绕该控制栅极电极CG的外围的ONO膜ON和存储器栅极电极MG配置而成。由此，在配置了第三图案的环形存储器栅极电极MG中的控制栅极电极CG与配置了第一图案的控制栅极电极CG和存储器栅极电极MG绝缘。
为了形成这种结构，在使用图4所描述的过程中，形成与供电区域1D相邻的两个虚设控制栅极电极DC。之后，在使用图9所描述的过程中，保留在供电区域1D中的彼此相邻的两个虚设控制栅极电极DC周围的虚设存储器栅极电极DM而不去除。此时，也保留嵌入在供电区域1D中的彼此相邻的两个虚设控制栅极电极DC之间的虚设存储器栅极电极DM。之后，可以通过用金属栅极电极置换每个虚设栅极电极，来获得在图17和图19中示出的供电区域1D的结构。
供电区域1D是形成用于向存储器栅极电极MG馈送电位的接触塞CP的区域。接触塞CP形成为在平面图中与配置了第三图案的硅膜PS2和金属膜BM重叠。即，在供电区域1D中的接触塞CP在栅极宽度方向上延伸。一个接触塞CP越过绝缘膜HK1(见图19)耦合至配置了存储器栅极电极MG的硅膜PS2和金属膜BM两者。随便提及，虽然接触塞CP被考虑为在如图17所示的平面图中与配置了第三图案的控制栅极电极CG和ONO膜ON重叠，但是在平面图中其不与配置了第一图案并且在栅极宽度方向上延伸的控制栅极电极CG重叠。
进一步地，虽然在图中未示出，但是在控制栅极电极CG的在栅极宽度方向上的端部处，设置了用于配置了第一图案的控制栅极电极CG的供电部分。即，虽然在图中省略了，但是每个接触塞在第一图案的延伸方向上的端部处耦合至控制栅极电极CG的上表面。
如图19所示，已经在供电区域1D中的半导体衬底SB之上形成了包括绝缘膜IF3的元件隔离区域。已经在元件隔离区域之上形成了包括控制栅极电极CG和存储器栅极电极MG的第三图案。在供电区域1D中的绝缘膜IF5、控制栅极电极CG、和设置在其间的绝缘膜HK1具有与用于在图18中示出的在存储器单元区域1A中的绝缘膜IF5、控制栅极电极CG、和设置在其间的绝缘膜HK1的结构相似的结构。然而，如从沿着在图19中示出的截面的方向(即，在存储器单元区域1A的控制栅极电极CG的延伸方向)看到的，在供电区域1D中的控制栅极电极CG的横向宽度大于在图18中示出的控制栅极电极CG的栅极长度。
进一步地，在供电区域1D中的ONO膜ON、绝缘膜HK1、偏置间隔件OF、侧壁SW、和由硅膜PS2和金属膜BM组成的存储器栅极电极MG在结构上与在图18的存储器单元区域1A中示出的ONO膜ON、绝缘膜HK1、偏置间隔件OF、侧壁SW、和由硅膜PS2和金属膜BM组成的存储器栅极电极MG相似。然而，包括存储器栅极电极MG的结构与在存储器单元区域1A中的结构不同，并且形成为与控制栅极电极CG的两个侧壁相邻。顺便提及，在图19中，在图19中未示出在控制栅极电极CG的一个侧壁侧的结构。
电耦合至在供电区域1D中的存储器栅极电极MG的一个接触塞CP与第三图案的控制栅极电极CG的上表面的一部分、以及绝缘膜HK1、ONO膜ON、硅膜PS2、绝缘膜HK1、金属膜BM、偏置间隔件OF和侧壁SW的上表面接触，并且形成有较宽的宽度。由此，一个接触塞CP越过绝缘膜HK1耦合至配置了存储器栅极电极MG的硅膜PS2和金属膜BM两者。即，电压通过供电区域1D的接触塞CP被施加至配置了在图17中示出的存储器单元区域1A中的存储器栅极电极MG的硅膜PS2和金属膜BM两者。
顺便提及，由于，即使将用于向存储器栅极电极MG供电的接触塞CP耦合至在供电区域1D中的控制栅极电极CG，在图17和图18中的供电区域1D中示出的控制栅极电极CG和在存储器单元区域1A中示出的控制器栅极电极CG也彼此绝缘，所以，在存储器单元区域1A中的存储器栅极电极MG和控制栅极电极CG不短路。
进一步地，由于，即使在平面图中将在供电区域1D中的接触塞CP形成在第三图案外部，即，在侧壁SW外部，第三图案也形成在元件隔离区域之上，所以，接触塞CP的一部分耦合至元件隔离区域的上表面。由此，可以防止用于向存储器栅极电极MG供电的接触塞CP电耦合至半导体衬底SB。由此，由于形成宽度宽的接触塞CP是容易的，所以可以将供电接触塞CP更加可靠地耦合至存储器栅极电极MG。
之后，虽然在图中省略了，但是在嵌入有接触塞CP的层间绝缘膜IL2之上形成包括第一层布线的第一布线层。该布线可以通过使用大马士革技术来形成。第一布线层具有层间绝缘膜和穿透层间绝缘膜的第一层布线。将多个第一层布线耦合至在图17至图19中示出的每个接触塞CP的上表面。之后，在第一布线层上依次形成第二布线层、第三布线层等，以形成层合的布线层。在这之后，通过划片工艺将半导体晶片单个化，以获得多个半导体芯片。
根据本实施例的半导体器件按照上面描述的方式来制造。如上面所描述的，在根据本实施例的半导体器件的制造过程中，通过所谓的后栅极工艺来形成控制栅极电极CG、对应于存储器栅极电极MG的一部分的金属膜BM、和栅极电极G1。进一步地，在后栅极工艺中，作为高k膜的绝缘膜HK1也形成为与每个栅极电极一起嵌入在每个沟槽中。即，绝缘膜HK1不是在形成每个虚设栅极电极之时形成的。在去除虚设栅极电极之后，绝缘膜HK1形成在已经形成有虚设栅极电极的部分的一部分处。
<根据本实施例的半导体器件的结构>
根据本实施例的半导体器件的存储器单元MC包括如在图18的存储器单元区域1A中示出的控制晶体管和存储器晶体管。对应于配置了控制晶体管的金属栅极电极的控制栅极电极CG通过作为栅极绝缘膜的绝缘膜IF5和作为形成栅极绝缘膜的高k膜的绝缘膜HK1而形成在半导体衬底SB之上。绝缘膜HK1形成在绝缘膜IF5之上。控制栅极电极CG的底面和在其两侧的侧壁被绝缘膜HK1覆盖。
侧壁SW通过偏置间隔件OF与由绝缘膜IF5和HK1和控制栅极电极CG组成的层合膜的一个侧壁接触。存储器栅极电极MG不形成在该一个侧壁上。存储器栅极电极MG通过ONO膜ON形成在另一侧壁上。进一步地，ONO膜ON的与半导体衬底SB的上表面相接触的部分沿着半导体衬底SB的上表面延伸。
即，ONO膜ON与层合膜的一个侧壁相接触。ONO膜ON的底部沿着位于层合膜旁侧的半导体衬底SB的上表面延伸。即，ONO膜ON在沿着与控制栅极电极CG和存储器栅极电极MG的栅极长度方向和半导体衬底SB的主表面垂直的方向上延伸的截面处具有L形截面形状。换言之，ONO膜ON从在存储器栅极电极MG与控制栅极电极CG之间的区域到在存储器栅极电极MG与半导体衬底SB之间的区域连续地形成。
存储器栅极电极MG通过介于其间的ONO膜ON形成在包括控制栅极电极CG的层合膜的一个侧壁上。进一步地，存储器栅极电极MG通过ONO膜ON形成在位于层合膜旁侧的半导体衬底SB的上表面之上。换言之，ONO膜ON分别介于存储器栅极电极MG与控制栅极电极CG之间以及在存储器栅极电极MG与半导体衬底SB的上表面之间。在配置了存储器栅极电极MG的金属膜BM和p+型硅膜PS2中，仅仅硅膜PS2与ONO膜ON相接触。
即，硅膜PS2按照与ONO膜ON相似的方式具有在上述截面处呈L形的截面形状。换言之，硅膜PS2从在金属膜BM与控制栅极电极CG之间的区域到在金属膜BM与半导体衬底SB之间的区域连续地形成。
用作高k膜的绝缘膜HK1介于金属膜BM与硅膜PS2之间。金属膜BM与硅膜PS2彼此不接触。金属膜BM的底面和侧壁被绝缘膜HK1覆盖。即，绝缘膜HK1、ONO膜ON、硅膜PS2、绝缘膜HK1和金属膜BM从控制栅极电极CG侧顺序地形成在控制栅极电极CG的一个侧壁侧。进一步地，ONO膜ON、硅膜PS2、绝缘膜HK1和金属膜BM从半导体衬底SB侧顺序地形成在位于控制栅极电极CG旁侧的半导体衬底SB之上。
如图19所示,在供电区域1D中,配置了存储器栅极电极MG的金属膜BM和硅膜PS2通过从金属膜BM的上表面形成到硅膜PS2的上表面的接触塞CP而彼此电耦合。顺便提及，无硅化物层形成在控制栅极电极CG、硅膜PS2和金属膜BM的上表面之上。
侧壁SW通过偏置间隔件OF靠近作为由ONO膜ON、硅膜PS2、绝缘膜HK1和金属膜BM组成的层合膜的一个侧壁的侧壁，并且位于与控制栅极电极CG侧相对的一侧。
这些对源极-漏极区域形成在半导体衬底SB的在包括控制栅极电极CG、ONO膜ON和存储器栅极电极MG的结构的一侧处的主表面的两侧上。这些对源极-漏极区域中的每一对具有被设为延伸区域的n-型半导体区域EX和被设为杂质扩散区域的n+型半导体区域DF。n-型半导体区域EX形成在半导体衬底SB的主表面中，该主表面位于在比n+型半导体区域DF更靠近该结构的区域中。接触塞CP经由硅化物层S1耦合至n+型半导体区域DF的上表面。接触塞CP是穿透层间绝缘膜IL1和设置在层间绝缘膜IL1之上的层间绝缘膜IL2的耦合金属膜。
根据本实施例的半导体器件的主要特征在于，例如，控制栅极电极CG是金属栅极电极，存储器栅极电极MG具有p+型硅膜PS2和通过绝缘膜HK1形成在硅膜PS2之上的金属膜BM，并且硅膜PS2和金属膜BM通过接触塞CP(参考图19)彼此电耦合。进一步地，在图18中示出的外围电路区域1C中的晶体管具有金属栅极电极和高k膜。另一方面，对应于形成在外围元件区域1B中的上电极的硅膜PS1通过所谓的先栅极工艺来形成，并且具有作为高k膜的绝缘膜HK1。
<关于非易失性存储器的操作>
接下来将参照图20描述非易失性存储器的操作的示例。
图20是示出了在本实施例中在“写入”、“擦除”和“读取”之时针对所选择的存储器单元的每个部分的电压施加条件的一个示例的表格。在图20中的表格中，描述了在“写入”、“擦除”和“读取”之时施加至如图18所示的这种存储器单元的存储器栅极电极MG的电压Vmg、施加至其源极区域的电压Vs、施加至控制栅极电极CG的电压Vcg、施加至其漏极区域的电压Vd、和施加至在半导体衬底的上表面处的p型阱的基极电压Vb。如此处提及的所选存储器单元指被选择作为执行“写入”、“擦除”、或者“读取”的对象的存储器单元。
顺便提及，在图20的表格中示出的是表示电压施加条件的一个适合示例，但是不限于该示例。若需要，可以按照多种方式修改它们。进一步地，在本实施例中，将向作为在存储器晶体管的ONO膜ON中的电荷积聚部分的氮化硅膜NT(参照图5)中注入电子定义为“写入”，并且将向电荷积聚部分中注入空穴(正空穴)定义为“擦除”。
进一步地，在图20的表格中，列A对应于写入方法是SSI系统并且擦除方法是BTBT系统的情况，列B对应于写入方法是SSI系统并且擦除方法是FN系统的情况，列C对应于写入方法是FN系统并且擦除方法是BTBT系统，以及列D对应于写入方法是FN系统并且擦除方法是FN系统。
可以将SSI系统假设为通过将热电子注入到氮化硅膜NT中来执行写入存储器单元的操作方法。可以将BTBT系统假设为通过将热空穴注入到氮化硅膜NT中来执行擦除存储器单元的操作方法。可以将FN系统假设为通过电子或者空穴的隧穿来执行写入或者擦除的操作方法。如果换另一种方式来阐述FN系统，可以将FN系统的写入假设为通过利用FN隧穿效应而将电子注入到氮化硅膜NT来执行写入存储器单元的操作系统。可以将FN系统的擦除假设为通过利用FN隧穿效应而将空穴注入到氮化硅膜NT中来执行擦除存储器单元的操作方法。下面将对它们进行具体地描述。
写入方法包括：基于称为所谓的SSI(源极侧注入)系统的源极侧注入通过热电子注入来执行写入的写入系统(热电子注入写入系统)；以及，通过称为所谓的FN系统的FN(福勒诺德海姆，FowlerNordheim)隧穿来执行写入的写入系统(隧穿写入系统)。
在SSI系统的写入中，例如，向执行写入的所选存储器单元的每个部分施加如在图20的表格中的列A或者列B的“写入操作电压”所示的这种电压(Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V、Vb＝0V)，并且将电子注入到在所选存储器单元的ONO膜ON中的氮化硅膜NT中，从而执行写入。
此时，在两个栅极电极(存储器栅极电极MG与控制栅极电极CG)之间的下方的沟道区域(在源极与漏极之间)中生成热电子。将热电子注入到对应于在存储器栅极电极MG下方的ONO膜ON中的电荷积聚部分的氮化硅膜NT中。注入的热电子(电子)被捕获在ONO膜ON中的氮化硅膜NT中的陷阱能级中。作为结果，存储器晶体管的阈值电压上升。即，使存储器晶体管进入写入状态。
在FN系统的写入中，向执行写入的所选存储器单元的每个部分施加如在图20的表格中的列C或者列D的“写入操作电压”所示的这种电压(Vmg＝-12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)。在所选存储器单元中，使电子从存储器栅极电极MG隧穿出来以被注入到在ONO膜ON中的氮化硅膜NT中，从而执行写入。此时，使电子通过FN隧穿(FN隧穿效应)从存储器栅极电极MG隧穿通过氧化硅膜OX2(参照图5)，以被注入到ONO膜ON中。然后，电子被捕获在ONO膜ON中的氮化硅膜NT中的陷阱能级中。作为结果，存储器晶体管的阈值电压上升。即，使存储器晶体管进入写入状态。
顺便提及，在FN系统的写入中，也可以通过使电子从半导体衬底SB隧穿以被注入到在ONO膜ON中的氮化硅膜NT中，来执行写入。在这种情况下，可以将写入操作电压设为是反转了在图20的表格中的列C或者列D的“写入操作电压”的正/负极的电压。
擦除方法包括：借助于通过称为所谓的BTBT系统的BTBT(带到带隧穿)的热空穴注入来执行擦除的擦除系统(热空穴注入擦除系统)；以及，通过称为所谓的FN系统的FN(福勒诺德汉姆)隧穿来执行擦除的擦除系统(隧穿擦除系统)。
在BTBT系统的擦除中，将由BTBT生成的空穴(正空穴)注入到电荷积聚部分(在ONO膜ON中的氮化硅NT)中，从而执行擦除。向执行擦除的所选存储器单元的每个部分施加如在图20的表格中的列A或者列C的“擦除操作电压”所示的这种电压(Vmg＝-6V、Vs＝6V、Vcg＝0V、Vd＝断开、Vb＝0V)。由此，通过BTBT现象生成空穴，并且通过在电场作用下进行加速，而将空穴注入到在所选存储器单元的ONO膜ON中的氮化硅膜NT中，借此存储器晶体管的阈值电压下降。即，使存储器晶体管进入擦除状态。
在FN系统的擦除中，向执行擦除的所选存储器单元的每个部分施加如在图20的表格中的列B或者列D的“擦除操作电压”所示的这种电压(Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)。在所选存储器单元中，使空穴从存储器栅极电极MG隧穿出来并且从而被注入到在ONO膜ON中的氮化硅膜NT中，借此执行擦除。此时，空穴通过FN隧穿(FN隧穿效应)从存储器栅极电极MG隧穿通过氧化硅膜OX2(参照图5)，并且被注入到ONO膜ON中。然后，空穴被捕获在ONO膜ON中的氮化硅膜NT中的陷阱能级中。作为结果，存储器晶体管的阈值电压下降。即，使存储器晶体管进入写入状态。
顺便提及，在FN系统的写入中，也可以通过使空穴从半导体衬底SB隧穿以被注入到在ONO膜ON中的氮化硅膜NT中，来执行擦除。在这种情况下，可以将擦除操作电压设为是反转了在图20的表格中的列B或者列D的“擦除操作电压”的正/负极的电压。
在读取之时，向执行读取的所选存储器单元的每个部分施加如在图20的表格中的列A、列B、列C、或者列D的“读取操作电压”所示的这种电压。可以通过将在读取之时施加至存储器栅极电极MG的电压Vmg设置为在存储器晶体管在写入状态中的阈值电压与其在擦除状态中的阈值电压之间的值，来确定写入状态和擦除状态。
<本实施例的半导体器件的有益效果>
如图18所示，根据本实施例的半导体器件对应于配备有非易失性存储器的存储器单元MC的半导体器件。存储器单元MC具有存储器栅极电极MG和控制栅极电极CG。
为了改进配备有非易失性存储器的半导体器件的性能并且/或者微型化半导体器件，有效的是采用金属栅极电极作为非易失性存储器的存储器单元的栅极电极。另一方面，当针对非易失性存储器的擦除操作采用用于将空穴从存储器栅极电极(对应于存储器栅极电极MG)注入到存储器栅极绝缘膜(对应于ONO膜ON)中的擦除系统(FN系统)时，通过针对存储器栅极电极采用p型硅栅极电极，适当地进行擦除操作变得容易。这是因为，由于p型半导体膜在其内部存在每个空穴的概率方面比n型半导体膜或者金属膜高，所以可以更加可靠地执行并且以更低的功耗进行擦除操作。
因此，在本实施例中，配置了非易失性存储器的存储器单元MC的存储器栅极电极MG不仅仅只由硅膜PS2配置而成，还由硅膜PS2和金属膜BM配置而成，从而使得存储器栅极电极MG能够微型化并且能够减小电阻。由此，可以改进半导体器件的性能。进一步地，将控制栅极电极CG配置为金属栅极电极，从而使得控制栅极电极CG能够微型化并且能够减小电阻。由此，可以改进半导体器件的性能。
进一步地，作为存储器栅极电极MG的一部分并且与ONO膜ON相接触的部分由p+型硅膜PS2配置而成。由此，当针对非易失性存储器的擦除操作采用用于将空穴从存储器栅极电极MG注入到ONO膜ON中的擦除系统(FN系统)时，可以将空穴从p+型硅膜PS2诸如到ONO膜ON中。因此，可以适当地执行擦除操作。具体地，由于存储器栅极电极MG与沿着半导体衬底SB的上表面延伸的这部分ONO膜ON的在控制栅极电极CG侧的端部相邻，即，存储器栅极电极MG的角部由p型硅膜PS2配置而成，所以将空穴注入到ONO膜ON变得容易。由此，可以改进半导体器件的性能。
进一步地，由于，当形成用于向存储器单元MC的存储器栅极电极MG供电的接触塞CP时，硅膜PS2和金属膜BM两者宽度都小，所以难以将接触塞CP仅仅耦合至硅膜PS2或者金属膜BM。因此，即使是在尝试将接触塞CP仅仅耦合至硅膜PS2或者金属膜BM时，由于接触塞CP相对于存储器栅极电极MG的形成位置的位移，所以容易发生多种耦合状态，诸如，接触塞CP仅仅耦合至硅膜PS2、仅仅耦合至金属膜BM或者耦合至两者。因此，出现的问题是，性能在多个存储器单元MC之中变化。
另一方面，在本实施例中，如图17和图19所示，用于向存储器栅极电极MG供电的接触塞CP形成为具有大宽度，以便覆盖配置了存储器栅极电极MG的硅膜PS2和金属膜BM两者的上表面。即，接触塞CP耦合至配置了存储器栅极电极MG的硅膜PS2和金属膜BM两者。因此，可以防止每个存储器单元MC的性能由于至存储器单元MC的存储器栅极电极MG的接触塞CP的耦合状态发生变化而变化。由此，可以改进半导体器件的性能。
进一步地，设为为高k膜的绝缘膜HK1介于配置了存储器栅极电极MG的硅膜PS2与金属膜BM之间时，当向存储器栅极电极MG施加预定电压时，考虑会发生电压降。由于绝缘膜HK1的电容比ONO膜ON的电容大了大约10倍，所以由于绝缘膜HK1导致的电压降变为施加至存储器栅极电极MG的预定电压的1/10或者更少，并且没有问题发生。
然而，从使电压降更小的观点来看，优选的是将电压施加至存储器栅极电极MG的硅膜PS2和金属膜BM两者。因此，可以通过形成宽度较大的接触塞CP并且如上所描述的将接触塞CP耦合至硅膜PS2和金属膜BM两者，来抑制在存储器栅极电极MG处的电压降。因此，可以改进半导体器件的性能。
<根据本实施例的半导体器件的制造方法的有益效果>
通过根据本实施例的半导体器件的制造方法制造的半导体器件具有与上面描述的根据本实施例的半导体器件相似的有益效果。即，可以通过使用用于配置了存储器单元MC的栅极电极的金属膜，可以实现半导体器件的微型化、减小其电阻等。进一步地，可以通过使用用于存储器栅极电极MG的p+型硅膜PS2来正确地执行擦除操作。此外，可以通过将接触塞CP耦合至硅膜PS2和金属膜BM两者，来抑制在存储器单元MC之中的性能变化。
进一步地，在本实施例中，由于可以通过使用后栅极工艺来形成在存储器单元MC中的存储器栅极电极MG的一部分和控制栅极电极CG，所以，与采用不形成虚设栅极电极等的所谓的先栅极工艺的情况相比，可以使半导体器件的微型化容易。这是因为，在后栅极工艺中，可以通过形成填充在沟槽中的栅极电极，来容易地形成精细的并且纵横比高的图案。
进一步地，不优选的是，使每一个由在ONO膜ON(参照图5)的形成过程之前形成的硅膜PS1组成的虚设控制栅极电极DC和虚设栅极电极DG(参照图10)经受在ONO膜ON的形成过程中生成的高温度，并且分别将它们用作存储器单元的栅极电极或者外围电路区域1C的MISFET，这要求高可靠性。由此，在本实施例中，去除虚设控制栅极电极DC和虚设栅极电极DG，并且然后，通过使用后栅极工艺，形成如图18所示的控制栅极电极CG和栅极电极G1。由此，可以改进半导体器件的可靠性。
由于存在在如上面描述的非易失性存储器的擦除操作中有利的是通过硅膜来配置存储器栅极电极MG的情况，所以考虑，例如，将控制栅极电极CG设为通过后栅极工艺形成的金属栅极电极并且将存储器栅极电极MG设为通过先栅极工艺形成的硅栅极电极。在这种情况下，考虑在通过使用图8描述的过程中，即，在通过蚀刻形成侧壁类存储器栅极电极的过程中，通过使蚀刻时间延长等，来使存储器栅极电极的高度低于虚设控制栅极电极DC。
如果存储器栅极电极的上表面即使在随后执行了抛光过程(参照图13)之后也被层间绝缘膜IL1覆盖，那么，在随后的虚设控制栅极电极DC的去除过程(参照图14)中，使存储器栅极电极保留而不被去除。由此，可以将控制栅极电极设为金属栅极电极，并且可以将存储器栅极电极MG设为硅栅极电极。
然而，由于必须在调整存储器栅极电极的高度以防止去除存储器栅极电极的同时抑制存储器栅极的性能变化以便通过按照这样的方式使用特定方法而单独地形成控制栅极电极和存储器栅极电极，所以在半导体器件的制造中要求高精确度。
另一方面，在本实施例中，由于在使用图8描述的蚀刻过程中不需要以高精确度调整侧壁类虚设存储器栅极电极DM的高度，所以可以通过已知的后栅极工艺来容易地形成控制栅极电极CG和作为存储器栅极电极MG的一部分的金属膜BM。即，由于在存储器栅极电极MG的形成中不要求高精确度，所以可以改进在半导体器件的制造过程中的良率，并且改进半导体器件的可靠性。
进一步地，在去除多个虚设栅极电极的过程(已经使用图14进行了描述)中，使硅膜PS2保留为与ONO膜ON的在与半导体衬底SB的主表面垂直的方向上延伸的侧壁接触。因此，可以防止发生如下不稳定状态：未保留硅膜PS2，并且在厚度小的ONO膜ON的垂直方向上延伸的ONO膜ON变得容易坍塌。即，由于在去除虚设存储器栅极电极DM的一部分(参照图13)和虚设控制栅极电极DC(参照图13)时硅膜PS2支撑着ONO膜ON，所以可以改进在半导体器件的制造过程中的良率。
进一步地，当如上面描述的去除各个虚设栅极电极(参照图14)时，ONO膜ON的与形成有虚设存储器栅极电极DM的区域相对的表面，即，氧化硅膜OX2的表面(参照图5)，被硅膜PS2覆盖。因此，可以防止由于使ONO膜ON的表面经受用于去除虚设存储器栅极电极DM等的化学溶液而损坏氧化硅膜OX2。进一步地，可以防止由于发生在ONO膜ON中的不期望的界面能级而不能正常操作存储器单元MC，并且防止由于相同原因而在存储器单元MC之间发生性能变化。由此，可以改进半导体器件的可靠性。
进一步地，在本实施例中，虽然配置了存储器单元MC的控制栅极电极CG和存储器栅极电极MG以及在外围电路区域1C中的MISFETQ1的栅极电极G1分别配置为包括如图18所示的金属膜，但是也可以单独地形成元件，每个元件与形成在容性元件区域1B中的容性元件一样都具有电极但是不包括金属膜和绝缘膜HK1。
在本实施例中，通过在使用图14描述的过程中的绝缘膜IF8来覆盖容性元件区域1B的硅膜PS1，而防止硅膜PS1被去除。进一步地，为了形成用于减小在硅膜PS1与接触塞CP之间的耦合电阻的硅化物层S2(参照图18)，并且防止金属栅极电极被去除，用绝缘膜IF9覆盖存储器单元区域1A和外围电路区域1C(参照图16)。由此，可以将包括硅膜PS1的容性元件与包括通过后栅极工艺形成的金属栅极电极的其他元件一起混合地安装在半导体衬底SB之上。即，可以改进安装到半导体器件上的每个元件的自由度。
(实施例2)
<半导体器件的制造方法>
将通过使用图21至图34对本实施例进行阐释，其中通过后栅极工艺形成配置了在存储器单元区域1A中的存储器单元的控制栅极电极、存储器栅极电极和高k膜，以及配置了在外围电路区域1C中的MISFET的栅极电极，并且通过先栅极工艺形成配置了在外围电路区域1C中的MISFET的高k膜。图21至图34分别是用于描述根据本实施例的半导体器件的制造过程的截面图。在图21至图34中，与图1至图16和图18不同，在容性元件区域1B与外围电路区域1C之间示出了外围区域1E的截面。外围区域1E是在包括存储器单元区域1A与容性元件区域1B的区域与外围电路区域1C之间的区域，并且是在包括存储器单元区域1A和容性元件区域1B的区域周围的区域。
通过下面将描述的制造过程形成的存储器单元和容性元件在结构上分别与在实施例1中描述的存储器单元和容性元件相似。在外围电路区域1C中的MISFET在结构上与在实施例1中的外围电路区域1C中的MISFET不同。顺便提及，示出了大宽度的外围区域1E，以易于理解在图21至图24中的外围区域1E中的半导体衬底之上的结构。然而，在图25至图34中，示出的外围区域1E的宽度比在图21至图24中的更窄。
在根据本实施例的半导体器件的制造方法中，首先执行与通过使用图1至图9描述的过程相似的过程。即，如图9所示，在存储器单元区域1A中形成虚设控制栅极电极DC、ONO膜ON、和虚设存储器栅极电极DM。在容性元件区域1B中形成由硅膜PS1组成的上电极。在外围电路区域1C中形成绝缘膜IF6和硅膜PS1。
此处将对通过使用图1至图9描述的每个过程中外围区域1E的状态进行描述。在使用图1描述的过程中，在外围区域1E中的半导体衬底SB之上顺序地形成绝缘膜IF1和IF2。在使用图2描述的过程中，去除在外围区域1E中的绝缘膜IF2。在使用图3描述的过程中，绝缘膜IF6形成为与在外围区域1E中的半导体衬底SB的主表面接触，并且在绝缘膜IF6之上顺序地层合硅膜PS1和绝缘膜IF7。在使用图4描述的过程中，对在存储器单元区域1A和容性元件区域1B中的每一个中的层合膜进行处理，并且去除在外围区域1E中的绝缘膜IF7、硅膜PS1、和绝缘膜IF6，从而使得半导体衬底SB的主表面暴露出来。
在使用图5描述的过程中，在外围区域1E中的半导体衬底SB之上形成ONO膜ON和硅膜PS2。在使用图6描述的过程中，将p型杂质注入在外围区域1E中的硅膜PS2中。在使用图7描述的过程中，在外围区域1E中的硅膜PS2之上形成硅膜PS3。在使用图8描述的过程中，去除在外围区域1E中的硅膜PS3和PS2。在使用图9描述的过程中，去除在外围区域1E中的ONO膜ON，并且因此使半导体衬底SB的主表面暴露出来。
接下来，如图21所示，通过例如CVD方法，在半导体衬底SB的整个主表面之上顺序地形成绝缘膜HM2和HM3。绝缘膜HM2由例如氧化硅膜组成，并且绝缘膜HM3由例如氮化硅膜组成。之后，通过使用光刻技术和蚀刻方法，去除绝缘膜HM2和HM3的在外围区域1E中的部分以及绝缘膜HM2和HM3的在外围电路区域1C中的部分。由此，在外围区域1E中，将在靠近容性元件区域1B和存储器单元区域1A的区域中的绝缘膜HM2和HM3保留下来，并且使半导体衬底SB的主表面暴露在靠近外围电路区域1C的区域中。进一步地，使在外围电路区域1C中的硅膜PS1和绝缘膜IF7从绝缘膜HM2和HM3暴露出来。
此处，绝缘膜HM2和HM3形成为保护形成在存储器单元区域1A和外围电路区域1C中的每一个中的硅膜。由此，以外围区域1E作为边界，去除在外围电路区域1C上的绝缘膜HM2和HM3。进一步地，在存储器单元区域1A中的虚设控制栅极电极DC和虚设存储器栅极电极DM以及在容性元件区域1B中的硅膜PS1中，不仅仅其上表面还有其侧壁都被绝缘膜HM2和HM3覆盖。
之后，通过使用例如湿法蚀刻方法，去除在外围电路区域1C中的硅膜PS1(参照图9)和绝缘膜IF7(参照图9)。此时，由于在存储器单元区域1A和容性元件区域1B中的硅膜PS1至PS3和绝缘膜IF7被绝缘膜HM2和HM3覆盖，所以其不被去除。随后，去除在外围电路区域1C中的绝缘膜IF6，从而使在外围电路区域1C中的半导体衬底SB的主表面暴露出来。
此处，去除绝缘膜IF6，这是因为担心，由于在去除硅膜PS1时损坏了厚度小的绝缘膜IF6，所以当将绝缘膜IF6用作栅极绝缘膜时用于绝缘膜IF6的栅极绝缘膜的可靠性降低。由此，在使用图22描述的过程中，接下来执行用于重新形成用作栅极绝缘膜的绝缘膜的过程。
进一步地，为了去除绝缘膜IF6并且通过这种方式重新布局绝缘膜，一次去除位于绝缘膜IF6之上的硅膜PS1(参照图9)。由于在ONO膜ON(参照图5)的形成工艺中使形成在外围电路区域1C中的硅膜(参照图9)经受了高温度，所以，在改进半导体器件的性能和可靠性方面，不再优选地将硅膜PS1用作在随后的过程中将形成的MISFET的栅极电极。
进一步地，考虑的是，当MISFET形成在外围电路区域1C中并且高k膜形成在配置了MISFET的栅极绝缘膜中时，在形成ONO膜ON之前，在外围电路区域1C中形成高k膜。然而，在这种情况下，担心的是包括高k膜的MISFET不能正常地操作，这是因为在形成ONO膜ON时使高k膜经受了高温度。由此，在本实施例中，在ONO膜ON(参照图5)的形成过程之后，在稍后描述的过程中，形成作为高k膜的绝缘膜HK2(参照图22)。由此，可以增强具有高k膜的MISFET的可靠性。
接下来，如图22所示，通过使用例如热氧化方法等，在半导体衬底SB的主表面之上形成绝缘膜IF10。绝缘膜IF10由例如氧化硅膜组成。绝缘膜IF10是设为在随后的过程中形成在外围电路区域1C中的MISFET的栅极绝缘膜的一部分的膜。然后，通过使用光刻技术和蚀刻方法，去除在存储器单元区域1A和容性元件区域1B中的每一个中的绝缘膜IF10，以将绝缘膜IF10保留在外围电路区域1C中。此时，在外围区域1E中，将绝缘膜IF10甚至保留在未被绝缘膜HM2和HM3覆盖的区域中的半导体衬底SB之上。
之后，通过使用例如CVD方法，在半导体器件SB的整个主表面之上顺序地形成绝缘膜HK2、导电膜T1、硅膜PS4、和绝缘膜HM4。绝缘膜HK2由金属氧化物膜组成，诸如，氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜、或者氧化镧膜。导电膜T1由例如氮化钛膜组成。硅膜PS4由例如多晶硅膜组成。绝缘膜HM4由例如氮化硅膜组成。硅膜PS4是稍后充当虚设栅极电极的半导体膜。由此，绝缘膜HM3和IF10的表面被绝缘膜HK2、导电膜T1、硅膜PS4、和绝缘膜HM4覆盖。
接下来，如图23所示，通过使用光刻技术和蚀刻方法，去除在外围区域1E的一部分处的绝缘膜HM4、硅膜PS4、导电膜T1、和绝缘膜HK2和IF10，从而使半导体衬底SB的上表面暴露出来。即，在外围区域1E中，在包括绝缘膜HK2、导电膜T1、硅膜PS4和绝缘膜HM4的层合膜中形成开口。
接下来，如图24所示，通过使用例如CVD方法，在半导体衬底SB的整个主表面之上形成绝缘膜HM5。形成绝缘膜HM5，以覆盖位于开口内部的侧壁及其底面以及绝缘膜HM4的表面。之后，以在外围区域1E中的开口的底部为边界，通过使用光刻技术和蚀刻方法，去除在存储器单元区域1A、容性元件区域1B和比边界更靠近存储器单元区域1A和容性元件区域1B的区域中的每一个中的绝缘膜HM5。
由此，使在存储器单元区域1A和容性元件区域1B中的每一个中的绝缘膜HM4暴露出来。进一步地，使在比在外围区域1E中的开口更靠近存储器区域1A和容性元件区域1B的区域中的层合膜和绝缘膜HM2和HM3从绝缘膜HM5暴露出来。即，使存在于开口内部并且靠近存储器单元区域1A和容性元件区域1B的一个侧壁从绝缘膜HM5暴露出来，而使另一侧壁保持在被绝缘膜HM5覆盖的状态中。即，由在外围电路区域1C中的绝缘膜IF10和HK2、导电膜T1、硅膜PS4、和绝缘膜HM4组成的层合膜保持被绝缘膜HM5覆盖。由此，位于在外围电路区域1C中的半导体衬底SB之上的层合膜受到绝缘膜HM5的保护。
接下来，如图25所示，通过执行湿法蚀刻，去除在存储器单元区域1A和容性元件区域1B中的绝缘膜HM4、硅膜PS4、导电膜T1、和绝缘膜HK2、HM3和HM2。由此，使由在存储器单元区域1A中的绝缘膜IF5、虚设控制栅极电极DC、绝缘膜IF7、ONO膜ON、和虚设存储器栅极电极DC组成的结构暴露出来，并且使由在容性元件区域1B中的绝缘膜IF4、硅膜PS1、和绝缘膜IF7组成的层合膜暴露出来。进一步地，通过上述蚀刻工艺，使在外围区域1E中的半导体衬底SB暴露出来。
此处，由于由在外围电路区域1C中的绝缘膜IF10和HK2、导电膜T1、硅膜PS4、和绝缘膜HM4组成的层合膜被绝缘膜HM5覆盖，所以其未被去除。之后，通过湿法蚀刻方法去除绝缘膜HM5，来使上在外围电路区域1C中的上述层合膜暴露出来。
接下来，如图26所示，执行与使用图10描述的过程相似的过程，来处理由在外围电路区域1C中的绝缘膜IF10和HK2、导电膜T1、硅膜PS4、和绝缘膜HM4组成的层合膜。由此，在外围电路区域1C中的半导体衬底SB之上形成用于由绝缘膜IF10和HK2、导电膜T1、虚设栅极电极DG、和绝缘膜HM4组成的层合膜的图案。虚设栅极电极DG是由硅膜PS4组成的图案。通过对应过程处理的绝缘膜IF10和绝缘膜HK2分别是配置了在随后的过程中形成在外围电路区域1C中的低击穿电压MISFET的栅极绝缘膜的膜。
接下来，如图27所示，执行与使用图11描述的过程相似的过程。即，在包括虚设控制栅极电极DC和虚设存储器栅极电极DM的结构的两侧的侧壁和在虚设栅极电极DG的两侧的侧壁上分别形成偏置间隔件OF。之后，在位于上述结构旁侧的半导体衬底SB的上表面中形成一对n-型半导体区域EX。在位于虚设栅极电极DG旁侧的半导体衬底SB的上表面中形成一对n-型半导体区域EX。
接下来，如图28所示，执行与使用图12描述的过程相似的过程。即，通过偏置间隔件OF，在包括虚设控制栅极电极DC和虚设存储器栅极电极DM的结构的两侧的侧壁和在虚设栅极电极DG的两侧的侧壁上分别形成侧壁SW。之后，在位于上述结构旁侧的半导体衬底SB的上表面中形成一对n+型半导体区域DF。在位于虚设栅极电极DG旁侧的半导体衬底SB的上表面中形成一对n+型半导体区域DF。由此，每个具有用作延伸区域的n-型半导体区域EX和用作扩散区域的n+型半导体区域DF的源极-漏极区域分别形成在存储器单元区域1A和外围电路区域1C中。
随后，执行用于使注入到源极-漏极区域等中的杂质扩散的热处理。之后，通过使用已知的自对准硅化物工艺，在n+型半导体区域DF和虚设存储器栅极电极DM的上表面之上形成硅化物层S1。此时，甚至在外围区域1E中的半导体衬底SB的上表面之上形成硅化物层S1。
接下来，如图29所示，执行与使用图13描述的过程相似的过程，以形成层间绝缘膜IL1。通过例如CMP方法，执行用于使层间绝缘膜IL1、侧壁SW、偏置间隔件OF、虚设控制栅极电极DC、虚设存储器栅极电极DM、ONO膜ON、硅膜PS1、和虚设栅极电极DG的上表面平面化的抛光过程。由此，去除绝缘膜IF7和HM4，从而使得虚设控制栅极电极DC、虚设存储器栅极电极DM、硅膜PS1、和虚设栅极电极DG的上表面暴露出来。
接下来，如图30所示，执行与使用图14描述的过程相似的过程，从而通过蚀刻去除虚设控制栅极电极DC、硅膜PS3、和虚设栅极电极DG。然而，不去除在外围电路区域1C中的虚设栅极电极DG。
即，此处，首先形成绝缘膜IF11，该绝缘膜IF11覆盖在容性元件区域1B中的硅膜PS1、在外围区域1E中的层间绝缘膜IL1、和在外围电路区域1C中的层间绝缘膜IL1、侧壁SW、偏置间隔件OF和虚设存储器栅极电极DM，并且使虚设控制栅极电极DC、硅膜PS3、和虚设栅极电极DG暴露出来不覆盖它们。绝缘膜IF11如下形成：例如，通过使用CVD方法等，在半导体衬底SB之上形成由例如氧化硅膜或者氮化硅膜组成的绝缘膜，并且之后，通过使用光刻技术和蚀刻方法来处理该绝缘膜。
之后，将绝缘膜IF11用作掩模通过碱性水溶液来执行湿法蚀刻，从而去除虚设控制栅极电极DC和硅膜PS3。例如，将氨水(NH4OH)用作碱性水溶液。此时，将用作已经配置了虚设存储器栅极电极DM(参照图13)的p+型半导体膜的硅膜PS2保留下来不被去除，这是因为其不溶于氨水。
因此，使ONO膜ON的与虚设控制栅极电极DC的侧壁接触的一个侧壁(即，在与半导体衬底SB的主表面垂直的方向上延伸的ONO膜ON)暴露出来，而硅膜PS2与另一个侧壁接触。由于ONO膜ON的被虚设栅极电极DM覆盖的上表面和侧壁保持被硅膜PS2覆盖，所以，在上述湿法蚀刻之前和之后，它们都不经受用于湿法蚀刻的化学溶液。
由于去除了虚设控制栅极电极DC、硅膜PS3、和虚设栅极电极DG，所以在绝缘膜IF5和硅膜PS2之上形成沟槽(凹部、凹陷)。由于在容性元件区域1B中的硅膜PS1和在外围电路区域1C中的虚设栅极电极DG被绝缘膜IF11覆盖，所以其未被去除。
形成在作为在存储器单元区域1A总的栅极绝缘膜的绝缘膜IF5之上的沟槽是已经去除了虚设控制栅极电极DC的区域。在沟槽的两侧的侧壁由偏置间隔件OF配置而成。形成在存储器单元区域1A中的硅膜PS2之上的沟槽是已经去除了硅膜PS3的区域。沟槽的一个侧壁由偏置间隔件OF配置而成，并且其另一侧壁由硅膜PS2的侧壁配置而成。
接下来，如图31所示，执行与使用图15描述的过程相似的过程，从而形成在存储器单元区域1A中的绝缘膜HK1、由金属膜组成的控制栅极电极CG、和存储器栅极电极MG。即，通过绝缘膜HK1在ONO膜ON之上的沟槽内形成金属膜BM，从而形成由硅膜PS2和金属膜BM组成的存储器栅极电极MG。然而，由于与使用图15描述的过程不同，在外围电路区域1C中不形成沟槽，所以在外围电路区域1C中不形成绝缘膜HK1和金属栅极电极。
即，在半导体衬底SB之上，即，在层间绝缘膜IL1之上，包括在沟槽的内表面之上，相继形成绝缘膜HK1和金属膜，以填充在半导体衬底SB之上的沟槽。在绝缘膜HK1的形成过程中，上面描述的每个沟槽的内部未完全填满，并且通过形成上述金属膜来使每个沟槽进入被完全填满的状态。进一步地，甚至在层间绝缘膜IL1之上形成金属膜。
绝缘膜HK1是用于栅极绝缘膜的高k膜。金属膜是用于栅极电极的导电膜。作为绝缘膜HK1，可以使用金属氧化物膜，诸如，氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜、或者氧化镧膜。
作为金属膜，可以使用例如金属膜，诸如，氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳化氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或者铝(Al)膜。进一步地，金属膜可以由这些的层合膜组成。金属膜可以通过使用例如溅射方法等来形成。此处，例如，金属膜由氮化钛(TiN)膜和位于该氮化钛膜之上的铝(Al)膜的层合膜组成。
之后，通过CMP方法等去除位于沟槽外部的不必要的金属膜和绝缘膜HK1，从而将绝缘膜HK1和金属膜嵌入在每个沟槽中。由此，控制栅极电极CG由嵌入在存储器单元区域1A中的绝缘膜IF5之上的沟槽中的金属膜形成。进一步地，存储器栅极电极MG由嵌入在存储器单元区域1A中的硅膜PS2之上的沟槽中的金属膜BM和硅膜PS2形成。存储器栅极电极MG的栅极长度为例如大约40nm。
由此，在存储器单元区域1A中形成包括控制晶体管和存储器晶体管的存储器单元MC。
接下来，如图32所示，通过例如CVD方法，形成覆盖半导体衬底SB的整个主表面的绝缘膜IF12。之后，通过使用光刻技术和蚀刻方法，去除在外围区域1E和外围电路区域1C中的每一个中的绝缘膜12。由此，在通过绝缘膜IF12覆盖存储器单元区域1A和容性元件区域1B的同时，使虚设栅极电极DG暴露出来。
随后，通过湿法蚀刻方法，去除在外围电路区域1C中的虚设栅极电极DG，从而使导电膜T1的上表面暴露出来。由此，在由绝缘膜IF10和HK2和导电膜T1组成的层合膜之上形成沟槽。
接下来，如图33所示，在外围电路区域1C中的沟槽中形成作为由金属膜组成的金属栅极电极的栅极电极G1。
即，首先，通过例如溅射方法在半导体衬底SB之上，即，在层间绝缘膜IL1之上，包括在上述内表面之上，形成金属膜，以填充在半导体衬底SB之上的每个沟槽。通过形成金属膜，使每个沟槽进入被完全填满的状态。进一步地，甚至在层间绝缘膜IL1之上形成金属膜。
作为金属膜，可以使用例如金属膜，诸如，氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳化氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或者铝(Al)膜。进一步地，金属膜可以由这些的层合膜组成。
之后，通过CMP方法等，去除位于沟槽中的每一个的外部的不必要的金属膜，从而将金属膜嵌入在每个沟槽中。因此，栅极电极G1由嵌入在沟槽中的金属膜形成。由此，在外围电路区域1C中形成低击穿电压MISFETQ1。
即，在外围电路区域1C中，栅极电极G1和形成在位于栅极电极G1旁侧的半导体衬底SB的上表面中的这对源极-漏极区域配置了低击穿电压MISFETQ1。绝缘膜HK2和直接设置在栅极电极G1下方的绝缘膜IF10配置了MISFETQ1的栅极绝缘膜。进一步地，直接设置在栅极电极G1下方的导电膜T1配置了MISFETQ1的栅极电极的一部分。
接下来，如图34所示，执行与使用图16至图19描述的过程相似的过程，以制造根据本实施例的半导体器件。即，在容性元件区域1B中的硅膜PS1的上表面之上选择性地形成硅化物层S2，并且之后在半导体衬底SB之上形成层间绝缘膜IL2和接触塞CP。
甚至在如使用图17和图19描述的本实施例中，形成相对于存储器单元的供电区域1D。在本实施例中的供电区域1D在结构上与在图17和图19中示出的供电区域1D相同。即，形成在供电区域1D中的接触塞CP耦合至配置了存储器单元MC的存储器栅极电极MG的硅膜PS2和金属膜BM中的每一个(参照图34)。
<根据本实施例的半导体器件的有益效果>
根据本实施例的半导体器件能够获得与实施例1相似的有益效果。即，在本实施例中，配置了非易失性存储器的存储器单元MC的存储器栅极电极MG部分地由金属膜配置而成，而不是仅仅由硅膜PS2配置而成，从而使得能够微型化存储器栅极电极MG并且减小其电阻。因此，可以改进半导体器件的性能。进一步地，控制栅极电极CG配置为金属栅极电极，从而使得能够微型化控制栅极电极CG并且减小其电阻。由此，可以改进半导体器件的性能。
进一步地，作为存储器栅极电极MG的一部分并且与ONO膜ON接触的部分由p+型硅膜PS2配置而成。由此，由于，当采用用于将空穴从存储器栅极电极MG注入到ONO膜ON中的擦除系统(FN系统)进行非易失性存储器的擦除操作时，可以将空穴从p+型硅膜PS2注入到ONO膜ON中，所以可以适当地执行擦除操作。由此，可以改进半导体器件的性能。
此外，如使用图17和图19描述的，接触塞CP耦合至配置了存储器栅极电极MG的硅膜PS2和金属膜BM两者。因此，可以防止每个存储器单元MC的性能由于接触塞CP的耦合状态的变化而发生改变，而接触塞CP的耦合状态的变化是由耦合至在供电区域1D中的仅仅硅膜PS2、仅仅金属膜BM或者其两者等等以执行向每个存储器单元MC的存储器栅极电极MG的供电而引起的。因此，可以改进半导体器件的性能。
再进一步地，由于可以通过形成较大宽度的接触塞PC并且将接触塞C耦合至硅膜PS2和金属膜BM两者来抑制在存储器栅极电极MG中的电压降，所以可以改进半导体器件的性能。
<根据本实施例的半导体器件的制造方法的有益效果>
在如上面描述的根据本实施例的半导体器件的制造方法中，通过将它们嵌入到沟槽中的方法，通过后栅极工艺，来形成配置了存储器单元MC的绝缘膜HK1和控制栅极电极CG和配置了存储器栅极电极MG的金属膜BM。另一方面，可以通过按照与执行先栅极工艺的情况相似的方式将形成在半导体衬底SB之上的膜图案化，来形成配置了在外围电路区域1C中的MISFETQ1的绝缘膜HK2和导电膜T1。
由此，增强了形成在半导体衬底SB之上的每个元件的形成方法的自由度。因此，可以使用已知的制造方法或者现有的制造装置来形成在部分区域中的半导体元件，而不通过较新的制造方法或者制造装置来形成所有半导体元件。由此，由于可以通过具有好制造结果的装置来形成对应的半导体元件，所以可以防止半导体器件的可靠性的降低。
此外，根据本实施例的半导体器件能够获得与实施例1相似的有益效果。即，通过根据本实施例的半导体器件的制造方法制造而成的半导体器件具有与根据上面描述的本实施例的半导体器件相似的有益效果。即，可以通过使用用于配置了存储器单元MC的控制栅极电极CG和存储器栅极电极MG的金属膜来实现半导体器件的微型化并且减小其电阻。进一步地，可以通过将p+型硅膜PS2用作存储器栅极电极MG的一部分来适当地执行擦除操作。此外，将接触塞CP耦合至硅膜PS2和金属膜BM两者，从而使得可以抑制在存储器栅极电极MG中的电压降并且抑制在存储器单元MC之中的性能变化。
进一步地，在本实施例中，与在未形成虚设栅极电极等而采用所谓的先栅极工艺的情况相比，由于可以通过后栅极工艺来形成控制栅极电极CG和在存储器单元MC中的存储器栅极电极MG的部分，所以可以使半导体器件易于微型化。
此外，在本实施例中，在通过ONO膜ON(参照图5)的形成工艺使由硅膜组成的虚设控制栅极电极DC和虚设栅极电极DG(参照图26)两者经受高温度之后，使用后栅极工艺来形成在图34中示出的控制栅极电极CG和栅极电极G1。因此，可以改进半导体器件的可靠性。
再进一步地，在本实施例中，由于不需要在使用图8描述的蚀刻过程中高精确度地调整侧壁类虚设存储器栅极电极DM的高度，所以可以易于通过已知的后栅极工艺来形成控制栅极电极CG和作为存储器栅极电极MG的部分的金属膜BM。即，由于形成存储器栅极电极MG不要求高精确度，所以可以改进半导体器件的可靠性。
再进一步地，在各个虚设栅极电极的去除过程中，这已经使用图30进行了描述，将硅膜PS2保留为与ONO膜ON的在与半导体衬底SB的主表面垂直的方向上延伸的侧壁接触。因此，可以防止发生不稳定的状态，即，当未保留硅膜PS2处，厚度小的ONO膜ON变得易于坍塌。
再进一步地，当如上面描述的(参照图30)去除各个虚设栅极电极时，与形成有虚设存储器栅极电极DM的区域相对的ONO膜ON，即，氧化硅膜OX2(参照图5)，被硅膜PS2覆盖。因此，可以防止由于使ONO膜ON的表面经受用于去除虚设栅极电极DM等的化学溶液而损坏氧化硅膜OX2。进一步地，可以防止由于在ONO膜ON中发生不期望的界面能级而不能正常操作存储器单元MC，并且防止由于相同原因性能在存储器单元MC之间发生变化。因此，可以改进半导体器件的可靠性。
再进一步地，在本实施例中，虽然配置了存储器单元MC的控制栅极电极CG和存储器栅极电极MG以及在外围电路区域1C中的MISFETQ1的栅极电极G1分别配置为包括如图34所示的金属膜，但是也可以单独地形成元件，每个元件与形成在容性元件区域1B中的容性元件一样都具有电极但是不包括金属膜和绝缘膜HK1。即，可以改进安装到半导体器件上的每个元件的自由度。(实施例3)
在形成有存储器单元的情况下，将使用图35至图39对本实施例进行阐释，其中在与半导体衬底的主表面垂直的方向上延伸的垂直部分和沿着半导体衬底的主表面延伸的水平部分在配置了存储器栅极电极的半导体膜的厚度方面彼此不同。图35至图39是用于描述根据本实施例的半导体器件的制造过程的截面图。
首先，执行与使用图1至图6描述的过程相似的过程，以较高浓度将p型杂质引入到硅膜PS2中。
接下来，如图35所示，通过使用例如离子注入方法，以较高浓度从半导体衬底SB上方将n型杂质(例如，砷(As)或者磷(P))注入到硅膜PS2的上表面中。由此，在硅膜PS2的上表面之上形成n+型半导体层NF。
从与半导体衬底SB的主表面垂直的方向来执行此处的离子注入。这是为了防止将n型杂质通过离子注入过程注入到形成为与虚设控制栅极电极DC的侧壁相邻的硅膜PS2的侧壁中。进一步地，形成从硅膜PS2的上表面到在到硅膜PS2的途中的某一深度的n+型半导体层NF，无需在从硅膜PS2的上表面到其下表面的整个表面之上形成n+型半导体层NF。即，n+型半导体层NF的形成深度不到达硅膜PS2的底面。即，此处，以仅仅在硅膜PS2内的上表面附近形成n+型半导体层NF为目标，来离子注入n型杂质。
接下来，如图36所示，执行与使用图7至图13描述的过程相似的过程来形成层间绝缘膜IL1。通过例如CMP方法来执行抛光过程，以便使层间绝缘膜IL1、侧壁SW、偏置间隔件OF、虚设控制栅极电极DC、虚设存储器栅极电极DM、ONO膜ON、硅膜PS1、和虚设栅极电极DG的上表面平面化。虚设存储器栅极电极DM包括硅膜PS2和PS3和n+型半导体层NF。
在抛光过程之后，仅仅在硅膜PS2的具有L形截面形状的底部处，即，硅膜PS2的沿着半导体衬底SB的主表面延伸的上表面，形成n+型半导体层NF。硅膜PS3的一个侧壁与作为p+型半导体膜的硅膜PS2的侧壁接触，而硅膜PS3的底面与n+型半导体层NF的上表面接触。换言之，n+型半导体层NF不形成在硅膜PS3与虚设控制栅极电极DC之间，而是将硅膜PS2形成在其间。另一方面，从硅膜PS3侧，在硅膜PS3与半导体衬底SB之间顺序地形成n+型半导体层NF和硅膜PS2。
接下来，如图37所示，执行与使用图14描述的过程相似的过程，来通过湿法蚀刻方法去除虚设控制栅极电极DC、硅膜PS3、和虚设栅极电极DG。此处，将碱性水溶液用作用于湿法蚀刻的化学溶液。此时，在去除硅膜PS3的过程中，也通过湿法蚀刻方法去除在硅膜PS3下方的n+型半导体层NF。然而，由于作为p+型半导体膜的硅膜PS2不溶于碱性水溶液，所以其保留下来未被去除。
这被认为是因为以下原因而发生：由于在蚀刻之时发生的反应中发生了电子转移，所以，与包含许多电子的n型半导体膜相比，包含许多空穴的p型半导体膜具有难以相对于碱性水溶液等被去除的性质。由此，由于p型半导体膜在蚀刻速率方面变得比n型半导体膜更慢，所以在上述湿法蚀刻中，n+型半导体层NF被去除而硅膜PS2保留下来未被去除。相似地，这种蚀刻速率方面的差异不仅仅发生在进行湿法蚀刻的情况下，也发生在执行干法蚀刻的情况下。
由此，硅膜PS2的在其与半导体衬底SB的主表面垂直的方向上延伸的部分处的厚度变得大于硅膜PS2的在其沿着半导体衬底SB的主表面延伸的部分处的厚度。在下文中，在具有L形截面形状的硅膜PS2中，将在与半导体衬底SB的主表面垂直的方向上延伸的部分称为垂直部分，并且将沿着半导体衬底SB的主表面延伸的部分称为水平部分。
例如，即使当执行使用图5描述的膜形成过程时，硅膜PS2的垂直部分具有比水平部分更小的厚度，通过如上面描述的去除形成在硅膜PS2的水平部分的上表面之上的n+型半导体层NF，硅膜PS2的垂直部分在厚度方面变得比水平部分更大。
接下来，如图38和图39所示，执行与使用图15至图19描述的过程相似的过程，从而形成存储器单元MC、用于存储器单元MC的供电部分、容性元件、和低击穿电压MISFETQ1。由此，制造根据本实施例的半导体器件。在本实施例中，在通过使用图15描述的嵌入过程中形成的金属膜BM在厚度方面大于在实施例1中描述的结构中的金属膜BM(参照图18)。这是因为，在图38和图39中示出的本实施例中的硅膜PS2的水平部分的厚度小于硅膜PS2的垂直部分的厚度。
<根据本实施例的半导体器件的有益效果及其制造方法>
本实施例能够获得与实施例1相似的有益效果。
进一步地，在本实施例中，与实施例1不同，使硅膜PS2的水平部分的厚度小于硅膜PS2的垂直部分的厚度。由此，可以将沉积得更大的金属膜BM嵌入到直接设置在硅膜PS2上方的沟槽中。在这种情况下，与硅膜PS2的垂直部分和水平部分具有相同厚度的情况相比，可以使金属膜BM的厚度和体积为大。由此，由于金属膜BM在配置了存储器栅极电极MG的硅膜PS2和金属膜BM中所占比例变大，所以可以实现存储器栅极电极MG的微型化并且减小其电阻。
作为增加金属膜BM在存储器栅极电极MG中的所占比例的方法，可以考虑，例如，将在使用图5描述的过程中形成的硅膜PS2的厚度设置为小。然而，在该方法中，出现的问题是，由于沿着控制栅极电极CG的侧壁形成的硅膜PS2的垂直部分的厚度也变小，所以在控制栅极电极CG与存储器栅极电极MG之间的击穿电压也随着形成彼此靠近的金属膜BM和控制栅极电极CG而减小。
进一步地，作为减小硅膜PS2的水平部分的厚度的方法，可以考虑，例如，在通过使用图5描述的过程之后，通过各向异性蚀刻(干法蚀刻)部分地回蚀刻硅膜PS2的上表面。然而，在该方法中，有如下可能性：由于硅膜PS2经受各向异性蚀刻，所以会损坏硅膜PS2。进一步地，在干法蚀刻中难以高精确度地去除硅膜PS2的期望区域。由此，在尝试通过回蚀刻去除硅膜PS2的水平部分的一部分时，出现的问题是，当包括硅膜PS2的存储器栅极电极MG的可靠性降低时，存储器单元MC不能正常地操作，或者在存储器单元MC之中性能发生变化等。
另一方面，由于在本实施例中通过湿法蚀刻方法去除n+型半导体层NF(参照图36)，所以可以防止损坏在图38中示出的硅膜PS2。进一步地，通过离子注入方法进行的n+型半导体层NF的形成过程以及通过湿法蚀刻方法进行的n+型半导体层NF的去除过程，来高精确度地制成硅膜PS2的水平部分。另外，可以通过使硅膜PS2的垂直部分的厚度保持大于硅膜PS2的水平部分的厚度，来防止由于控制栅极电极CG和金属膜BM接近彼此而导致的击穿电压的降低。因此，可以改进半导体器件的可靠性。
(实施例4)
在形成有存储器单元的情况下，将使用图40至图44对本实施例进行阐释，其中在与半导体衬底的主表面垂直的方向上延伸的垂直部分和沿着半导体衬底的主表面延伸的水平部分在配置了存储器栅极电极的半导体膜的厚度方面彼此不同。图40至图44分别是用于描述根据本实施例的半导体器件的制造过程的截面图。
首先，执行与使用图1至图6描述的过程相似的过程，从而以较高浓度将p型杂质引入到硅膜PS2中。此处，在本实施例中，使在与使用图5描述的过程相似的过程中形成的硅膜PS2的厚度小于在实施例1中在使用图5描述的过程中形成的硅膜PS2的厚度。
接下来，如图40所示，通过使用例如CVD方法，在硅膜PS2之上形成硅膜PS5。硅膜PS5由例如几乎未引入杂质的多晶硅膜组成。即，硅膜PS5是本征半导体膜。硅膜PS5形成为覆盖硅膜PS2的上表面和侧壁。
接下来，如图41所示，以较高浓度从半导体衬底SB上方将p型杂质(例如，硼(B))注入在硅膜PS5的上表面中。由此，在硅膜PS5的上表面中形成p+型半导体层PF。p+型半导体层PF形成在位于虚设控制栅极电极DC之上和旁侧的硅膜PS5的水平部分中。
从与半导体衬底SB的主表面垂直的方向来执行此处的离子注入。这是为了防止将p型杂质通过离子注入过程注入到形成为与虚设控制栅极电极DC的侧壁相邻的硅膜PS5的侧壁中。此处，p+型半导体层PF形成在从硅膜PS5的上表面到其下表面的整个表面之上。即，p+型半导体层PF的形成深度从硅膜PS5的上表面到达其底面。硅膜PS5的水平部分具有充当p+型半导体衬底PF的整个厚度。
之后，执行用于使注入在硅膜PS5中的p型杂质扩散的热处理。由此，由于p型杂质扩散在硅膜PS5内，所以形成在位于虚设控制栅极电极DC的旁侧的硅膜PS5的水平部分中的p+型半导体层PF的形成区域在横向方向上扩大。由此，在水平部分中的p+型半导体层PF的端部到达硅膜PS2的沿着虚设控制栅极电极DC的侧壁延伸的垂直部分的侧壁。
即，硅膜PS5的与硅膜PS2的沿着虚设控制栅极电极DC延伸的垂直部分的侧壁接触的垂直部分是非掺杂本征半导体膜。另一方面，在硅膜PS5内形成注入有浓度较高的p型杂质的p+型半导体层PF，该p+型半导体层PF是直接位于硅膜PS5的垂直部分下方的部分并且形成为与硅膜PS2的位于虚设控制栅极电极DC旁侧的水平部分的上表面接触。即，p+型半导体层PF形成在硅膜PS5的位于虚设控制栅极电极DC旁侧的整个底面之上。
接下来，如图42所示，执行与使用图7至图13描述的过程相似的这些过程，从而形成层间绝缘膜IL1。通过例如CMP方法来执行抛光过程，以便使层间绝缘膜IL1、侧壁SW、偏置间隔件OF、虚设控制栅极电极DC、虚设存储器栅极电极DM、ONO膜ON、硅膜PS1、和虚设栅极电极DG的上表面平面化。由此，去除已经形成在虚设控制栅极电极DC、虚设存储器栅极电极DM、硅膜PS1、和虚设栅极电极DG之上的p+型半导体层PF和绝缘膜IF7。虚设存储器栅极电极DM包括硅膜PS2、PS3和PS5、和p+型半导体层PF。
在抛光过程之后，将p+型半导体层PF形成为与硅膜PS2的具有L形截面形状的水平部分的上表面接触。不在其他区域中形成p+型半导体层PF。硅膜PS2的垂直部分通过ONO膜ON与虚设控制栅极电极DC的一个侧壁相邻。作为本征半导体膜的硅膜PS5直接形成在p+型半导体衬底PF上方，而p+型半导体衬底PF与硅膜PS2的垂直部分的侧壁中的与在形成有虚设控制栅极电极DC的区域相对的一侧的侧壁接触。即，硅膜PS5和位于硅膜PS5下方的p+型半导体层PF与硅膜PS2的垂直部分的一个侧壁接触。硅膜PS3的一个侧壁与作为p+型半导体膜的硅膜PS5的侧壁接触，而硅膜PS3的底面与p+型半导体层PF的上表面接触。
接下来，如图43所示，执行与使用图14描述的过程相似的过程，从而通过湿法蚀刻方法去除虚设控制栅极电极DC、硅膜PS3、和虚设栅极电极DG。此处，将碱性水溶液用作用于湿法蚀刻的化学溶液。在通过湿法蚀刻方法去除作为本征半导体膜的硅膜PS3的对应过程中，也去除作为与硅膜PS3的侧壁接触的本征半导体膜的硅膜PS5。然而，由于形成在硅膜PS3下方的p+型半导体层PF不溶于碱性水溶液，所以其保留下来未被去除。
由此，当将由作为p型半导体膜的硅膜PS2和p+型半导体层PF组成的层合膜假设为单层的半导体膜时，可以将半导体膜假设为具有由垂直部分和水平部分组成的L形截面形状的膜。即，半导体膜的垂直部分仅仅由硅膜PS2组成，并且半导体膜的水平部分由硅膜PS2和位于硅膜PS2之上的p+型半导体层PF组成。由于硅膜PS2的垂直部分和水平部分具有彼此基本上相同的厚度，所以包括p+型半导体层PF的半导体膜的水平部分的厚度大于不包括p+型半导体层PF的半导体膜的垂直部分的厚度。
接下来，如图44所示，执行与使用图15描述的过程相似的过程，以形成存储器单元MC、用于存储器单元MC的供电部分、容性元件、和低击穿电压MISFETQ1。由此，制造根据本实施例的半导体器件。存储器单元MC的存储器栅极电极MG由硅膜PS2、金属膜BM、和p+型半导体层PF组成。在本实施例中，在使用图15描述的嵌入过程中形成的金属膜BM在纵横比上小于在实施例1中描述的结构中的金属膜BM(参照图18)。这是因为，在图44中示出的本实施例中的硅膜PS2的垂直部分的厚度小于硅膜PS2的水平部分和位于水平部分之上的p+型半导体层PF的总厚度。
<根据本实施例的半导体器件的有益效果及其制造方法>
本实施例能够获得与实施例1相似的有益效果。
进一步地，在本实施例中，与实施例1不同，配置了存储器栅极电极MG的半导体膜(即，由硅膜PS2和p+型半导体层PF组成的p型半导体膜)的水平部分的厚度大于半导体膜的垂直部分的厚度。由此，嵌入在直接设置在硅膜PS2上方的沟槽中的金属膜BM的纵横比变小。即，与实施例1相比，可以使金属膜BM的高度与其宽度之比为小。
这是因为，由硅膜PS2和p+型半导体层PF组成的半导体膜的水平部分的厚度大于半导体膜的垂直部分的厚度，并且从而，可以使在使用图43描述的过程中形成的并且直接开设在硅膜PS2和p+型半导体层PF上方的沟槽的纵横比为小。即，可以使沟槽的深度，即，在与半导体衬底SB的主表面垂直的方向上从层间绝缘膜IL1的上表面到p+型半导体层PF的上表面的距离，小于在实施例1中的沟槽的深度。由此，可以改进嵌入在沟槽中的金属膜BM的嵌入性质。
即，担心的是，在促进了半导体器件的微型化并且沟槽的宽度变小时，变得难以将金属膜BM和绝缘膜HK1完全地嵌入在沟槽深度为大的沟槽中。另一方面，由于在本实施例中可以使沟槽的深度更浅，所以可以更加可靠地将金属膜BM和绝缘膜HK1嵌入在沟槽中。由此，可以增强半导体器件的可靠性，并且可以改进半导体器件的制造过程的良率。进一步地，由于变得易于将金属膜BM嵌入在窄沟槽中，所以可以进一步使存储器单元MC微型化。由此，可以改进半导体器件的性能。
虽然已经基于优选实施例对上面本发明人所做的本发明进行了具体地描述，但是本发明不限于前述实施例。不言自明的是，在不脱离本发明的主旨的范围内，可以对其做出各种改变。

Claims (16)

1.一种制造配备有非易失性存储器的存储器单元的半导体器件的方法，包括以下步骤：
(a)提供半导体衬底；
(b)通过第一绝缘膜在所述半导体衬底之上形成第一虚设栅极电极；
(c)顺序地形成在其内部具有电荷积聚部分的第二绝缘膜、每一个都具有p型导电类型的第一半导体膜和第二半导体膜，以便覆盖所述第一虚设栅极电极的侧壁以及从与所述侧壁相邻的所述第一绝缘膜暴露出来的所述半导体衬底；
(d)处理所述第一半导体膜和所述第二半导体膜，从而通过所述第二绝缘膜在所述第一虚设栅极电极的所述侧壁之上形成包括所述第一半导体膜和所述第二半导体膜的第二虚设栅极电极；
(e)形成第一层间绝缘膜，以便覆盖所述第一虚设栅极电极和所述第二虚设栅极电极；
(f)对所述第一层间绝缘膜进行抛光，以使所述第一虚设栅极电极和所述第二虚设栅极电极暴露出来；
(g)去除配置了所述第二虚设栅极电极的所述第二半导体膜、和所述第一虚设栅极电极；
(h)在对应于在所述(g)步骤中去除了所述第一虚设栅极电极的区域的第一沟槽中形成对应于用于所述存储器单元的金属栅极电极的第一栅极电极，并且在对应于在所述(g)步骤中去除了所述第二半导体膜的区域的第二沟槽中形成金属膜，从而形成包括所述第一半导体膜和所述金属膜的、用于所述存储器单元的第二栅极电极。
2.根据权利要求1所述的方法，进一步包括步骤(i)：形成耦合至所述第一半导体膜和所述金属膜两者的接触塞。
3.根据权利要求1所述的方法，
其中所述(c)步骤包括以下步骤：
(c1)在所述半导体衬底之上顺序地形成所述第二绝缘膜和第三半导体膜；
(c2)将p型杂质注入在所述第三半导体膜中，从而形成由所述第三半导体膜组成的所述第一半导体膜；以及
(c3)在所述第一半导体膜之上形成所述第二半导体膜。
4.根据权利要求1所述的方法，其中在所述(h)步骤中，在所述第一沟槽中顺序地形成介电常数比氮化硅更高的第一高介电常数绝缘膜和所述第一栅极电极，并且
其中在所述第二沟槽中顺序地形成介电常数比氮化硅更高的第二高介电常数绝缘膜和所述金属膜，以便形成所述第二栅极电极。
5.根据权利要求1所述的方法，其中在所述(d)步骤中，回蚀刻所述第一半导体膜和所述第二半导体膜，从而形成像与所述第一虚设栅极电极的所述侧壁相邻的侧壁的所述第二虚设栅极电极。
6.根据权利要求1所述的方法，进一步包括以下步骤：
(c4)在所述(d)步骤之后并且在所述(e)步骤之前，在所述半导体衬底的上表面中形成所述存储器单元的第一源极-漏极区域。
7.根据权利要求3所述的方法，进一步包括以下步骤：
(c5)在所述(c2)步骤之后并且在(c3)步骤之前，从与所述半导体衬底的主表面垂直的方向将n型杂质注入在所述第一半导体膜的上表面中，从而形成从所述第一半导体膜的所述上表面到在到所述第一半导体膜途中的某个深度的n型半导体层，
其中在所述(g)步骤中，去除所述第一虚设栅极电极、所述第二半导体膜、和所述n型半导体层。
8.根据权利要求3所述的方法，进一步包括以下步骤：
(c6)在所述(c2)步骤之后，在所述第一半导体膜之上沉积第四半导体膜；以及
(c7)在所述(c3)步骤之前，从与所述半导体衬底的所述主表面垂直的方向将p型杂质注入在所述第四半导体膜的沿着所述半导体衬底的所述主表面延伸的部分中，从而在所述第四半导体膜的一部分中形成p型半导体层，
其中在所述(g)步骤中，去除所述第一虚设栅极电极、所述第二半导体膜、以及与所述第二绝缘膜的所述侧壁接触的所述第四半导体膜，并且在所述(g)步骤之后，使用所述p型半导体层来覆盖所述第一半导体膜的上表面。
9.根据权利要求4所述的方法，进一步包括以下步骤：
(d1)在所述(d)步骤之后，通过第三绝缘膜在所述半导体衬底之上形成第三虚设栅极电极；以及
(d2)在所述(e)步骤之前，在位于所述第三虚设栅极电极旁侧的所述半导体衬底的上表面中形成第二源极-漏极区域，
其中在所述(e)步骤中，形成所述第一层间绝缘膜以便覆盖所述第一至第三虚设栅极电极，
其中在所述(f)步骤中，对所述第一层间绝缘膜进行抛光以使所述第一至第三虚设栅极电极暴露出来，
其中在所述(g)步骤中，去除所述第一栅极电极、所述第二半导体膜、和所述第三虚设栅极电极，
其中在所述(h)步骤中，形成所述第一栅极电极、所述第二栅极电极、和所述第一高介电常数绝缘膜，并且
其中在所述(g)步骤中，在对应于去除了所述第三虚设栅极电极的区域的第三沟槽中，顺序地形成介电常数比氮化硅更高的第三高介电常数绝缘膜、和对应于用于MISFET而非所述存储器单元的金属栅极电极的第三栅极电极。
10.根据权利要求4所述的方法，进一步包括以下步骤：
(d1)在所述(d)步骤之后，在所述半导体衬底之上顺序地形成第三绝缘膜、介电常数比氮化硅更高的第三高介电常数绝缘膜、和第三虚设栅极电极；以及
(d2)在所述(e)步骤之前，在位于所述第三虚设栅极电极旁侧的所述半导体衬底的上表面中形成第二源极-漏极区域，
其中在所述(e)步骤中，形成所述第一层间绝缘膜以便覆盖所述第一至第三虚设栅极电极，
其中在所述(f)步骤中，对所述第一层间绝缘膜进行抛光以使所述第一至第三虚设栅极电极暴露出来，并且
其中所述方法进一步包括以下步骤：
(g1)在所述(g)步骤之前或者在所述(h)步骤之后，去除所述第三虚设栅极电极，并且，在对应于去除了设置在所述第三高介电常数绝缘膜之上的所述第三虚设栅极电极的区域的第三沟槽中，形成对应于用于MISFET而非所述存储器单元的金属栅极电极的第三栅极电极。
11.根据权利要求1所述的方法，
其中在所述(b)步骤中，形成所述第一绝缘膜和所述第一虚设栅极电极，并且通过第四绝缘膜在所述半导体衬底之上形成第五半导体膜，从而形成具有所述半导体衬底和所述第五半导体膜的容性元件，
其中在所述(e)步骤中，形成所述第一层间绝缘膜以便覆盖所述第一虚设栅极电极、所述第二虚设栅极电极、和所述第五半导体膜，
其中在所述(f)步骤中，对所述第一层间绝缘膜进行抛光以使所述第一虚设栅极电极、所述第二虚设栅极电极、和所述第五半导体膜暴露出来，并且
其中在所述(g)步骤中，保留所述第五半导体膜，并且去除所述第一虚设栅极电极和所述第二半导体膜。
12.一种半导体器件，包括：
半导体衬底；以及
存储器单元，包括：
第一栅极电极，对应于金属栅极电极，所述第一栅极电极通过第一绝缘膜而形成在所述半导体衬底之上，
第二栅极电极，通过在其内部具有电荷积聚部分的第二绝缘膜而形成在所述第一栅极电极的侧壁中的一个侧壁之上，以及
源极-漏极区域，形成在所述半导体衬底的主表面中，
其中所述第二栅极电极通过所述第二绝缘膜而形成在所述半导体衬底之上，
其中所述第二栅极电极包括金属膜，并且进一步包括具有p型导电性的第一半导体膜，所述第一半导体膜从在所述金属膜与所述第一栅极电极之间的区域到在所述金属膜与所述半导体衬底之间的区域连续地形成，
其中介电常数比氮化硅更高的第一高介电常数绝缘膜介于所述金属膜与所述第一半导体膜之间，并且
其中电耦合至所述金属膜和所述第一半导体膜的接触塞形成在所述存储器单元之上。
13.根据权利要求12所述的半导体器件，
其中所述第一半导体膜的形成在所述金属膜与所述第一栅极电极之间的第一部分的厚度大于所述第一半导体膜的形成在所述金属膜与所述半导体衬底之间的第二部分的厚度。
14.根据权利要求12所述的半导体器件，
其中所述第一半导体膜的形成在所述金属膜与所述第一栅极电极之间的第一部分的厚度小于所述第一半导体膜的形成在所述金属膜与所述半导体衬底之间的第二部分的厚度。
15.根据权利要求14所述的半导体器件，
其中所述第一半导体膜包括具有p型导电类型的第二半导体膜，所述第二半导体膜从在所述金属膜与所述第一栅极电极之间的区域到在所述金属膜与所述半导体衬底之间的区域连续地形成，并且所述第一半导体膜进一步包括p型半导体层，所述p型半导体层形成在所述金属膜与所述半导体衬底之间的所述第二半导体膜之上。
16.根据权利要求12所述的半导体器件，其中所述存储器单元包括控制晶体管和存储器晶体管，
其中所述控制晶体管具有对应于控制栅极电极的所述第一栅极电极、和所述源极-漏极区域，并且
其中所述存储器晶体管具有对应于存储器栅极电极的所述第二栅极电极、和所述源极-漏极区域。
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