CN109786230B - 半导体器件及其制造方法 - Google Patents
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- CN109786230B CN109786230B CN201811234733.6A CN201811234733A CN109786230B CN 109786230 B CN109786230 B CN 109786230B CN 201811234733 A CN201811234733 A CN 201811234733A CN 109786230 B CN109786230 B CN 109786230B
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 133
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 57
- 230000015654 memory Effects 0.000 claims abstract description 293
- 230000005669 field effect Effects 0.000 claims abstract description 75
- 229910052751 metal Inorganic materials 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 37
- 230000001681 protective effect Effects 0.000 claims abstract description 28
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 abstract description 19
- 230000004048 modification Effects 0.000 description 28
- 238000012986 modification Methods 0.000 description 28
- 230000015572 biosynthetic process Effects 0.000 description 25
- 239000000758 substrate Substances 0.000 description 15
- 230000006866 deterioration Effects 0.000 description 14
- 238000005530 etching Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 9
- 230000002411 adverse Effects 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 101000987581 Homo sapiens Perforin-1 Proteins 0.000 description 6
- 102100028467 Perforin-1 Human genes 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 101150055709 SNF1 gene Proteins 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 102100038837 2-Hydroxyacid oxidase 1 Human genes 0.000 description 3
- 101001015570 Arabidopsis thaliana Glycolate oxidase 1 Proteins 0.000 description 3
- 101710131019 Glycolate oxidase 2 Proteins 0.000 description 3
- 101001031589 Homo sapiens 2-Hydroxyacid oxidase 1 Proteins 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910010038 TiAl Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
Abstract
本发明涉及半导体器件及其制造方法。一种半导体器件以及制造该半导体器件的方法，在该半导体器件中，改进了与包括金属栅极电极的场效应晶体管一起封装的可重写存储器单元的保持特性。该半导体器件包括具有金属栅极电极的场效应晶体管和可重写存储器单元。该制造方法包括用金属栅极电极替换伪栅极电极的步骤。在用金属栅极电极替换伪栅极电极的步骤之前，该方法包括使存储器单元的高度低于伪栅极电极的高度并形成用于覆盖存储器单元的保护膜的步骤。
Description
相关申请的交叉引用
于2017年11月14日提交的日本专利申请No.2017-219407的公开，包括说明书、附图和摘要，通过引用整体并入本文。
技术领域
本发明涉及半导体器件及其制造技术，更具体地讲，涉及一种包括具有金属栅极电极的场效应晶体管和存储器单元的半导体器件以及可用于制造其的技术。
背景技术
日本未审专利申请公布No.2016-51745描述了一种用于包括高度低的存储器单元和高度高的场效应晶体管的半导体器件的技术。
日本未审专利申请公布No.Hei 9(1997)-289298描述了一种用于在阶梯式半导体衬底的上层区域和下层区域中的每一个中形成场效应晶体管的技术。
发明内容
制造包括具有金属栅极电极的场效应晶体管和可重写存储器单元的半导体器件的过程可包括用金属栅极电极替换伪栅极电极的步骤。本发明人新发现，在包括上述替换步骤的半导体器件制造方法中，出现可重写存储器单元的保持特性的劣化。因此，在包括用金属栅极电极替换多晶硅膜的伪栅极电极的步骤的半导体器件制造方法中，需要改进与包括金属栅极电极的场效应晶体管一起封装的可重写存储器单元的保持特性。
本发明的上述和另外的目的和新颖特征将从本说明书中的以下详细描述和附图更充分地显现。
根据本发明的一个方面，提供了一种用于半导体器件的半导体器件制造方法，该半导体器件包括具有金属栅极电极的场效应晶体管和可重写存储器单元，该方法包括用金属栅极电极替换伪栅极电极的步骤。在用金属栅极电极替换伪栅极电极的步骤之前，半导体器件制造方法还包括使存储器单元的高度低于伪栅极电极的高度以及形成用于覆盖存储器单元的保护膜的步骤。
根据本发明，与包括金属栅极电极的场效应晶体管一起封装的可重写存储器单元的保持特性得以改进。
附图说明
图1是示出根据本发明的第一实施例的制造半导体器件的过程中的步骤的剖视图，
图2是示出在制造半导体器件的过程中图1所示的步骤之后的步骤的剖视图，
图3是示出在制造半导体器件的过程中图2所示的步骤之后的步骤的剖视图，
图4是示出在制造半导体器件的过程中图3所示的步骤之后的步骤的剖视图，
图5是示出在制造半导体器件的过程中图4所示的步骤之后的步骤的剖视图，
图6是示出在制造半导体器件的过程中图5所示的步骤之后的步骤的剖视图，
图7是示出在制造半导体器件的过程中图6所示的步骤之后的步骤的剖视图，
图8是示出在制造半导体器件的过程中图7所示的步骤之后的步骤的剖视图，
图9是示出在制造半导体器件的过程中图8所示的步骤之后的步骤的剖视图，
图10是示出在制造半导体器件的过程中图9所示的步骤之后的步骤的剖视图，
图11是示出在制造半导体器件的过程中图10所示的步骤之后的步骤的剖视图，
图12是示出在制造半导体器件的过程中图11所示的步骤之后的步骤的剖视图，
图13是示出在制造半导体器件的过程中图12所示的步骤之后的步骤的剖视图，
图14是示出在制造半导体器件的过程中图13所示的步骤之后的步骤的剖视图，
图15是示出在制造半导体器件的过程中图14所示的步骤之后的步骤的剖视图，
图16是示出根据第一实施例的变型1的制造半导体器件的过程中的步骤的剖视图，
图17是示出在制造半导体器件的过程中图16所示的步骤之后的步骤的剖视图，
图18是示出在制造半导体器件的过程中图17所示的步骤之后的步骤的剖视图，
图19是示出根据第一实施例的变型2的半导体器件的器件结构的剖视图，
图20是示出根据本发明的第二实施例的制造半导体器件的过程中的步骤的剖视图，
图21是示出在制造半导体器件的过程中图20所示的步骤之后的步骤的剖视图，
图22是示出在制造半导体器件的过程中图21所示的步骤之后的步骤的剖视图，
图23是示出在制造半导体器件的过程中图22所示的步骤之后的步骤的剖视图，
图24是示出在制造半导体器件的过程中图23所示的步骤之后的步骤的剖视图，
图25是示出在制造半导体器件的过程中图24所示的步骤之后的步骤的剖视图，
图26是示出在制造半导体器件的过程中图25所示的步骤之后的步骤的剖视图，
图27是示出在制造半导体器件的过程中图26所示的步骤之后的步骤的剖视图，
图28是示出在制造半导体器件的过程中图27所示的步骤之后的步骤的剖视图，
图29是示出在制造半导体器件的过程中图28所示的步骤之后的步骤的剖视图，
图30是示出根据第二实施例的变型的制造半导体器件的过程的剖视图。
具体实施方式
根据需要或者为了方便起见，本发明的优选实施例将在下面在不同的部分中描述或分开描述，但是除非另有说明，否则这样描述的实施例不是彼此不相关。一个实施例可整体或部分是另一实施例的修改、细节或补充形式。
此外，在下面所描述的优选实施例中，当元件的数字信息(件数、数值、数量、范围等)由特定数给出时，除非另有说明或者理论上限于该特定数，否则不限于该特定数。可大于或小于该特定数。
此外，在下面所描述的优选实施例中，除非另有说明或者理论上认为必要，否则构成元件(包括构成步骤)未必是必要的。
类似地，在下面所描述的优选实施例中，当为元件等指示特定形式或位置关系时，除非另有说明或者理论上限于该特定形式或位置关系，否则应该将其解释为包括基本上与该特定形式或位置关系近似或相似的形式或位置关系。对于上述数字信息和范围也是如此。
在示出优选实施例的所有附图中，基本相同的构件由相同的标号指代，并且不再重复其描述。为了易于理解，即使在平面图中也可使用阴影线。
第一实施例
<改进的研究>
制造包括具有金属栅极电极的场效应晶体管和可重写存储器单元的半导体器件的过程可包括用金属栅极电极替换伪栅极电极的步骤。本发明人新发现，包括用金属栅极电极替换伪栅极电极的步骤的半导体器件制造方法与不包括该步骤的半导体器件制造方法相比更有可能导致可重写存储器单元的保持特性的劣化。
作为经过深思熟虑的研究努力的结果，本发明人已发现，在用金属栅极电极替换伪栅极电极的步骤中，由于金属单元与包括高介电常数膜和含金属导体膜的层叠膜直接接触，出现金属单元的保持特性的劣化。
由于上述原因，第一实施例被设计为抑制在用金属栅极电极替换伪栅极电极的步骤中金属单元与包括高介电常数膜和含金属导体膜的层叠膜直接接触的可能性。接下来，将参照附图说明如此设计的第一实施例的技术构思。
<制造半导体器件的方法>
首先，如图1所示，半导体衬底1S具有存储器单元形成区域A1和场效应晶体管形成区域A2。例如，使用普通半导体器件制造技术，包括控制栅极电极CG1和存储器栅极电极MG1的存储器单元MC1和包括控制栅极电极CG2和存储器栅极电极MG2的存储器单元MC2形成在存储器单元形成区域A1中的半导体衬底1S上。存储器单元MC1(MC2)是具有电荷存储膜以存储信息的可重写非易失性存储器单元。电荷存储膜是具有俘获电平的绝缘膜。具体地讲，存储器单元MC1(MC2)的电荷存储膜是氮化硅膜。
另外，例如，使用普通半导体器件制造技术，具有伪栅极电极DG1的场效应晶体管Q1和具有伪栅极电极DG2的场效应晶体管Q2形成在场效应晶体管形成区域A2中。
然后，如图1所示，形成氮化硅膜SNF1以覆盖存储器单元MC1和存储器单元MC2和场效应晶体管Q1和场效应晶体管Q2，然后在氮化硅膜SNF1上形成氧化硅膜OXF1。
接下来，如图2所示，例如，通过化学机械抛光(CMP)方法对氧化硅膜OXF1和氮化硅膜SNF1进行抛光。因此，存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面以及场效应晶体管Q1(Q2)的伪栅极电极DG1(DG2)的上表面暴露。
接下来，如图3所示，使用光刻技术，存储器单元形成区域A1暴露，并且形成用于覆盖场效应晶体管形成区域A2的抗蚀剂膜PR1。然后，如图4所示，通过使用抗蚀剂膜PR1作为掩模的非选择性蚀刻，使控制栅极电极CG1(CG2)的高度位置和存储器栅极电极MG1(MG2)的高度位置低于伪栅极电极DG1(DG2)的高度位置。此时，非选择性蚀刻可以是干法蚀刻。非选择性蚀刻的量大约为20nm至40nm。
之后，如图5所示，形成保护膜PRF以覆盖存储器单元MC1(MC2)的控制栅极电极CG1(CG2)和存储器栅极电极MG1(MG2)以及场效应晶体管Q1(Q2)的伪栅极电极DG1(DG2)。例如，保护膜PRF是氧化硅膜。然后，如图6所示，使用光刻技术和蚀刻技术，在保留存储器单元形成区域A1中的保护膜PRF1不被移除的同时，移除场效应晶体管形成区域A2中的保护膜PRF1。
接下来，如图7所示，例如，使用蚀刻技术，移除场效应晶体管形成区域A2中暴露的伪栅极电极DG1(DG2)和伪栅极绝缘膜，并且形成开口OP1和开口OP2。例如，伪栅极电极DG1(DG2)由多晶硅膜制成，并且伪栅极绝缘膜是氧化硅膜。
接下来，如图8所示，形成介电常数高于氧化硅膜的高介电常数膜HKF以覆盖存储器单元形成区域A1中的保护膜PRF1以及包括开口OP1(OP2)的内壁的场效应晶体管形成区域A2，并且在高介电常数膜HKF上形成含金属导体膜MF1。例如，高介电常数膜HKF是氧化铪膜。另一方面，例如，含金属导体膜MF1是铝膜(Al膜)、钛膜(Ti膜)、氮化钛膜(TiN膜)、钛铝膜(TiAl膜)或氮化钽膜(TaN膜)。
接下来，如图9所示，使用CMP方法，在保留开口OP1(OP2)中的高介电常数膜HKF和导体膜MF1不被移除的同时，移除形成在保护膜PRF1上的高介电常数膜HKF和导体膜MF1，从而为场效应晶体管Q1(Q2)形成栅极绝缘膜GOX1(GOX2)和栅极电极G1(G2)。
之后，如图10所示，形成绝缘膜IF1以覆盖存储器单元形成区域A1中的保护膜PRF1和场效应晶体管形成区域A2。例如，绝缘膜IF1是氧化硅膜。然后，如图11所示，使用光刻技术和蚀刻技术，保留场效应晶体管形成区域A2中的绝缘膜IF1不被移除，并且移除存储器单元形成区域A1中的绝缘膜IF1和保护膜PRF1。结果，如图11所示，存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面暴露。
接下来，如图12所示，形成金属膜MF2以覆盖包括存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面的存储器单元形成区域A1的上表面以及场效应晶体管形成区域A2中的绝缘膜IF1。例如，金属膜MF2是镍铂膜(NiPt膜)。
接下来，如图13所示，对半导体衬底1S进行热处理，以使得控制栅极电极CG1(CG2)的多晶硅膜PF1和存储器栅极电极MG1(MG2)的多晶硅膜PF2与金属膜MF2反应，以在控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面上形成硅化物膜SLF。因此，如图13所示，存储器单元MC1(MC2)的控制栅极电极CG1(CG2)由包括多晶硅膜PF1和硅化物膜SLF的层叠膜制成。类似地，存储器单元MC1(MC2)的存储器栅极电极MG1(MG2)由包括多晶硅膜PF2和硅化物膜SLF的层叠膜制成。
然后，在移除金属膜MF2的未反应部分之后，如图14所示，形成例如由氧化硅膜制成的层间绝缘膜IL以覆盖存储器单元形成区域A1和场效应晶体管形成区域A2。然后，如图15所示，使用光刻技术和蚀刻技术形成穿透层间绝缘膜IL并到达半导体衬底1S的前表面的接触孔。然后，通过将例如由钨膜制成的导体膜埋入接触孔中来形成插塞PLG1(PLG2)。因此制造根据第一实施例的半导体器件。
<根据第一实施例的制造方法的特征>
接下来，将说明根据第一实施例的制造方法的特征。根据第一实施例的制造方法的第一特征在于，如图4至图9所示，在使存储器单元形成区域A1的最上表面的高度位置低于场效应晶体管形成区域A2的最上表面的高度位置之后(参见图4)，形成覆盖存储器单元形成区域A1的保护膜PRF(参见图6)。因此，当在移除伪栅极电极DG1(DG2)之后形成高介电常数膜HKF时(参见图7)，在存储器单元形成区域A1中存储器单元MC1(MC2)的控制栅极电极CG1(CG2)和存储器栅极电极MG1(MG2)不直接接触高介电常数膜HKF(参见图8)。简言之，根据第一实施例的第一特征，保护膜PRF位于存储器单元MC1(MC2)和高介电常数膜HKF之间。因此，第一实施例的第一特征在制造过程期间抑制归因于存储器单元MC1(MC2)与高介电常数膜HKF之间的直接接触的存储器单元MC1(MC2)的保持特性的劣化。
换言之，第一实施例的第一特征在于，假设过程包括用金属栅极电极替换伪栅极电极的步骤，制造包括具有金属栅极电极的场效应晶体管Q1(Q2)和可重写存储器单元MC1(MC2)的半导体器件的过程包括以下步骤。具体地讲，第一实施例的第一特征在于，该过程包括使存储器单元形成区域A1的最上表面的高度位置低于场效应晶体管形成区域A2的最上表面的高度位置的步骤(第一步骤)以及在第一步骤之后形成用于覆盖存储器单元形成区域A1的保护膜PRF的步骤(第二步骤)。
第一实施例的第一特征的技术意义如下。首先，例如，如图2所示，根据第一实施例的半导体器件制造过程包括使存储器单元形成区域A1的最上表面的高度位置与场效应晶体管形成区域A2的最上表面的高度位置相同的步骤(POP步骤)。
另选地，一些现有技术可以是在执行上述POP步骤之后，在存储器单元形成区域A1上形成保护膜PRF，而不采取第一步骤(参见图4)。换言之，从抑制归因于存储器单元MC1(MC2)与高介电常数膜HKF之间的直接接触的存储器单元MC1(MC2)的保持特性的劣化的角度，下面所描述的形成保护膜PRF以覆盖存储器单元形成区域A1的现有技术可以是可能的方法。
具体地讲，在执行图2所示的步骤之后，形成保护膜PRF以覆盖存储器单元形成区域A1和场效应晶体管形成区域A2，而不采取使存储器单元形成区域A1的最上表面的高度位置低于场效应晶体管形成区域A2的最上表面的高度位置的第一步骤。然后，使用光刻技术，在保留存储器单元形成区域A1中的保护膜PRF不被移除的同时，移除场效应晶体管形成区域A2中的保护膜PRF。然后，移除场效应晶体管形成区域A2中的伪栅极电极DG1(DG2)，然后形成高介电常数膜HKF和导体膜MF1以覆盖存储器单元形成区域A1中的保护膜PRF以及已移除伪栅极电极DG1(DG2)的场效应晶体管形成区域A2。另外，在此现有技术中，保护膜PRF位于存储器单元MC1(MC2)和高介电常数膜HKF之间。因此，该现有技术也可能被认为抑制归因于存储器单元MC1(MC2)与高介电常数膜HKF之间的直接接触的存储器单元MC1(MC2)的保持特性的劣化。
接下来，使用CMP方法，通过仅保留开口OP1(OP2)内的高介电常数膜HKF和导体膜MF1不被移除，形成用于场效应晶体管Q1(Q2)的栅极绝缘膜GOX1(GOX2)和栅极电极G1(G2)。
在此现有技术中，如果如上所述执行CMP方法，则存储器单元形成区域A1中的存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面将暴露。
相比之下，在根据第一实施例的半导体器件制造方法中，在采取图2所示的步骤之后，执行图3和图4所示的第一步骤。因此，例如，当如图9所示使用CMP方法执行仅保留开口OP1(OP2)内的高介电常数膜HKF和导体膜MF1不被移除的步骤时，存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面保持被保护膜PRF覆盖。结果，第一实施例可可靠地抑制归因于存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面的暴露的存储器单元MC1(MC2)的保持特性的劣化。换言之，第一实施例的第一特征在于防止存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面在图2所示的步骤之后暴露，并且还防止存储器单元MC1(MC2)与高介电常数膜HKF之间的直接接触。因此，根据第一实施例，可抑制存储器单元MC1(MC2)的保持特性的劣化。
为了抑制存储器单元MC1(MC2)的保持特性的劣化，第一实施例的第一特征采取防止存储器单元MC1(MC2)和高介电常数膜HKF之间的直接接触的措施和防止控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面在图2所示的步骤之后暴露的措施二者。在这方面，第一实施例的第一特征不同于仅关注防止存储器单元MC1(MC2)和高介电常数膜HKF之间的直接接触的上述现有技术。
这意味着本发明人考虑了不仅归因于存储器单元MC1(MC2)和高介电常数膜HKF之间的直接接触(发现1)，而且归因于控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面在图2所示的步骤之后暴露(发现2)的存储器单元MC1(MC2)的保持特性的劣化。基于这些发现1和2构思第一实施例的第一特征。
如上所述，第一实施例的第一特征在于将使存储器单元形成区域A1的最上表面的高度位置低于场效应晶体管形成区域A2的最上表面的高度位置的步骤(第一步骤)与在第一步骤之后形成保护膜PRF以覆盖存储器单元形成区域A1的步骤(第二步骤)组合。第一实施例的第一特征可解决与发现1和2有关的保持特性劣化的两个原因，从这个意义上讲其具有显著的技术意义。
接下来，将说明第一实施例的第二特征。第一实施例的第二特征是针对采用第一实施例的第一特征的不利影响的防范措施。接下来，将首先描述采用第一实施例的第一特征的不利影响，然后将描述作为针对该不利影响的防范措施的第一实施例的第二特征。
如图1所示，在存储器单元形成区域A1中的存储器单元MC1(MC2)的控制栅极电极CG1(CG2)上形成覆盖绝缘膜。尽管图1中未示出，存储器单元MC1(MC2)的控制栅极电极CG1(CG2)延伸到图1中未示出的电源区域。在电源区域中，在形成在控制栅极电极CG1(CG2)上的覆盖绝缘膜中形成开口，并且在从该开口暴露的控制栅极电极CG1(CG2)的上表面上形成硅化物膜。在电源区域中，形成通过硅化物膜耦合到控制栅极电极CG1(CG2)的插塞，并且由于硅化物膜的存在，控制栅极电极CG1(CG2)与插塞之间的耦合电阻减小。类似地，在电源区域中，形成通过硅化物膜耦合到存储器栅极电极MG1(MG2)的插塞，并且由于硅化物膜的存在，存储器栅极电极MG1(MG2)与插塞之间的耦合电阻减小。
在这方面，如果采用第一实施例的第一特征，例如，可采取对存储器单元形成区域A1的表面进行抛光的步骤以使存储器单元形成区域A1的最上表面的高度位置低于场效应晶体管形成区域A2的最上表面的高度位置，如图4所示。这意味着在电源区域中移除形成在控制栅极电极CG1(CG2)的上表面上的硅化物膜。因此，如果采用第一实施例的第一特征，则将在电源区域中去除控制栅极电极CG1(CG2)的上表面上的硅化物膜，从而导致控制栅极电极CG1(CG2)与插塞之间的耦合电阻将增大的不利影响。因此，第一实施例采取措施来防止采用第一特征的不利影响。防止采用第一特征的不利影响的措施是第一实施例的第二特征。第一实施例的第二特征如下。
第一实施例的第二特征在于包括例如在执行用金属栅极电极(栅极电极G1(G2))替换伪栅极电极DG1(DG2)的步骤之后，如图10至图13所示将存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面硅化的步骤。因此，根据第一实施例的第二特征，控制栅极电极CG1(CG2)的整个上表面和存储器栅极电极MG1(MG2)的整个上表面被硅化。因此，同样在电源区域中，控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面被硅化。因此，第一实施例的第二特征抑制了控制栅极电极CG1(CG2)和插塞之间的耦合电阻的增大，并且还抑制了存储器栅极电极MG1(MG2)和插塞之间的耦合电阻的增大。简言之，第一实施例的第二特征防止了采用第一特征的不利影响。
此外，根据第一实施例的第二特征，不仅电源区域中，而且电源区域以外的区域中的控制栅极电极CG1(CG2)的整个上表面被硅化。因此，根据第一实施例的第二特征，控制栅极电极CG1(CG2)的电阻可减小，从而存储器单元MC1(MC2)的性能可改进。
第一实施例的第三特征在于，例如，假设采用上述第二特征，控制栅极电极CG1(CG2)和存储器栅极电极MG1(MG2)全体被硅化。换言之，第一实施例的第三特征在于将控制栅极电极CG1(CG2)和存储器栅极电极MG1(MG2)全体硅化。因此，根据第一实施例的第三特征，存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的电阻可减小，并且存储器单元MC1(MC2)的存储器栅极电极MG1(MG2)的电阻可减小。因此，根据第一实施例的第三特征，存储器单元MC1(MC2)的性能可进一步改进。
由于制造过程包括使存储器单元形成区域A1的最上表面的高度位置低于场效应晶体管形成区域A2的最上表面的高度位置的步骤(第一步骤)，所以可实现第一实施例的第三特征。尽管第一步骤处的非选择性蚀刻的量大约为20nm至40nm，但是从将控制栅极电极CG1(CG2)和存储器栅极电极MG1(MG2)全体硅化的角度，优选非选择性蚀刻的量应该大约为40nm。
<变型1>
接下来，将描述第一实施例的变型1。在变型1中，作为使存储器单元形成区域A1的最上表面的高度位置低于场效应晶体管形成区域A2的最上表面的高度位置的手段，代替使用非选择性蚀刻(干法蚀刻)，执行存储器单元形成区域A1的最上表面的氧化。
在变型1中，在执行图2所示的步骤之后，如图16所示，形成绝缘膜IF2(例如，氧化硅膜)以覆盖存储器单元形成区域A1和场效应晶体管形成区域A2。然后，如图17所示，使用光刻技术和蚀刻技术移除存储器单元形成区域A1中的绝缘膜IF2。然后，如图18所示，通过等离子体氧化方法或ISSG氧化方法以500℃或以下的加热温度将存储器单元形成区域A1的表面氧化。然后，通过采取几乎与第一实施例中的图7至图15所示的半导体器件制造步骤相同的后续步骤，制造根据变型1的半导体器件。
第一实施例的第一特征在于包括使存储器单元形成区域A1的最上表面的高度位置低于场效应晶体管形成区域A2的最上表面的高度位置的步骤(第一步骤)以及在第一步骤之后形成保护膜PRF以覆盖存储器单元形成区域A1的步骤(第二步骤)。另一方面，在变型1中，图16至图18所示的氧化过程对应于第一实施例中的第一步骤和第二步骤的组合。因此，根据变型1的半导体器件制造方法带来与第一实施例相同的有益效果，并且与第一实施例相比简化了制造过程。
<变型2>
<<基本构思>>
接下来，将描述第一实施例的变型2。变型2的基本构思是不将根据第一实施例的半导体器件制造方法应用于一个半导体芯片中的所有存储器单元，而是将该方法应用于一些存储器单元。
在一些情况下，在一个半导体芯片中形成具有不同功能的多个存储器。具体地讲，一个半导体芯片可包括相对较多次或频繁地重写的存储器以及相对较少次或不经常重写的存储器。在这种情况下，与不经常重写的存储器中相比，在频繁重写的存储器中更有可能出现保持特性的劣化。因此，在变型2中，对于包括例如重写频率不同的第一存储器和第二存储器的半导体器件，将根据第一实施例的半导体器件制造方法应用于将频繁重写的第一存储器的存储器单元，而对不经常重写的第二存储器的存储器单元应用普通半导体器件制造方法。
根据基于上述基本构思的变型2，可通过制造过程的最小修改来改进频繁重写的存储器的保持特性。
<<器件结构>>
接下来，将说明具体实现变型2的基本构思的半导体器件的结构。图19示意性地示出根据变型2的半导体器件的结构。如图19所示，一个半导体芯片包括存储器单元形成区域B1和存储器单元形成区域B2。构成频繁重写的第一存储器的存储器单元MC1A(MC1B)形成在存储器单元形成区域B1中，构成不经常重写的第二存储器的存储器单元MC2A(MC2B)形成在存储器单元形成区域B2中。存储器单元MC1A(MC1B)和存储器单元MC2A(2B)均是可重写非易失性存储器单元，并且具有存储信息的电荷存储膜。电荷存储膜至少位于存储器栅极电极MG1(MG2)下方。例如，电荷存储膜是具有俘获电平的绝缘膜。具体地讲，存储器单元MC1A(MC1B)的电荷存储膜是氮化硅膜，并且存储器单元MC2A(MC2B)的电荷存储膜也是氮化硅膜。
这里，关于存储器单元形成区域B1和存储器单元形成区域B2，根据第一实施例的半导体器件制造方法被应用于存储器单元形成区域B1。因此，如图19所示，根据变型2的半导体器件具有形成在存储器单元形成区域B1中并包括控制栅极电极CG1A(CG1B)和存储器栅极电极MG1A(MG1B)的存储器单元MC1A(MC1B)。同时，根据变型2的半导体器件具有形成在存储器单元形成区域B2中并包括控制栅极电极CG2A(CG2B)和存储器栅极电极MG2A(MG2B)的存储器单元MC2A(MC2B)。这里，控制栅极电极CG1A(CG1B)的上表面位置低于控制栅极电极CG2A(CG2B)的上表面位置，并且存储器栅极电极MG1A(MG1B)的上表面位置低于存储器栅极电极MG2A(MG2B)的上表面位置(差异1)。
另外，在图19所示的半导体器件中，控制栅极电极CG1A(CG1B)的高度尺寸小于控制栅极电极CG2A(CG2B)的高度尺寸，并且存储器栅极电极MG1A(MG1B)的高度尺寸小于存储器栅极电极MG2A(MG2B)的高度尺寸(差异2)。特别是在图19所示的半导体器件中，存储器单元MC1A(MC1B)的控制栅极电极CG1A(CG1B)和存储器栅极电极MG1A(MG1B)可各自由硅化物膜制成(全硅化物电极)。另一方面，存储器单元MC2A(MC2B)的控制栅极电极CG2A(CG2B)和存储器栅极电极MG2A(MG2B)各自由包括多晶硅膜和硅化物膜的层叠膜制成(部分硅化物电极)(差异3)。
因此，当采用变型2的基本构思时，具体实现该基本构思的根据变型2的半导体器件包括至少具有上述差异1和2并且在存储器单元器件结构方面彼此不同的多个存储器。
第二实施例
在第二实施例中，在衬底预先形成为阶梯形状之后，下层区域用作存储器单元形成区域，并且上层区域用作场效应晶体管形成区域，以使得形成在存储器单元形成区域中的存储器单元的最上表面的高度位置低于形成在场效应晶体管区域中的场效应晶体管的最上表面的高度位置。将参照附图描述根据第二实施例的制造方法。
<半导体器件制造方法>
首先，如图20所示，半导体衬底1S具有存储器单元形成区域A1和场效应晶体管形成区域A2。此时，如图20所示，存储器单元形成区域A1中的半导体衬底1S的前表面与场效应晶体管形成区域A2中的半导体衬底1S的前表面齐平。
接下来，如图21所示，使用光刻技术，仅在场效应晶体管形成区域A2中的半导体衬底1S的前表面上形成抗蚀剂膜PR2。然后，如图22所示，通过使用图案化的抗蚀剂膜PR2作为掩模的蚀刻，从图案化的抗蚀剂膜PR2暴露的存储器单元形成区域A1中的半导体衬底1S的厚度被减小。因此，使存储器单元形成区域A1中的半导体衬底1S的上表面(前表面)低于场效应晶体管形成区域A2中的半导体衬底1S的上表面(前表面)。
接下来，如图23所示，在存储器单元形成区域A1中形成包括控制栅极电极CG1(CG2)和存储器栅极电极MG1(MG2)的存储器单元MC1(MC2)，并且在场效应晶体管形成区域A2中形成包括伪栅极电极DG1(DG2)的场效应晶体管Q1(Q2)。此时，如图23所示，存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面位置低于场效应晶体管Q1(Q2)的伪栅极电极DG1(DG2)的上表面位置。类似地，存储器单元MC1(MC2)的存储器栅极电极MG1(MG2)的上表面位置低于场效应晶体管Q1(Q2)的伪栅极电极DG1(DG2)的上表面位置。另一方面，如图23所示，存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的高度尺寸等于场效应晶体管Q1(Q2)的伪栅极电极DG1(DG2)的高度尺寸。
之后，形成用于覆盖存储器单元MC1(MC2)和场效应晶体管Q1(Q2)的氮化硅膜SNF1，并在氮化硅膜SNF1上形成氧化硅膜OXF1。
接下来，如图24所示，使用CMP方法对绝缘膜(氮化硅膜SNF1和氧化硅膜OXF1)进行抛光。这里，在存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面被绝缘膜(氮化硅膜SNF1和氧化硅膜OXF1)覆盖的情况下执行抛光，以使得场效应晶体管Q1(Q2)的伪栅极电极DG1(DG2)的上表面暴露。
接下来，如图25所示，使用蚀刻技术，移除伪栅极电极DG1(DG2)(例如，多晶硅膜)，并形成开口OP1(OP2)。
接下来，如图26所示，形成介电常数高于氧化硅膜的高介电常数膜HKF以覆盖存储器单元形成区域A1和场效应晶体管形成区域A2(包括开口OP1(OP2)的内壁)。然后，在高介电常数膜HKF上形成含金属导体膜MF1。
接下来，如图27所示，使用CMP方法，在保留开口OP1(OP2)中的高介电常数膜HKF和导体膜MF1不被移除的同时，移除存储器单元形成区域A1中的高介电常数膜HKF和导体膜MF1。因此，为场效应晶体管Q1(Q2)形成栅极绝缘膜GOX1(GOX2)和栅极电极G1(G2)。
接下来，如图28所示，形成层间绝缘膜IL(例如，氧化硅膜)以覆盖存储器单元形成区域A1和场效应晶体管形成区域A2。然后，如图29所示，使用光刻技术和蚀刻技术形成穿透层间绝缘膜IL并到达半导体衬底1S的前表面的接触孔。然后，通过将导体膜(例如，钨膜)埋入接触孔中来形成插塞PLG1(PLG2)。因此制造根据第二实施例的半导体器件。
如上所述，在根据第二实施例的半导体器件制造方法中，在半导体衬底1S预先形成为阶梯形状之后，下层区域用作存储器单元形成区域A1，并且上层区域用作场效应晶体管形成区域A2。因此，同样在根据第二实施例的半导体器件制造方法中，可使存储器单元形成区域A1中的存储器单元MC1(MC2)的最上表面的高度位置低于场效应晶体管形成区域A2中的场效应晶体管Q1(Q2)的最上表面的高度位置。因此，在根据第二实施例的半导体器件制造方法中，在存储器单元MC1(MC2)被覆盖的同时，场效应晶体管Q1(Q2)的上表面可暴露。因此，类似第一实施例，从可解决存储器单元MC1(MC2)的保持特性劣化的两个原因(即，存储器单元MC1(MC2)和高介电常数膜HKF之间的直接接触和存储器单元MC1(MC2)的上表面的暴露)意义上讲，第二实施例也具有显著的技术意义。
<第二实施例的优点>
例如，在第二实施例中，图29所示的存储器单元MC1(MC2)的器件结构相对于图23所示的器件结构没有改变。这意味着在根据第二实施例的存储器单元MC1(MC2)中，电源区域中的控制栅极电极的表面保持被硅化。因此，与根据第一实施例的半导体器件制造方法不同，根据第二实施例的半导体器件制造方法不会引起移除控制栅极电极CG1(CG2)的上表面上的硅化物膜导致电源区域中的控制栅极电极CG1(CG2)和插塞之间的耦合电阻增大的不利影响。因此，根据第二实施例的半导体器件制造方法提供这样的优点：在采取用金属栅极电极(栅极电极G1(G2))替换伪栅极电极DG1(DG2)的步骤之后，没有必要添加将存储器单元MC1(MC2)的控制栅极电极CG1(CG2)的上表面和存储器栅极电极MG1(MG2)的上表面硅化的步骤。
<变型>
<<基本构思>>
接下来，将描述第二实施例的变型。该变型的基本构思在于，不将根据第二实施例的半导体器件制造方法应用于形成在一个半导体芯片中的所有存储器单元，而是将根据第二实施例的半导体器件制造方法应用于一些存储器单元。
在一些情况下，在一个半导体芯片中形成具有不同功能的多个存储器。具体地讲，一个半导体芯片可包括相对较多次或频繁地重写的存储器以及相对较少次或不经常重写的存储器。在这种情况下，与不经常重写的存储器相比，频繁重写的存储器更有可能导致保持特性的劣化。因此，在此变型中，对于包括例如重写频率不同的第一存储器和第二存储器的半导体器件，将根据第二实施例的半导体器件制造方法应用于频繁重写的第一存储器的存储器单元，而对不经常重写的第二存储器的存储器单元应用普通半导体器件制造方法。
根据基于上述基本构思的此变型，可通过制造过程的最小修改来改进频繁重写的存储器的保持特性。
<<器件结构>>
接下来，将说明具体实现此变型的基本构思的半导体器件的结构。
图30示意性地示出根据第二实施例的变型的半导体器件的结构。如图30所示，一个半导体芯片具有存储器单元形成区域B1和存储器单元形成区域B2。构成频繁重写的第一存储器的存储器单元MC1A(MC1B)形成在存储器单元形成区域B1中，并且构成不经常重写的第二存储器的存储器单元MC2A(MC2B)形成在存储器单元形成区域B2中。存储器单元MC1A(MC1B)和存储器单元MC2A(2B)均为可重写非易失性存储器单元，并且具有存储信息的电荷存储膜。电荷存储膜至少位于存储器栅极电极MG1(MG2)下方。例如，电荷存储膜是具有俘获电平的绝缘膜。具体地讲，存储器单元MC1A(MC1B)的电荷存储膜是氮化硅膜，并且存储器单元MC2A(MC2B)的电荷存储膜也是氮化硅膜。
这里，关于存储器单元形成区域B1和存储器单元形成区域B2，根据第二实施例的半导体器件制造方法被应用于存储器单元形成区域B1。因此，如图30所示，根据该变型的半导体器件具有形成在存储器单元形成区域B1中并包括控制栅极电极CG1A(CG1B)和存储器栅极电极MG1A(MG1B)的存储器单元MC1A(MC1B)。同时，根据该变型的半导体器件具有形成在存储器单元形成区域B2中并包括控制栅极电极CG2A(CG2B)和存储器栅极电极MG2A(MG2B)的存储器单元MC2A(MC2B)。这里，控制栅极电极CG1A(CG1B)的上表面位置低于控制栅极电极CG2A(CG2B)的上表面位置，并且存储器栅极电极MG1A(MG1B)的上表面位置低于存储器栅极电极MG2A(MG2B)的上表面位置(差异1)。
另外，在图30所示的半导体器件中，控制栅极电极CG1A(CG1B)的高度尺寸大于控制栅极电极CG2A(CG2B)的高度尺寸，并且存储器栅极电极MG1A(MG1B)的高度尺寸大于存储器栅极电极MG2A(MG2B)的高度尺寸(差异2)。特别是在图30所示的半导体器件中，存储器单元MC2A(MC2B)的控制栅极电极CG2A(CG2B)和存储器栅极电极MG2A(MG2B)可各自为全硅化物电极。另一方面，存储器单元MC1A(MC1B)的控制栅极电极CG1A(CG1B)不被硅化(除了电源区域中之外)。存储器栅极电极MG1A(MG1B)是部分硅化物电极(差异3)。
当采用该变型的基本构思时，具体实现该基本构思的根据该变型的半导体器件包括至少具有上述差异1和2并且在存储器单元器件结构方面彼此不同的多个存储器。
到目前为止，参照其优选实施例具体地说明了本发明人所作出的发明。然而，本发明不限于此，显而易见的是，在不脱离其主旨的情况下，可按照各种方式修改这些细节。
例如，到目前为止，在半导体器件制造技术被应用于包括具有平面器件结构的存储器单元和具有平面器件结构的场效应晶体管(例如，构成外围电路的场效应晶体管)的半导体器件的假设下说明了上述实施例的技术构思。然而，上述实施例的技术构思不限于此，而是可被应用于各种各样半导体器件的制造技术，该半导体器件包括具有例如具有翅片器件结构的存储器单元的半导体器件。
上述实施例包括以下模式。
注释1
一种半导体器件，该半导体器件包括：
第一存储器单元，其形成在第一存储器单元形成区域中并包括第一控制栅极电极和第一存储器栅极电极；以及
第二存储器单元，其形成在第二存储器单元形成区域中并包括第二控制栅极电极和第二存储器栅极电极，其中
第一控制栅极电极的上表面位置低于第二控制栅极电极的上表面位置，并且
第一存储器栅极电极的上表面位置低于第二存储器栅极电极的上表面位置。
注释2
根据注释1所述的半导体器件，其中
第一控制栅极电极的高度尺寸小于第二控制栅极电极的高度尺寸，并且
第一存储器栅极电极的高度尺寸小于第二存储器栅极电极的高度尺寸。
注释3
根据注释1所述的半导体器件，其中
第一控制栅极电极的高度尺寸大于第二控制栅极电极的高度尺寸，并且
第一存储器栅极电极的高度尺寸大于第二存储器栅极电极的高度尺寸。
注释4
根据注释1所述的半导体器件，其中
第一存储器单元的第一控制栅极电极和第一存储器栅极电极各自由硅化物膜制成，并且
第二存储器单元的第二控制栅极电极和第二存储器栅极电极由包括多晶硅膜和硅化物膜的层叠膜制成。
注释5
根据注释1所述的半导体器件，其中
第一存储器单元和第二存储器单元是可重写存储器单元，并且
第一存储器单元被请求重写的次数大于第二存储器单元被请求重写的次数。
注释6
根据注释1所述的半导体器件，其中
第一存储器单元具有位于第一存储器栅极电极下方的电荷存储膜，并且
第二存储器单元具有位于第二存储器栅极电极下方的电荷存储膜。
注释7
根据注释6所述的半导体器件，其中
电荷存储膜是具有俘获电平的绝缘膜。
注释8
根据注释7所述的半导体器件，其中
电荷存储膜是氮化硅膜。
Claims (8)
1.一种制造半导体器件的方法，所述半导体器件具有存储器单元形成区域和场效应晶体管形成区域，所述方法包括以下步骤：
(a)在所述存储器单元形成区域中形成包括控制栅极电极和存储器栅极电极的存储器单元，并且在所述场效应晶体管形成区域中形成包括伪栅极电极的场效应晶体管；
(b)在步骤(a)之后，形成用于覆盖所述存储器单元和所述场效应晶体管的第一绝缘膜；
(c)在步骤(b)之后，通过使用化学机械抛光方法对所述第一绝缘膜进行抛光，来使所述存储器单元的所述控制栅极电极的上表面和所述存储器栅极电极的上表面以及所述场效应晶体管的所述伪栅极电极的上表面暴露；
(d)在步骤(c)之后，使所述控制栅极电极的上表面位置和所述存储器栅极电极的上表面位置低于所述伪栅极电极的上表面位置；
(e)在步骤(d)之后，形成用于覆盖所述存储器单元的所述控制栅极电极和所述存储器栅极电极的保护膜；
(f)在步骤(e)之后，通过移除所述伪栅极电极来形成开口；
(g)在步骤(f)之后，形成介电常数高于氧化硅膜的高介电常数膜，以覆盖所述保护膜和所述开口的内壁；
(h)在步骤(g)之后，在所述高介电常数膜之上形成含金属的导体膜；以及
(i)在步骤(h)之后，通过在保留所述开口内的所述高介电常数膜和所述导体膜不被移除的同时使用所述化学机械抛光方法移除形成在所述保护膜之上的所述高介电常数膜和所述导体膜，来为所述场效应晶体管形成栅极绝缘膜和栅极电极。
2.根据权利要求1所述的制造半导体器件的方法，其中，
在步骤(d)，使用非选择性蚀刻。
3.根据权利要求2所述的制造半导体器件的方法，其中，
在步骤(d)，使用干法蚀刻。
4.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(j)在步骤(i)之后，形成第二绝缘膜，以覆盖形成在所述存储器单元形成区域和所述场效应晶体管形成区域中的所述保护膜；
(k)在步骤(j)之后，通过在保留形成在所述场效应晶体管形成区域中的所述第二绝缘膜不被移除的同时移除形成在所述存储器单元形成区域中的所述第二绝缘膜和所述保护膜，使所述存储器单元的所述控制栅极电极的上表面和所述存储器栅极电极的上表面暴露；
(l)在步骤(k)之后，形成金属膜以覆盖包括所述存储器单元的所述控制栅极电极的上表面和所述存储器栅极电极的上表面在内的所述存储器单元形成区域的上表面，并且覆盖形成在所述场效应晶体管形成区域中的所述第二绝缘膜；以及
(m)在步骤(l)之后，通过经由热处理使构成所述控制栅极电极和所述存储器栅极电极的多晶硅膜与所述金属膜反应，在所述控制栅极电极的上表面和所述存储器栅极电极的上表面之上形成硅化物膜。
5.根据权利要求4所述的制造半导体器件的方法，其中，
步骤(m)是将所述控制栅极电极和所述存储器栅极电极全体硅化的步骤。
6.根据权利要求1所述的制造半导体器件的方法，其中，
所述存储器单元具有位于所述存储器栅极电极下方的电荷存储膜。
7.根据权利要求6所述的制造半导体器件的方法，其中，
所述电荷存储膜是具有俘获电平的绝缘膜。
8.根据权利要求7所述的制造半导体器件的方法，其中，
所述电荷存储膜是氮化硅膜。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017219407A JP2019091799A (ja) | 2017-11-14 | 2017-11-14 | 半導体装置およびその製造方法 |
| JP2017-219407 | 2017-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109786230A CN109786230A (zh) | 2019-05-21 |
| CN109786230B true CN109786230B (zh) | 2024-02-09 |
Family
ID=66432474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811234733.6A Active CN109786230B (zh) | 2017-11-14 | 2018-10-23 | 半导体器件及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10629704B2 (zh) |
| JP (1) | JP2019091799A (zh) |
| CN (1) | CN109786230B (zh) |
| TW (1) | TW201935669A (zh) |
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2017
- 2017-11-14 JP JP2017219407A patent/JP2019091799A/ja active Pending
-
2018
- 2018-08-29 US US16/116,633 patent/US10629704B2/en active Active
- 2018-09-05 TW TW107131100A patent/TW201935669A/zh unknown
- 2018-10-23 CN CN201811234733.6A patent/CN109786230B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US10629704B2 (en) | 2020-04-21 |
| TW201935669A (zh) | 2019-09-01 |
| CN109786230A (zh) | 2019-05-21 |
| US20190148518A1 (en) | 2019-05-16 |
| JP2019091799A (ja) | 2019-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |