JP7376628B2 - 半導体素子及びその製造方法 - Google Patents

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Description

過去数十年にわたって、半導体集積回路（ＩＣ）業界は、指数関数的に発展してきた。ＩＣの発展過程で、機能密度（即ち、チップ面積当たりの相互接続素子の数）が全般的に増加しているが、幾何学的寸法（即ち、製造プロセスによって製造可能な最小の部材（又は回線））が減少している。
スーパーフラッシュ技術により、設計者は、スプリットゲートフラッシュメモリセルを使用することで、コスト効果が高くて高性能のプログラム可能なシステムオンチップ（ＳＯＣ）という解決案を構築することができる。第３世代の組み込み型スーパーフラッシュメモリ（ＥＳＦ３）の積極的な拡張により、高いメモリアレイ密度を有するフラッシュメモリを設計することが可能となる。
本開示の目的の１つは、高いアレイ密度を有する半導体素子装置を提供することである。
本開示の１つ又は複数の実施形態において、半導体素子は、メモリ領域及び周辺領域を含む基板と、周辺領域に位置する金属ゲートを含むトランジスタと、トランジスタの金属ゲートの上方に位置し、第１の誘電体層と、第１の誘電体層の上方に位置するとともに密度が第１の誘電体層の密度よりも大きい第２の誘電体層と、を含む複合誘電体膜構造と、メモリ領域に位置する少なくとも１つのメモリセルと、を含む。
本開示の１つ又は複数の実施形態において、半導体素子は、メモリ領域及び周辺領域を含む基板と、メモリ領域に位置する複数のメモリセルと、周辺領域に位置する複数のトランジスタと、周辺領域におけるトランジスタの上方に延伸する少なくとも２つの誘電体材料層を含み、その周縁がメモリ領域と周辺領域の間の境界の３００ｎｍ以内に位置する複合誘電体膜構造と、を含む。
本開示の１つ又は複数の実施形態において、半導体素子の製造方法は、メモリセルを基板のメモリ領域に形成するステップと、金属ゲートを含むトランジスタを基板の周辺領域に形成するステップと、第１の誘電体層と、第１の誘電体層の上方に位置するとともに密度が第１の誘電体層の密度よりも大きい第２の誘電体層と、を含む複合誘電体膜構造を、基板の周辺領域におけるトランジスタの金属ゲートの上方に形成するステップと、ウェットエッチングを実行することで、半導体素子から金属材料を除去するステップと、を含み、複合誘電体膜構造は、周辺領域におけるトランジスタの金属ゲートがエッチングされないように保護する。
上記実施形態により、アレイを含むスプリットゲートメモリセルの半導体素子装置は、高性能を有する。
図面に合わせて読む時、本開示は、以下の詳細な説明から最も良く理解される。当分野の標準的な慣行によれば、各種の特徴は、縮尺通りに描かれておらず、且つ説明の目的のみに用いられることを強調しておく。実際には、説明を明らかにするために、各種の特徴の寸法を任意に増減することができる。
本開示の様々な実施形態によるメモリ素子の垂直断面図である。 本開示の様々な実施形態による、基板と、第１の誘電体層と、第２の誘電体層と、パターニングマスクと、を含むメモリ素子を形成するための例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域から第２の誘電体層、第１の誘電体層及び基板の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域における基板の凹面の上方に堆積された誘電体材料層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域から第２の誘電体層の一部を除去し、メモリ領域から誘電体材料層の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域及び周辺領域におけるトンネル層の上方にある第２の誘電体層、並びにメモリ領域及び周辺領域における一部の第２の誘電体層の上方にあるパターニングマスクを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域における第２の誘電体層の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、第１の誘電体層及び第２の誘電体層を貫通するように延伸するとともにメモリ領域及び周辺領域における基板に入り込む複数の隔離特徴部を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、第２の誘電体層及び隔離特徴部の上面の上方にある第３の誘電体材料層、第３の誘電体材料層の上面の上方にある第４の誘電体材料層、及び第４の誘電体材料層の上面の上方にあるパターニングマスクを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域から第４の誘電体層、第３の誘電体層及び第２の誘電体層の一部を除去して隔離特徴部及びメモリ領域におけるトンネル層の上面を露出させるエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、トンネル層及びメモリ領域における第１の隔離特徴部の上方、並びに周辺領域における第４の誘電体層及び第２の隔離特徴部の上方にある連続的な浮遊ゲート層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、第３の誘電体材料層の上面の上方から浮遊ゲート層の一部及び第４の誘電体材料層を除去する平坦化プロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、浮遊ゲート層及びメモリ領域における第１の隔離特徴部を凹ませるエッチングプロセスの後の例示的な中間構造の垂直断面図である。 図２～図１３に示される方向に対して９０°回転した水平方向に沿う図１３の例示的な中間構造を示す垂直断面図である。 本開示の様々な実施形態による、メモリ領域及び周辺領域の上方に形成されたバリア層、制御ゲート層、ハードマスク及びパターニングマスクを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域における浮遊ゲート層の上方にある複数のメモリスタックを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリスタックの側面の上方に形成された側壁構造を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域から浮遊ゲート層及びトンネル層の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリスタックの側面の上方に形成されたゲート間誘電体層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、マスク注入プロセスにより隣接するメモリスタック対の間に形成された共通ソース領域を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、共通ソース領域に隣接するメモリスタックの側面から除去されたゲート間誘電体層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、共通ソース領域の上方及びメモリスタックの側面の上方にある共通ソース誘電体層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域における基板の上方にある選択ゲート誘電体層、中間構造のメモリ領域及び周辺領域の上方にある導電性材料層、及び導電性材料層の上方にあるＢＬコーティングを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、中間構造からＢＬコーティングを除去し、周辺領域の上方から導電性材料層を除去するとともに、中間構造のメモリ領域における導電性材料層を凹ませるエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、中間構造のメモリ領域及び周辺領域の上方にあるハードマスク層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域、及びメモリ領域におけるメモリスタックの上面の上方からハードマスク層を除去するとともに隣接するメモリスタック対の間に位置するハードマスク層及び導電性材料層の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、例示的な構造の周辺領域から誘電体材料層及び誘電体材料層の一部を除去する追加のエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、例示的な中間構造の上方に位置するＢＬコーティングを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域からＢＬコーティング、並びにメモリスタック及びハードマスク層の更なる一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、例示的な中間構造の露出面の上方に位置するライナーを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、ライナーの上方に形成された被覆層及び被覆層の上方に位置するＢＡＲＣ層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、ＢＡＲＣ層を除去するとともに例示的な中間構造の上方にある被覆層の厚さを減少するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域から被覆層、ライナー、誘電体材料層及び制御ゲート層を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、例示的な中間構造の周辺領域からバリア層及び第３の誘電体層を除去する追加のエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域及び周辺領域の上方に位置する追加の被覆材料を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域から被覆層を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域から第２の誘電体材料層を除去する追加のエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域の第１の領域において実行されるマスクイオン注入プロセスを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域の第２の領域において実行されるマスクイオン注入プロセスを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、例示的な構造の上方に位置するゲート誘電体材料層、ゲート誘電体材料層の上方に位置する犠牲ゲート材料層、及び犠牲ゲート材料層の上方に位置するハードマスク層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、被覆層の上方からハードマスク層及び犠牲ゲート材料層の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域におけるゲート誘電体材料層の上方に形成された複数のゲートスタックを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、ゲートスタックの側面の上方に位置するゲートスタック側封止層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域からゲート誘電体材料層及び被覆層を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、後で周辺領域に形成されるロジックトランジスタのソース領域及びドレイン領域を形成するためのイオン注入プロセスの例示的な中間構造を模式的に示す垂直断面図である。 本開示の様々な実施形態による、周辺領域からゲート誘電体材料層の一部を除去するエッチングプロセスの後であって、メモリ領域における選択ゲートの上方に主側壁スペーサを形成し、且つ周辺領域におけるゲートスタックの上方に主側壁スペーサを形成した後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、基板の露出面に位置する金属シリサイド領域を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域からハードマスク層及び選択ゲートハードマスク層の残りの部分を除去するとともに周辺領域におけるゲートスタックからハードマスク層の残りの部分を除去する平坦化プロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、中間構造の上方にコンフォーマルに形成されたコンタクトエッチング停止層（ＣＥＳＬ）及びＣＥＳＬの上方に形成された層間誘電体（ＩＬＤ）層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域における制御ゲート、選択ゲート及び消去ゲートの上面以上、及び周辺領域における犠牲ゲート材料層の上面以上からＩＬＤ層及びＣＥＳＬを除去する平坦化プロセスの後の例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域に形成された金属ゲートを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域の上方に位置するとともにメモリ領域におけるメモリセルの制御ゲートの上方に位置する第１の誘電体材料層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、周辺領域における第１の誘電体材料層の上方に位置する第２の誘電体材料層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ領域における選択ゲート及び消去ゲートの上面の上方に位置する金属シリサイド層を示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、中間構造の上方に位置する層間誘電体（ＩＬＤ）層、ＩＬＤ層の上方に位置する金属特徴部、並びに金属特徴部とメモリセルの間及び金属特徴部とロジックトランジスタの間に延伸する導電性導通ピラーを示す例示的な中間構造の垂直断面図である。 本開示の様々な実施形態による、メモリ素子を製造する一般的な方法を説明するフローチャートである。
以下の開示内容は、本開示の異なる特徴を実施するための多くの異なる実施形態又は実施例を提供する。以下、本開示を簡略化するために、部材及び配列の特定の実施形態を説明する。当然のことながら、これらは、単に実施形態であり、且つ制限しようとするものではない。例えば、以下の記述では、第１の特徴部を第２の特徴部の上方又はその上に形成することは、第１の特徴部と第２の特徴部が直接接触して形成される実施形態を含んでもよいし、第１の特徴部と第２の特徴部が直接接触しないように第１の特徴部と第２の特徴部の間に追加の特徴部を形成する実施形態を含んでもよい。なお、本開示は、各実施形態において数字及び／又はアルファベットを繰り返し援用することができる。この援用は、簡単且つ明瞭にするためであり、それ自体は、記述される様々な実施形態及び／又は配置の間の関係を指示するものではない。
なお、説明しやすくするために、本明細書において、「下方」、「以下」、「下」、「以上」、「上」などの空間的に相対的な用語を用いて、１つの素子又は特徴部及び図示される別の素子又は特徴部を説明することができる。図示される方向に加え、空間的に相対的な用語は、機器の使用又は操作中の異なる方向を含むことを意図する。当該機器は、他の方法で配向されてもよく（９０度回転又は他の方向）、且つここで使用される空間的に相対的な用語は、同様に、それに応じて解釈することができる。
本開示は、半導体素子に関し、特に共通基板に形成されたメモリセル及びロジックトランジスタを含む半導体素子に関する。
図１は、本開示の様々な実施形態によるメモリ素子１００を説明する垂直断面図である。いくつかの実施形態において、メモリ素子１００は、ＥＳＦ３メモリ素子、又はいわゆる「第３世代のＳＵＰＥＲＦＬＡＳＨ（登録商標）」メモリ素子１００であってよい。一例として、ＥＳＦ３メモリ素子１００は、対称なスプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２のアレイを含んでよい。各スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２は、それらの間に配列されるソース領域ＣＳ、ドレイン領域ＤＲ及びチャネル領域ＣＲを含んでよい。ＥＳＦ３アーキテクチャにおいて、スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２の各ソース領域ＣＳは、その隣接するユニットと共用される共通ソース領域ＣＳであってよい。各スプリットゲートメモリセル（例えば、ＳＧＭＣ１及びＳＧＭＣ２）は、それ自体のドレイン領域ＤＲを有してよい。当業者であれば、ソース領域ＣＳは、ドレイン領域ＤＲとして指定されてもよいことを理解できる。従って、他の実施形態において、隣接するスプリットゲートメモリセルは、共通ドレイン領域ＤＲを共用してもよい。
各スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２において、浮遊ゲートＦＧは、スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２のチャネル領域ＣＲの上方に配列されてよい。更に、制御ゲートＣＧは、浮遊ゲートＦＧの上方に配列されてよい。選択ゲートＳＧは、浮遊ゲートＦＧ及び制御ゲートＣＧの一側（例えば、ＥＳＦ３メモリセルの独立したソース／ドレイン領域ＣＳ、ＤＲと浮遊ゲートＦＧ及び／又は制御ゲートＣＧの側壁の間）に配列されてよい。消去ゲートＥＧは、スプリットゲートメモリセルＳＧＭＣ１とＳＧＭＣ２の間の共通ソース／ドレイン領域ＣＳ、ＤＲの上方に配列されてよい。少なくとも１つのスプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２は、その浮遊ゲートＦＧに可変充電レベルを記憶するように配置されてよく、当該充電レベルは、スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２に記憶されたデータ状態に対応し、記憶された電荷／データが停電時に存続するように不揮発性形態で記憶されてよい。
典型的なフラッシュセルは、浮遊ゲートＦＧを利用して電荷の有無によってビットを記憶する。浮遊ゲートＦＧが充電されていない（即ち中性）場合、当該素子の動作方式は、従来のＭＯＳＦＥＴと類似する（例えば、制御ゲートＣＧにおける正電荷によって、半導体材料基板２１０にチャネル領域ＣＲが発生し、当該チャネル領域ＣＲは、電流をソース領域ＣＳからドレイン領域ＤＲに伝送する）。しかしながら、浮遊ゲートＦＧが負に帯電している場合、当該電荷は、ある程度でチャネル領域ＣＲ及び制御ゲートＣＧを遮蔽するとともに、ソース領域ＣＳとドレイン領域ＤＲの間にチャネルを形成することを防止する。閾値電圧Ｖｔｈは、トランジスタが導電可能になるまで制御ゲートＣＧに加えられる電圧である。電荷の有無により、より正の、又はより負の閾値電圧Ｖｔｈになる。フラッシュメモリの用語を参照すると、プログラム可能（電子を浮遊ゲートＦＧに注入する）は、０を書き込むことを意味し、消去（浮遊ゲートＦＧから電荷を除去する）は、フラッシュメモリのコンテンツを１にリセットすることを意味し、換言すれば、プログラム化されたセルは、論理０を記憶し、消去（フラッシュとも呼ばれる）スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２は、論理１を記憶する。
様々な実施形態において、図１に示すように、メモリ素子１００のメモリ領域２１２にスプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２のアレイを含み得るＥＳＦ３メモリ素子１００を提供する。いくつかの実施形態において、スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２における少なくともいくつかは、第１の水平方向（ＨＤ１）に沿う隣接するメモリセルと共通ドレイン領域ＤＲを共用することができる。ワード線ＷＬとも呼ばれ得る選択ゲートＳＧは、第１の水平方向（ＨＤ１）に垂直な第２の水平方向（ＨＤ２、図２を参照）に沿ってアレイのスプリットゲートメモリセルＳＧＭＣの間に延伸することができる。いくつかの実施形態において、第２の水平方向（ＨＤ２）に沿う隣接するスプリットゲートメモリセルＳＧＭＣは、隔離特徴部（例えば、シャロートレンチアイソレーション（ＳＴＩ）特徴部）によって互いに離れることができる。
図１を再度参照されたく、様々な実施形態によるメモリ素子１００は、周辺領域２１４を更に含んでもよい。周辺領域２１４は、複数のロジックトランジスタＬＴ１、ＬＴ２を含んでよい。ロジックトランジスタＬＴ１、ＬＴ２の各々は、ロジックトランジスタＬＴ１、ＬＴ２のチャネル領域ＣＲに配列される金属ゲートＭＧ、及び金属ゲートＭＧのいずれか１つの側にあるソース及びドレイン領域ＳＤを含んでよい。周辺領域２１４におけるロジックトランジスタＬＴ１、ＬＴ２は、メモリ素子１００のロジック素子（例えば、メモリセレクタ、電源ゲート及び入力／出力素子）を形成することができる。
図１を再度参照されたく、複合誘電体膜構造１０１は、メモリ素子１００の周辺領域２１４におけるロジックトランジスタＬＴ１、ＬＴ２の各金属ゲートＭＧの上方に延伸することができる。複合誘電体膜構造１０１は、少なくとも２層の誘電体材料１０２、１０３を含んでよい。いくつかの実施形態において、誘電体材料１０２、１０３の各層は、少なくとも約５ｎｍの厚さを有してよく、例えば約５ｎｍ～約３０ｎｍの間（例えば、約５ｎｍ～１５ｎｍの間）にある。複合誘電体膜構造１０１の合計厚さは、約１０ｎｍ～約６０ｎｍの間（例えば、約１０ｎｍ～約４５ｎｍの間）であってよく、メモリ素子１００の製造中に金属ゲートＭＧを十分に保護することができる。
様々な実施形態において、複合誘電体膜構造１０１は、第１の誘電体材料層１０２を含んでよい。第１の誘電体材料層１０２は、ロジックトランジスタＬＴｌ、ＬＴ２の金属ゲートＭＧの上面以上に位置してよい。いくつかの実施形態において、第１の誘電体材料層１０２は、ロジックトランジスタＬＴ１、ＬＴ２の金属ゲートＭＧの上面に直接接触してよい。第１の誘電体材料層１０２は、酸化物又は窒化物材料（例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素など）などの適切な誘電体材料からなってよい。いくつかの実施形態において、第１の誘電体材料層１０２は、テトラエトキシシラン（ＴＥＯＳ）前駆体により形成された酸化ケイ素からなってよい。いくつかの実施形態において、第１の誘電体材料層１０２は、レジスト保護酸化物（ＲＰＯ）材料であってよい。他の適切な誘電体材料は、本開示の予想範囲内にある。いくつかの実施形態において、第１の誘電体材料層１０２は、ロジックトランジスタＬＴ１、ＬＴ２の金属ゲートＭＧの材料に対する良好な接着を含む、良好な接着特性を有してよい。
複合誘電体膜構造１０１は、第１の誘電体材料層１０２上に位置し得る第２の誘電体材料層１０３を含んでよい。いくつかの実施形態において、第２の誘電体材料層１０３は、第１の誘電体材料層材料１０２に直接接触することができる。第２の誘電体材料層１０３は、第１の誘電体材料層１０２と異なる組成及び／又は異なる物理特性を有してよい。様々な実施形態において、第２の誘電体材料層１０３の密度は、第１の誘電体材料層１０２の密度よりも大きくてよい。例えば、第２の誘電体材料層１０３の密度は、第１の誘電体材料層１０２の密度よりも少なくとも１００％大きいことを含め、少なくとも１０％、例えば少なくとも５０％であってよい。いくつかの実施形態において、第２の誘電体材料層１０３は、第１の誘電体材料層１０２よりも小さいエッチング速度（即ち、より高いエッチング耐性）を有する。
第２の誘電体材料層１０３は、酸化物又は窒化物材料（例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素など）などの適切な誘電体材料からなってよい。いくつかの実施形態において、第２の誘電体材料層１０３は、緩衝酸化物材料、窒化ケイ素材料、高温酸化物（ＨＴＯ）材料などからなってよい。他の適切な誘電体材料は、本開示の予想範囲内にある。いくつかの実施形態において、複合誘電体膜構造１０１は、第１の誘電体材料層１０２とロジックトランジスタＬＴ１、ＬＴ２の金属ゲートＭＧの上面の間、第１の誘電体材料層１０２と第２の誘電体材料層１０３の間、及び／又は第２の誘電体材料層１０３の上方に位置し得る１層又は複数層の追加の誘電体材料層を含んでもよい。
図１を再度参照されたく、いくつかの実施形態において、隔離特徴部ＩＦ２（例えば、シャロートレンチアイソレーション（ＳＴＩ）特徴部）は、メモリ領域２１２のメモリセルＳＧＭＣ１、ＳＧＭＣ２とメモリ素子１００の周辺領域２１４のロジックトランジスタＬＴ１、ＬＴ２の間に位置してよい。隔離特徴部ＩＦ２の周縁は、メモリ素子１００のメモリ領域２１２と周辺領域２１４の間の境界４３０を定義することができる。様々な実施形態において、複合誘電体膜構造１０１の周縁４３１は、メモリ素子１００のメモリ領域２１２と周辺領域２１４の間の境界４３０の±３００ｎｍ（例えば±２００ｎｍ、例えば±１００ｎｍ）以内に位置してよい。周縁４３１の±３００ｎｍ以内にメモリ領域２１２と周辺領域２１４の間に提供される境界４３０により、複合誘電体膜構造１０１がメモリ領域２１２において遠くまで延伸して、スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２を形成するための後続の処理ステップを妨害する可能性を無くし、更に、複合誘電体膜構造１０１が周辺領域２１４において十分に延伸してロジックトランジスタＬＴの金属ゲートＭＧを保護することを確保する。従って、様々な実施形態において、複合誘電体膜構造１０１は、メモリ領域２１２のメモリセルＳＧＭＣ１、ＳＧＭＣ２の上面の上方に延伸しなくてよい。いくつかの実施形態において、複合誘電体膜構造１０１の下面は、メモリ領域２１２のメモリセルＳＧＭＣ１、ＳＧＭＣ２の上面と実質的に面一である。
様々な実施形態において、層間誘電体材料（ＩＬＤ）層４１２は、メモリ領域２１２におけるスプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２の上面の上方に位置し、且つメモリ素子１００の周辺領域２１４における複合誘電体膜構造１０１の上面の上方に位置してよい。複数の導電性導通ピラー１１０は、層間誘電体材料（ＩＬＤ）層４１２を貫通するように延伸することができる。メモリ素子１００のメモリ領域２１２において、導電性導通ピラー１１０は、スプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２のドレイン領域ＤＲに電気的に接触することができ、且つメモリセルＳＧＭＣ１、ＳＧＭＣ２をメモリ素子１００の上側金属特徴部１１２に電気的に接続することができる。メモリ素子１００の周辺領域２１４において、導電性導通ピラー１１０は、複合誘電体膜構造１０１を貫通するように延伸することができ、且つロジックトランジスタＬＴ１、ＬＴ２の対応するソース及びドレイン領域ＳＤに電気的に接触することができる。導電性導通ピラー１１０は、ロジックトランジスタＬＴ１、ＬＴ２をメモリ素子１００の上側金属特徴部１１２に電気的に接続することができる。様々な実施形態において、複合誘電体膜構造１０１は、メモリ素子１００の周辺領域２１４における導電性導通ピラー１１０の間に連続的に延伸することができる。
いくつかの実施形態において、メモリ素子１００のメモリ領域２１２におけるスプリットゲートメモリセルＳＧＭＣ１、ＳＧＭＣ２がその上に位置する半導体材料基板２１０の上面は、メモリ素子１００の周辺領域２１４におけるロジックトランジスタＬＴ１、ＬＴ２がその上に位置する半導体材料基板２１０の上面に対して凹んでよい。
様々な実施形態において、メモリ素子１００の周辺領域２１４における複合誘電体膜構造１０１は、周辺領域２１４におけるロジックトランジスタＬＴｌ、ＬＴ２のために改良された保護を提供することができる。特に、複合誘電体膜構造１０１は、ロジックトランジスタＬＴ１、ＬＴ２の金属ゲートＭＧの完全性を保護することができる。いくつかの場合に、メモリ素子１００の製造中の処理ステップにおいて、ロジックトランジスタＬＴ１、ＬＴ２の金属ゲートＭＧ構造を形成する金属材料（例えば、アルミニウム）から金属沈殿物を生成することができる。これらの金属沈殿物の存在により、後で金属ゲートＭＧ構造の上方に形成される誘電体材料層において、側壁窪みなどの弱点が生じることになる。その後の製造ステップにおいて、例えば、メモリセルの選択ゲートＳＧ及び消去ゲートＥＧをシリサイド化した後のウェットエッチングステップの際に、金属ゲートＭＧの一部は、意図せずにエッチングによって上側誘電体層における弱点を貫通する可能性がある。これは、メモリ素子１００の性能に悪影響を及ぼす可能性がある。様々な実施形態において、メモリ素子１００の周辺領域２１４におけるロジックトランジスタＬＴ１、ＬＴ２の金属ゲートＭＧの上方に複合誘電体膜構造１０１を提供することで、金属ゲートＭＧは、エッチングによるダメージからより良好に保護されることができ、これは、メモリ素子１００の性能及び収量を向上させることができる。図１に示されるＥＳＦ３メモリ素子１００のようなメモリ素子のほか、本明細書に示されて説明される複合誘電体膜構造１０１は、金属ゲート構造を有する素子を含む他のタイプの集積回路（ＩＣ）装置に用いられてもよく、当該金属ゲート構造は、金属ゲートのエッチングによるダメージ及び／又は金属ゲートの剥離を回避するために、ゲート構造の上方にある複合誘電体膜構造１０１を含んでよい。
図２～図５５は、いくつかの実施形態による、メモリ素子１００（例えば、図１に示すＥＳＦ３メモリ素子１００）を製造する方法の過程中の中間構造を説明する連続的な垂直断面図である。この方法の前、最中、又は後に追加のステップを実施することができ、この方法の他の実施形態に対して、説明されるいくつかのステップを置換又は削除できることが理解されるべきである。
図２は、本開示の各態様による、基板２１０と、第１の誘電体層２２０と、第２の誘電体層２３０と、パターニングマスクＰＲと、を含む例示的な中間構造の垂直断面図である。図２を参照されたく、基板２１０は、水平方向ＨＤ２に沿う垂直断面で示される。そのため、図２に示される断面図の方向は、メモリ素子１００の水平方向ＨＤ１に沿う垂直断面図である図１の方向に対して９０°回転したものである。様々な実施形態において、基板２１０は、バルクシリコン基板、ゲルマニウム基板、化合物基板又は他の適切な基板などの半導体材料基板であってよい。いくつかの実施形態において、基板２１０は、バルク半導体を被覆するエピタキシャル層、バルクシリコンを被覆するシリコンゲルマニウム層、バルクシリコンゲルマニウムを被覆するシリコン層又はシリコンオンインシュレータ（ＳＯＩ）構造を含んでよい。基板２１０は、メモリ領域２１２及び周辺領域２１４を含んでよい。周辺領域２１４は、メモリ領域２１２を取り囲む位置にあってよい。
図２を再度参照されたく、第１の誘電体層２２０は、基板２１０の上方に形成されてよい。第１の誘電体層２２０は、シリカ（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）、酸窒化ケイ素（ＳｉＯＮ）、高ｋ（高誘電率）材料、他の非導電性材料又はそれらの組み合わせなどの誘電体材料を含んでよい。他の適切な誘電体材料は、本開示の予想範囲内にある。
第１の誘電体層２２０の上方に第２の誘電体材料層２３０を形成してよい。誘電体材料層２３０は、シリカ（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）、酸窒化ケイ素（ＳｉＯＮ）、高ｋ材料、他の非導電性材料又はそれらの組み合わせなどの適切な誘電体材料を含んでよい。非限定的な一実施形態において、第１の誘電体材料層２２０は、酸化ケイ素を含んでよく、第２の誘電体材料層２３０は、窒化ケイ素を含んでよい。様々な実施形態において、第２の誘電体材料層２３０の厚さは、第１の誘電体材料層２２０の厚さよりも大きくてよい。
任意の適切な堆積プロセスによって第１の誘電体材料層２２０及び第２の誘電体材料層２３０を堆積することができる。ここで、「適切な堆積プロセス」は、化学気相成長（ＣＶＤ）プロセス、物理気相成長（ＰＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）プロセス、低圧ＣＶＤプロセス、有機金属ＣＶＤ（ＭＯＣＶＤ）プロセス、プラズマ援用ＣＶＤ（ＰＥＣＶＤ）プロセス、スパッタリングプロセス、レーザアブレーションなどを含んでよい。
図２を再度参照されたく、中間構造の周辺領域２１４における第２の誘電体層２３０の上方にフォトレジストマスクＰＲなどのパターニングマスクを形成してよい。パターニングマスクは、第２の誘電体層２３０の上方にフォトレジスト材料を堆積して、フォトレジスト材料をフォトリソグラフィーでパターニングし、中間構造の周辺領域２１４に第２の誘電体層２３０を被覆するパターニングマスクＰＲを形成することによって形成することができる。中間構造のメモリ領域２１２におけるパターニングマスクＰＲによって第２の誘電体層２３０を露出させることができる。
図３は、中間構造のメモリ領域２１２から第２の誘電体層２３０、第１の誘電体層２２０及び基板２１０の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図３を参照されたく、エッチングプロセスの後、メモリ領域２１２における基板２１０の上面は、周辺領域２１４における基板２１０の上面に対して凹んでよい。エッチングプロセスの後、適切なプロセスによってパターニングマスクを除去することができ、例えば、溶剤でアッシング又は溶解させる。
図４は、メモリ領域２１２における基板２１０の凹面の上方に堆積された誘電体材料層２２０Ａを示す例示的な中間構造の垂直断面図である。いくつかの実施形態において、基板２１０の凹面の上方に堆積された誘電体材料層２２０Ａは、第１の誘電体層２２０の材料と同じ誘電体材料（例えば、酸化ケイ素）であってよい。誘電体材料層２２０Ａの垂直高さは、基板２１０のメモリ領域２１２における凹んだ距離よりも大きくてよい。従って、誘電体材料層２２０Ａの側面は、第１の誘電体層２２０の露出した側面に接触することができ、例えば、第１の誘電体層２２０と誘電体材料層２２０Ａとは連続してよい。誘電体材料層２２０Ａは、上記した適切な堆積方法によって堆積することができる。
図５は、周辺領域２１４から第２の誘電体層２３０の一部を除去し、メモリ領域２１２から誘電体材料層２２０Ａの一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図５を参照されたく、様々な実施形態において、例示的な中間構造は、誘電体材料層２２０Ａの材料に対するエッチング速度が第２の誘電体材料層２３０の材料に対するエッチング速度よりも速いエッチングプロセスによってエッチングされてよい。図５に示すように、周辺領域２１４から除去された第２の誘電体材料層２３０の厚さと比べ、メモリ領域２１２からより大きい厚さの誘電体材料層２２０Ａを除去してよい。いくつかの実施形態において、エッチングプロセスの後、メモリ領域２１２における残りの誘電体材料層２２０Ａの厚さは、周辺領域２１４における第１の誘電体材料層２２０の厚さとほぼ同じであってよい。図５に示すように、メモリ領域２１２における誘電体材料層２２０Ａは、周辺領域２１４における第１の誘電体材料層２２０と連続してよく、また、誘電体材料層２２０Ａ及び第１の誘電体層２２０は、トンネル層２２０と総称されてもよい。
図６は、メモリ領域２１２及び周辺領域２１４におけるトンネル層２２０の上方にある第２の誘電体層２３０、並びにメモリ領域２１２及び周辺領域２１４の一部における第２の誘電体層２３０の上方にあるパターニングマスクＰＲを示す例示的な中間構造の垂直断面図である。図６を参照されたく、周辺領域２１４における第２の誘電体層２３０の上方及びメモリ領域におけるトンネル層２２０の上方に追加の誘電体材料を堆積してよい。追加の誘電体材料は、第２の誘電体層２３０の材料と同じ材料であってよい。従って、追加の誘電体材料は、周辺領域２１４における第２の誘電体層２３０の厚さを増やすことができ、且つ第２の誘電体層２３０をメモリ領域２１２まで延長することができる。様々な実施形態において、追加の誘電体材料は、窒化ケイ素を含んでよく、上記した適切な堆積方法によって堆積することができる。
図６を再度参照されたく、メモリ領域２１２及び周辺領域２１４の一部における第２の誘電体層２３０の上方にフォトレジストマスクＰＲなどのパターニングマスクを形成してよい。第２の誘電体層２３０の上方にフォトレジスト材料層を堆積して、フォトレジスト材料をフォトリソグラフィーでパターニングし、メモリ領域２１２及び周辺領域２１４の一部における第２の誘電体層２３０を被覆するパターニングマスクＰＲを形成することによって、パターニングマスクを形成することができる。第２の誘電体層２３０は、パターニングマスクＰＲにより周辺領域の残りの部分に露出することができる。
図７は、中間構造の周辺領域２１４における第２の誘電体層２３０の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図７を参照されたく、エッチングプロセスの後、周辺領域２１４における第２の誘電体層２３０の厚さは小さくなることができる。いくつかの実施形態において、エッチングプロセスの後、周辺領域２１４における第２の誘電体層２３０の厚さは、メモリ領域２１２における第２の誘電体層２３０の厚さよりも小さくてよい。エッチングプロセスの後、適切なプロセスによってパターニングマスクを除去することができ、例えば、溶剤でアッシング又は溶解させる。
図８は、第１の誘電体層２２０及び第２の誘電体層２３０を貫通して例示的な構造のメモリ領域２１２及び周辺領域２１４における基板２１０まで延伸する複数の隔離特徴部ＩＦ１、ＩＦ２を示す例示的な中間構造の垂直断面図である。図８を参照されたく、第２の誘電体層２３０の上面の上方にフォトレジスト層（図８に図示せず）を設けてパターニングするとともに異方性エッチングプロセスを実行することで、第２の誘電体層２３０の一部を除去して隔離特徴部ＩＦ１、ＩＦ２を形成することができ、第１の誘電体層２２０及び基板２１０には、第１の誘電体層２２０及び第２の誘電体層２３０を貫通して基板２１０の上部に入り込む複数のトレンチが形成される。その後、例えばアッシング又は溶剤による溶解によってフォトレジスト層を除去することができる。トレンチに誘電体材料を堆積してよく、且つ、第２の誘電体層２３０の上面以上から余分な誘電体材料の部分を除去し、図８に示される平坦な上面を有する中間構造を提供するように、平坦化プロセス（例えば、化学機械平坦化（ＣＭＰ）プロセス）を実行してよい。平坦化プロセスの後、トレンチに充填された誘電体材料の残りの部分は、隔離特徴部ＩＦ１及びＩＦ２を形成することができ、それらは、シャロートレンチアイソレーション（ＳＴＩ）構造であってよい。隔離特徴部ＩＦ１、ＩＦ２の各々は、第２の誘電体層２３０、第１の誘電体層／トンネル層２２０及び基板２１０に嵌め込むことができる。様々な実施形態において、隔離特徴部ＩＦ１、ＩＦ２の誘電体材料は、酸化物材料及び／又は他の適切な誘電体材料を含んでよい。
第１の複数の隔離特徴部ＩＦｌは、メモリ領域２１２及び周辺領域２１４に位置してよい。第１の複数の隔離特徴部ＩＦｌの各々は、第２の水平方向ＨＤ２に垂直な第１の水平方向ＨＤ１に延伸することができる。従って、第１の複数の隔離特徴部ＩＦ１は、メモリ領域２１２及び周辺領域２１４をそれぞれ第１の水平方向ＨＤ１に沿って延伸する複数の活性領域２３２及び２３４に分割することができる。いくつかの実施形態において、メモリ領域２１２における隔離特徴部ＩＦ１の底面の深さは、周辺領域２１４における隔離特徴部ＩＦ１の底面の深さよりも低い。
図８を再度参照されたく、第２の隔離特徴部ＩＦ２は、例示的な構造のメモリ領域２１２と周辺領域２１４の間に位置してよい。図１を参照されたく、以上のように、メモリ領域２１２に隣接する第２の隔離特徴部ＩＦ２の周縁は、メモリ領域２１２と周辺領域２１４の間の境界４３０を定義することができる。第２の隔離特徴部ＩＦ２は、第２の水平方向ＨＤ２に垂直な第１の水平方向ＨＤ１に延伸してよい。いくつかの実施形態において、第２の隔離特徴部ＩＦ２は、メモリ領域２１２全体を取り囲んで連続的に延伸してよい。図８に示すように、基板２１０の上面は、周辺領域２１４における第２の隔離特徴部ＩＦ２の第１の側に接触してよく、且つ、基板２１０の上面は、メモリ領域２１２における第２の隔離特徴部ＩＦ２の第２の側に接触してよく、メモリ領域２１２における基板２１０の上面は、周辺領域２１４における基板２１０の上面に対して垂直に凹んでよい。第２の隔離特徴部ＩＦ２の横方向（即ち、第２の水平方向ＨＤ２に沿う）厚さは、第１の複数の隔離特徴部ＩＦ１の横方向厚さよりも大きい。
図９は、第２の誘電体層２３０及び隔離特徴部ＩＦ１、ＩＦ２の上面の上方にある第３の誘電体材料層２４０、第３の誘電体材料層２４０の上面の上方にある第４の誘電体材料層２４１、及び第４の誘電体材料層２４１の上面の上方にあるパターニングマスクＰＲを示す例示的な中間構造の垂直断面図である。図９を参照されたく、第３の誘電体材料層２４０は、第２の誘電体材料層２３０と同じ誘電体材料からなってよい。様々な実施形態において、第３の誘電体材料層２４０は、窒化ケイ素からなってよい。第４の誘電体材料層２４１は、第３の誘電体材料層２４０の上面の上方に形成されてよい。第４の誘電体材料層２４１は、第３の誘電体材料層２４０の材料と異なる誘電体材料からなってよい。いくつかの実施形態において、第４の誘電体材料層２４１は、レジスト保護酸化物（ＲＰＯ）材料などの酸化物材料（例えば、酸化ケイ素）からなってよい。上記した適切な堆積方法によって第３の誘電体材料層２４０及び第４の誘電体材料層２４１を堆積することができる。
図９を再度参照されたく、中間構造の周辺領域２１４における第４の誘電体層２４１の上方にフォトレジストマスクＰＲなどのパターニングマスクを形成してよい。パターニングマスクは、第４の誘電体層２４１の上方にフォトレジスト材料を堆積して、フォトレジスト材料をフォトリソグラフィーでパターニングし、中間構造の周辺領域２１４に第４の誘電体層２４１を被覆するパターニングマスクＰＲを形成することによって形成することができる。図９に示すように、フォトレジストマスクＰＲの縁部は、第２の隔離特徴部ＩＦ２の上面の上方に位置してよい。
図１０は、例示的な構造のメモリ領域２１２から第４の誘電体層２４１、第３の誘電体層２４０及び第２の誘電体層２３０の一部を除去して例示的な構造の隔離特徴部ＩＦ１、ＩＦ２及びメモリ領域２１２におけるトンネル層２２０の上面を露出させるエッチングプロセスの後の例示的な中間構造の垂直断面図である。図１０を参照されたく、例示的な構造は、パターニングマスクＰＲを介してエッチングすることで、マスクによって露出した第４の誘電体層２４１、第３の誘電体層２４０及び第２の誘電体層２３０の部分を除去することができる。エッチングプロセスは、トンネル層２２０の位置で停止してよい。エッチングプロセスは、選択的なエッチングプロセスであってよく、それは、隔離特徴部ＩＦ１、ＩＦ２及びトンネル層２２０の材料をエッチングすることに比べ、第４の誘電体層２４１、第３の誘電体層２４０及び第２の誘電体層２３０の材料を優先してエッチングする。非限定的な一実施例において、エッチングプロセスは、第４の誘電体層２４１を除去する第１のエッチングステップを含んでよく、第４の誘電体層２４１は、酸化物材料であってよく、次に、トンネル層２２０及び隔離特徴部ＩＦ１、ＩＦ２の材料（酸化物材料からなってよい）をエッチングすることに比べ、第２の誘電体材料層２３０及び第３の誘電体材料層２４０の材料を優先してエッチングする第２のエッチングステップを含んでよく、第２の誘電体材料層２３０及び第３の誘電体材料層２４０は、窒化物材料であってよい。エッチングプロセスの後、図１０に示すように、第１の隔離特徴部ＩＦ１は、トンネル層２２０の上面以上に突出することができる。これに加え、エッチングプロセスによって、更に第２の隔離特徴部ＩＦ２以上からパターニングマスクＰＲにより露出した第３の誘電体材料層２４０及び第４の誘電体材料層２４１の部分を追加的に除去してもよい。従って、図１０に示すように、エッチングプロセスの後、第２の隔離特徴部ＩＦ２の上面及び横方向側面の一部は、露出することができる。エッチングプロセスの後、適切なプロセスによってパターニングマスクＰＲを除去することができ、例えば、溶剤でアッシング又は溶解させる。
図１１は、メモリ領域２１２におけるトンネル層２２０及び第１の隔離特徴部ＩＦ１の上方、並びに周辺領域２１４における第４の誘電体層２４１及び第２の隔離特徴部ＩＦ２の上方にある連続的な浮遊ゲート層２４３Ｌを示す例示的な中間構造の垂直断面図である。図１１を参照されたく、いくつかの実施形態において、連続的な浮遊ゲート層２４３Ｌは、多結晶シリコンなどの半導体材料からなってよい。他の実施形態において、連続的な浮遊ゲート層２４３Ｌは、金属、金属合金、単結晶シリコン又はそれらの組み合わせを含んでよい。連続的な浮遊ゲート層２４３Ｌに用いられる他の適切な材料は、本開示の予想範囲内にある。上記した適切な堆積方法によって連続的な浮遊ゲート層２４３Ｌを堆積することができる。
図１２は、第３の誘電体材料層２４０の上面の上方から浮遊ゲート層２４３Ｌの一部及び第４の誘電体材料層２４１を除去する平坦化プロセスの後の例示的な中間構造の垂直断面図である。図１２を参照されたく、例示的な構造に、化学機械平坦化（ＣＭＰ）プロセスなどの平坦化プロセスを行うことができる。平坦化プロセスは、浮遊ゲート層２４３Ｌの一部を除去することができる。平坦化プロセスは、更に周辺領域２１４における第３の誘電体材料層２４０の上面を露出させる第４の誘電体材料層２４１の残りの部分を除去することができる。平坦化プロセスの後、例示的な中間構造は、例示的な構造のメモリ領域２１２における連続的な浮遊ゲート層２４３Ｌの上面及び周辺領域２１４における第３の誘電体材料層２４０の上面により形成された平坦な頂面を含み得る。
図１３は、浮遊ゲート層２４３及びメモリ領域２１２における第１の隔離特徴部ＩＦ１を凹ませるエッチングプロセスの後の例示的な中間構造の垂直断面図である。図１３を参照されたく、例示的な構造に、エッチングプロセスを行うことができる。エッチングプロセスによって、隔離特徴部ＩＦ１、ＩＦ２の上面の上方から浮遊ゲート層２４３を除去するとともに、メモリ領域２１２における浮遊ゲート層２４３の高さを下降させる。エッチングプロセスによって、隔離特徴部ＩＦ１及びＩＦ２の一部を除去してもよい。いくつかの実施形態において、第１の隔離特徴部ＩＦ１は、エッチングプロセスの後に浮遊ゲート層２４３の上面がメモリ領域２１２における第１の隔離特徴部ＩＦ１の上面以上にあるように、浮遊ゲート層２４３よりも速いエッチング速度でエッチングされてよい。エッチングプロセスによって、更に、メモリ領域２１２に隣接する第２の隔離特徴部ＩＦ２の上面が第１の隔離特徴部ＩＦ１の上面と実質的に面一であり、且つ浮遊ゲート層２４３の上面以下にあることを可能にするように、第２の隔離特徴部ＩＦ２の一部を除去することができる。
図１３を再度参照されたく、エッチングプロセスの後、浮遊ゲート層２４３は、メモリ領域２１２における第１の隔離特徴部ＩＦ１により隔離された複数の個別の浮遊ゲート層２４３を含み得る。個別の浮遊ゲート層２４３の各々は、メモリ領域２１２の活性領域２３２に位置してよく、且つ第１の水平方向ＨＤ１（即ち、図１３の紙面を出入りする）に沿って連続的に延伸することができる。各活性領域２３２において、トンネル層２２０は、浮遊ゲート層２４３と基板２１０の上面の間に位置してよい。
図１４は、水平方向ＨＤ１に沿って示される図１３の例示的な中間構造の垂直断面図である。従って、図１４に示される中間構造の断面図は、図２～図１３に示される方向に対して９０°回転したものである。図１４を参照されたく、基板２１０の上面の上方に位置するトンネル層２２０及びトンネル層２２０の上方に位置する浮遊ゲート層２４３を含むメモリ領域２１２の活性領域２３２が示されている。図１４には、中間構造の周辺領域２１４の活性領域２３４が更に示されている。活性領域２３２及び２３４は、第２の隔離特徴部ＩＦ２によって隔離されてよい。いくつかの実施形態において、周辺領域２１４の活性領域２３４は、１つ又は複数の第１の隔離特徴部ＩＦ１を含んでよい。１つ又は複数の第１の隔離特徴部ＩＦ１は、後で活性領域２３４にロジックトランジスタを形成可能な活性領域２３４の部分の間に位置してよい。
図１５は、例示的な構造のメモリ領域２１２及び周辺領域２１４の上方に形成されたバリア層２４５、制御ゲート層２４７、ハードマスクＨＭ及びパターニングマスクＰＲを示す例示的な中間構造の垂直断面図である。図１５を参照されたく、バリア層２４５は、周辺領域２１４における第３の誘電体層２４０の上方及びメモリ領域２１２における浮遊ゲート層２４３の上方にコンフォーマルに堆積されてよい。バリア層２４５は、周辺領域２１４における第３の誘電体層２４０の上方及び第２の隔離特徴部ＩＦ２の上面の上方に堆積されてもよい。
いくつかの実施形態において、バリア層２４５とトンネル層２２０は、同じ材料で形成されてもよい。他の実施形態において、バリア層２４５とトンネル層２２０は、異なる材料で形成されてもよい。つまり、バリア層２４５は、シリカ（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）、酸窒化ケイ素（ＳｉＯＮ）、高ｋ材料、他の非導電性材料又はそれらの組み合わせなどの誘電体材料を含んでよい。いくつかの実施形態において、バリア層２４５は、異なる誘電体材料を含む多層構造によって構成されてよい。他の適切な誘電体材料は、本開示の予想範囲内にある。
図１５を再度参照されたく、制御ゲート層２４７は、バリア層２４５の上方にコンフォーマルに堆積されてよい。いくつかの実施形態において、制御ゲート層２４７は、多結晶シリコンのような半導体材料からなってよい。他の実施形態において、制御ゲート層２４７は、金属、金属合金、単結晶シリコン又はそれらの組み合わせを含んでよい。制御ゲート層２４７に用いられる他の適切な材料は、本開示の予想範囲内にある。
図１５を再度参照されたく、ハードマスクＨＭは、制御ゲート層２４７の上方にコンフォーマルに堆積されてよい。様々な実施形態において、ハードマスクＨＭは、異なる誘電体材料層を有する多層構造を含んでよい。非限定的な一実施例において、ハードマスクＨＭは、窒化物－酸化物－窒化物（「ＮＯＮ」）構造を含んでよく、且つ制御ゲート層２４７の上方に堆積された窒化物材料（例えば、窒化ケイ素）層（窒化物層）２４９、窒化物層２４９の上方に堆積された酸化物材料（例えば、酸化ケイ素）層（酸化物層）２５０、及び酸化物層２５０の上方に堆積された別の窒化物材料（例えば、窒化ケイ素）層２５１を含んでよい。
図１５を再度参照されたく、中間構造のメモリ領域２１２及び周辺領域２１４におけるハードマスクＨＭの上方にフォトレジストマスクＰＲなどのパターニングマスクを形成してよい。パターニングマスクＰＲは、第４の誘電体層２４１の上方にフォトレジスト材料を堆積して、フォトレジスト材料をフォトリソグラフィーでパターニングし、パターニングマスクＰＲを形成することによって形成することができる。いくつかの実施形態において、パターニングマスクＰＲは、中間構造の周辺領域２１４全体を被覆してよい。パターニングマスクＰＲは、その後に形成されるメモリセルの位置に対応するメモリ領域２１２の部分を被覆してよい。
図１６は、中間構造のメモリ領域２１２における浮遊ゲート層２４３の上方にある複数のメモリスタックＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４を示す例示的な中間構造の垂直断面図である。図１６を参照されたく、異方性エッチングプロセスを実行することで、ハードマスクＨＭ、制御ゲート層２４７及びバリア層２４５のパターニングマスクＰＲにより露出した部分を除去することができる。エッチングプロセスは、浮遊ゲート層２４３の位置で停止してよい。エッチングプロセスの後、複数のメモリスタックＭＳ１～ＭＳ４は、メモリ領域２１２における浮遊ゲート層２４３の上方に位置することができる。メモリスタックＭＳ１～ＭＳ４の各々は、浮遊ゲート層２４３の上方にあるバリア層２４５、バリア層２４５の上方にある制御ゲートＣＧ及び制御ゲートＣＧの上方にあるハードマスクＨＭを含んでよい。エッチングプロセスの後、適切なプロセスによってパターニングマスクＰＲを除去することができ、例えば、溶剤でアッシング又は溶解させる。
図１７は、メモリスタックＭＳ１～ＭＳ４の側面の上方に形成された側壁構造２７０を示す例示的な中間構造の垂直断面図である。図１７を参照されたく、側壁構造２７０は、メモリスタックＭＳ１～ＭＳ４の各々のハードマスクＨＭ、制御ゲートＣＧ及びバリア層２４５の露出した側面の上方にある１つ又は複数の誘電体材料を含んでよい。いくつかの実施形態において、側壁構造２７０は、異なる誘電体材料層を有する多層構造を含んでよい。非限定的な一実施例において、側壁構造２７０は、第１の酸化物層、第１の酸化物層の上方にある窒化物層、及び窒化物層の上方にある第２の酸化物層を含む酸化物－窒化物－酸化物（「ＯＮＯ」）構造を含んでよい。いくつかの実施形態において、側壁構造２７０は、ＯＮＯ層のような誘電体材料層を中間構造の上方にコンフォーマルに堆積することによって形成することができ、メモリスタックＭＳ１～ＭＳ４の上面及び側面の上方、メモリ領域２１２における浮遊ゲート層２４３の上面の上方、第３の誘電体層２４０、バリア層２４５、制御ゲート層２４７、窒化物層２４９、酸化物層２５０及び窒化物層２５１の露出した側面の上方、及び周辺領域２１４におけるハードマスクＨＭの上面の上方に形成されることを含む。いくつかの実施形態において、異方性エッチングプロセス（例えば、反応性イオンエッチングプロセス）によって誘電体材料層の水平延伸部分を除去しながら、垂直に延伸する表面に側壁構造２７０を残すことができる。いくつかの実施形態において、側壁構造２７０は、ＯＮＯ層を含んでよく、異方性エッチングプロセスによって、水平に延伸する表面の上方からＯＮＯ層の第２の酸化物層及び窒化物層を除去することができ、且つ中間構造の水平に延伸する表面に位置するＯＮＯ層の第１の酸化物層２７０ａを残すことができる。
図１８は、エッチングプロセスにおいて中間構造のメモリ領域２１２から浮遊ゲート層２４３及びトンネル層２２０の一部を除去した後の例示的な中間構造の垂直断面図である。図１８を参照されたく、異方性エッチングプロセスによってメモリスタックＭＳ１～ＭＳ４の各々の間の浮遊ゲート層２４３及びトンネル層２２０を除去することができる。エッチングプロセスによって、更に中間構造の水平に延伸する表面の上方から第１の酸化物層２７０ａを除去することができる。メモリスタックＭＳ１～ＭＳ４の下方に位置する浮遊ゲート層２４３及びトンネル層２２０の部分は、自己整合エッチングプロセスにおいてエッチングされないようにメモリスタックＭＳ１～ＭＳ４により保護され得る。エッチングプロセスの後、メモリ領域２１２におけるメモリスタックＭＳ１～ＭＳ４の各々は、基板２１０の上方にあるトンネル層２２０、トンネル層２２０の上方にある浮遊ゲートＦＧ、浮遊ゲートＦＧの上方にあるバリア層２４５、バリア層２４５の上方にある制御ゲートＣＧ及び制御ゲートＣＧの上方にあるハードマスクＨＭを含み得る。側壁構造２７０は、ハードマスクＨＭ、制御ゲートＣＧ及びバリア層２４５の側面の上方に延伸することができ、且つ浮遊ゲートＦＧの上面に接触することができる。
図１９は、メモリスタックＭＳ１～ＭＳ４の側面の上方に形成されたゲート間誘電体層２８０を示す例示的な中間構造の垂直断面図である。図１９を参照されたく、ゲート間誘電体層２８０は、側壁構造２７０の上方並びにメモリスタックＭＳ１～ＭＳ４の各々における浮遊ゲートＦＧ及びトンネル層２２０の露出した側面の上方にある１つ又は複数の誘電体材料を含んでよい。いくつかの実施形態において、ゲート間誘電体層２８０は、高温酸化物（ＨＴＯ）などの酸化物材料からなってよい。酸化物、窒化物、多層構造（例えば、ＯＮＯ構造）及びそれらの組み合わせを含む他の適切な誘電体材料は、全て本開示の予想範囲内にある。
様々な実施形態において、ゲート間誘電体層２８０は、上記した側壁構造２７０と類似する形で形成されてよい。特に、連続的なゲート間誘電体層２８０は、中間構造の上方にコンフォーマルに堆積されてよく、且つ、異方性エッチングプロセスによってゲート間誘電体層２８０の水平延伸部分を除去することができる。エッチングプロセスの後、ゲート間誘電体層２８０は、メモリスタックＭＳ１～ＭＳ４の側面を含む、垂直に延伸する表面の上方に残ることができる。
図２０は、マスク注入プロセスにより隣接するメモリスタック対の間に形成された共通ソース領域ＣＳを示す例示的な中間構造の垂直断面図である。図２０を参照されたく、中間構造のメモリ領域２１２及び周辺領域２１４の上方にフォトレジストマスクＰＲなどのパターニングマスクを形成してよい。パターニングマスクは、中間構造の上方にフォトレジスト材料を堆積して、フォトレジスト材料をフォトリソグラフィーでパターニングし、パターニングマスクＰＲを形成することによって形成することができる。パターニングマスクは、メモリ領域２１２における隣接するメモリスタックＭＳ１～ＭＳ４対の間の基板２１０の部分を露出させる開口を含んでよい。パターニングマスクＰＲを介してイオン注入プロセスを実行することで、基板２１０において共通ソース領域ＣＳを隣接するメモリスタックＭＳ１～ＭＳ４対の間に形成することができる。
図２１は、共通ソース領域ＣＳに隣接するメモリスタックＭＳ１～ＭＳ４の側面から除去されたゲート間誘電体層２８０を示す例示的な中間構造の垂直断面図である。図２１を参照されたく、エッチングプロセスによってメモリスタックＭＳ１～ＭＳ４の側面に沿って共通ソース領域ＣＳに隣接するゲート間誘電体層２８０を除去することができる。共通ソース領域ＣＳに隣接しないゲート間誘電体層２８０は、メモリスタックＭＳ１～ＭＳ４の側面に残ってもよい。
図２２は、共通ソース領域ＣＳの上方及びメモリスタックＭＳ１～ＭＳ４の側面の上方にある共通ソース間誘電体層２８０を示す例示的な中間構造の垂直断面図である。図２２を参照されたく、共通ソース間誘電体層２８０は、酸化物材料（例えば、酸化ケイ素）のような適切な誘電体材料からなってよい。共通ソース間誘電体層２８０は、例えば表面酸化、ＣＶＤ、他の適切な堆積技術などによって共通ソース領域ＣＳの上方に形成されてよい。いくつかの実施形態において、共通ソース間誘電体層２８０の形成は、誘電体層の残りの部分が共通ソース領域ＣＳの上方及びメモリスタックＭＳ１～ＭＳ４の側面の上方に位置する共通ソース間誘電体層２８０を形成するように、誘電体材料層の堆積及びメモリスタックＭＳ１、ＭＳ２又はＭＳ３、ＭＳ４の間に位置しない誘電体層の部分のエッチングを含んでよい。
図２３は、メモリ領域２１２における基板２１０の上方にある選択ゲート誘電体層２８２、中間構造のメモリ領域２１２及び周辺領域２１４の上方にある導電性材料層２８３、及び導電性材料層２８３の上方にある下地層（ＢＬ）コーティング２８５を示す例示的な中間構造の垂直断面図である。ＢＬコーティング２８５は、有機フォトレジストなどの適切な材料からなってよく、例示的な中間構造の上方に実質的に平坦な上面を提供することができる。図２３を参照されたく、共通ソース領域ＣＳを共用する各対のメモリスタックＭＳ１～ＭＳ４の間の基板２１０の表面の上方に選択ゲート誘電体層２８２を形成してよい。選択ゲート誘電体層２８２は、酸化物材料（例えば、酸化ケイ素）のような適切な誘電体材料からなってよい。選択ゲート誘電体層２８２は、例えば表面酸化、ＣＶＤ、他の適切な堆積技術などによってメモリスタックＭＳ１～ＭＳ４対の間に形成されてよい。いくつかの実施形態において、選択ゲート誘電体層２８２の形成は、誘電体層の残りの部分が共通ソース領域ＣＳを共用するメモリスタックＭＳ１～ＭＳ４対の間にある選択ゲート誘電体層２８２を形成するように、誘電体材料層の堆積及び共通ソース領域ＣＳを共用するメモリスタックＭＳ１～ＭＳ４対の間に位置しない誘電体層の部分のエッチングを含んでよい。
図２３を再度参照されたく、中間構造のメモリ領域２１２及び周辺領域２１４の上方に導電性材料層２８３を形成してよい。導電性材料層２８３は、ドーピングされた多結晶シリコン材料などの適切な導電性材料からなってよい。他の実施形態において、導電性材料層２８３は、金属、金属合金、ドーピングされた非晶質シリコン及びその組み合わせを含んでよい。導電性材料層２８３に用いられる他の適切な材料は、本開示の予想範囲内にある。上記した適切な堆積プロセスによって導電性材料層２８３を堆積することができる。様々な実施形態において、ＢＬコーティング２８５は、導電性材料層２８３の上面の上方に堆積されてよい。
図２４は、中間構造からＢＬコーティング２８５を除去し、周辺領域２１４の上方から導電性材料層２８３を除去するとともに、中間構造のメモリ領域２１２における導電性材料層２８３を凹ませるエッチングプロセスの後の例示的な中間構造の垂直断面図である。図２４を参照されたく、例示的な構造に、ＢＬコーティング２８５全体を除去するエッチングプロセスを行うことができる。エッチングプロセスによって、更に周辺領域２１４から導電性材料層２８３を除去し、且つ、メモリスタックＭＳ１～ＭＳ４が導電性材料層２８３の上面以上に突出するように、メモリ領域２１２から導電性材料層２８３の一部を除去することができる。様々な実施形態において、導電性材料層２８３の高さは、導電性材料層２８３の上面がメモリスタックＭＳ１～ＭＳ４における制御ゲートＣＧの上面とほぼ面一となるように下降することができる。導電性材料層２８３は、例示的な構造のメモリ領域２１２に形成されるメモリセルの選択ゲートＳＧ及び消去ゲートＥＧを形成することができる。
図２５は、中間構造のメモリ領域２１２及び周辺領域２１４の上方にあるハードマスク層２８７を示す例示的な中間構造の垂直断面図である。図２５を参照されたく、ハードマスク層２８７は、窒化物材料（例えば、窒化ケイ素）のような誘電体材料からなってよい。他の適切な誘電体材料は、本開示の予想範囲内にある。ハードマスク層２８７は、後でメモリ領域２１２に形成されるメモリセルの選択ゲートＳＧ及び消去ゲートＥＧを保護してそれを定義することに寄与できる。ハードマスク層２８７は、上記した適切な堆積方法によってコンフォーマルに堆積されてよい。
図２６は、周辺領域２１４及びメモリ領域２１２におけるメモリスタックＭＳ１～ＭＳ４の上面の上方からハードマスク層２８７を除去するとともに隣接するメモリスタックＭＳ１～ＭＳ４対の間に位置する導電性材料層２８３及びハードマスク層２８７の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図２６を参照されたく、例示的な構造に、エッチングプロセスを行うことができ、当該エッチングプロセスによって、例示的な構造の周辺領域２１４からハードマスク層２８７を除去することができ、例示的な構造のメモリ領域２１２からハードマスク層２８７及び導電性材料層２８３の一部を除去することもできる。周辺領域２１４において、エッチングプロセスによって、ハードマスク層２８７を除去するとともに、誘電体材料層２５１の一部を除去することができる。メモリ領域２１２において、エッチングプロセスによって、メモリスタックＭＳ１～ＭＳ４の上面以上からハードマスク層２８７を除去することができ、メモリスタックＭＳ１～ＭＳ４の各々のハードマスクＨＭの最上層（即ち、誘電体材料層２５１）の少なくとも一部を除去することもできる。エッチングプロセスの後、ハードマスク層２８７の残りの部分は、メモリスタックＭＳ１～ＭＳ４の各々の側面に隣接するように位置し、且つ導電性材料層２８３の残りの部分の上方に位置することができる。メモリスタックＭＳ１～ＭＳ４対の間に隙間を形成するように、共通ソース領域ＣＳ、ハードマスク層２８７及び導電性材料層２８３を共有する隣接するメモリスタックＭＳ１－ＭＳ４対の間は完全に除去されてよい。いくつかの実施形態において、基板２１０の上面は、各隙間に露出することができる。
図２７は、例示的な構造の周辺領域２１４から誘電体材料層（窒化物層）２５１及び誘電体材料層（酸化物層）２５０の一部を除去する追加のエッチングプロセスの後の例示的な中間構造の垂直断面図である。図２７を参照されたく、例示的な構造に、追加のエッチングプロセスを行うことができ、当該追加のエッチングプロセスによって、誘電体材料層（窒化物層）２５１の残りの部分を除去することができ、且つ周辺領域２１４から誘電体材料層（酸化物層）２５０の一部を除去することができる。マスク（図２７に図示せず）は、メモリ領域２１２を被覆してメモリ領域２１２がエッチングされないように保護することができる。いくつかの実施形態において、マスクは、エッチングプロセスの後に誘電体材料層２５１の小さな部分が第２の隔離特徴部ＩＦ２の上方に残ることができるように、第２の隔離特徴部ＩＦ２の一部の上方に延伸することができる。
図２８は、例示的な中間構造の上方にあるＢＬコーティング２８８を示す例示的な中間構造の垂直断面図である。
図２９は、メモリ領域２１２からＢＬコーティング２８８、並びにメモリスタックＭＳ１～ＭＳ４及びハードマスク層２８７の更なる一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図２９を参照されたく、エッチングプロセスによって、メモリスタックＭＳ１～ＭＳ４の各々のハードマスクＨＭの誘電体材料層（酸化物層）２５０を除去することができる。エッチングプロセスによって、エッチングプロセスの後にハードマスクＨＭの誘電体材料層（窒化物層）２４９がメモリスタックＭＳ１～ＭＳ４の各々の上面を定義し、且つハードマスク層２８７の上面がメモリスタックＭＳ１～ＭＳ４の各々の上面と実質的に面一となるように、ハードマスク層２８７の一部を除去することもできる。
図３０は、例示的な中間構造の露出面の上方にあるライナー２９１を示す例示的な中間構造の垂直断面図である。図３０を参照されたく、ライナー２９１は、酸化物材料などの誘電体材料を含んでよく、メモリ領域２１２及び周辺領域２１４における例示的な構造の露出面にコンフォーマルに堆積されてよい。ライナー２９１は、上記した適切な堆積プロセスによって形成することができる。
図３１は、ライナー２９１の上方に形成された被覆層２９３及び被覆層２９３の上方に形成されたＢＡＲＣ層２９５を示す例示的な中間構造の垂直断面図である。図３１を参照されたく、様々な実施形態において、後続の処理ステップの過程で、被覆層２９３は、周辺領域２１４にロジックトランジスタを形成するようにメモリ領域２１２における構造を保護することができる。いくつかの実施形態において、被覆層２９３は、非晶質シリコン又は多結晶シリコンなどの半導体材料からなってよい。被覆層２９３に用いられる他の適切な材料は、本開示の予想範囲内にある。上記した適切な堆積プロセスによって被覆層２９３を堆積することができる。
図３２は、ＢＡＲＣ層２９５を除去するとともに例示的な中間構造の上方にある被覆層２９３の厚さを減少するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図３１を参照されたく、エッチングプロセスの後、被覆層２９３は、実質的に平坦な上面を有することができる。被覆層２９３の上面の上方にパターニングマスクＰＲを形成してよい。被覆層２９３の上方にフォトレジスト材料層を堆積して、フォトレジスト材料をフォトリソグラフィーでパターニングし、パターニングマスクＰＲを形成することによって、パターニングマスクを形成することができる。図３２に示すように、パターニングマスクＰＲは、メモリ領域２１２を完全に被覆してよく、且つ周辺領域２１４に部分的に延伸してよい。いくつかの実施形態において、パターニングマスクＰＲの周縁は、第２の隔離特徴部ＩＦ２以上に位置してよい。周辺領域２１４の残りの部分は、パターニングマスクＰＲにより露出することができる。
図３３は、例示的な中間構造の周辺領域２１４から被覆層２９３、ライナー２９１、誘電体材料層（酸化物層）２５０、誘電体材料層（窒化物層）２４９及び制御ゲート層２４７を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図３３を参照されたく、パターニングマスクＰＲを介して異方性エッチングプロセスを実行することで、周辺領域２１４から被覆層２９３、ライナー２９１、誘電体材料層（酸化物層）２５０、誘電体材料層（窒化物層）２４９及び制御ゲート層２４７の一部を除去することができる。いくつかの実施形態において、エッチングプロセスは、バリア層２４５の位置で停止してよい。エッチングプロセスによって、第２の隔離特徴部ＩＦ２の上方にある被覆層２９３、ライナー２９１、誘電体材料層（窒化物層）２４９及び制御ゲート層２４７の側面を露出させることができる。エッチングプロセスの後、適切なプロセスによってパターニングマスクＰＲを除去することができ、例えば、溶剤でアッシング又は溶解させる。
図３４は、例示的な中間構造の周辺領域２１４からバリア層２４５及び第３の誘電体層２４０を除去する追加のエッチングプロセスの後の例示的な中間構造の垂直断面図である。図３４を参照されたく、ウェットエッチングプロセス（例えば、フッ化水素酸エッチング）のエッチングプロセスを実行することで、周辺領域２１４からバリア層２４５及び第３の誘電体層２４０を除去して、第２の誘電体材料層２３０の上面及び周辺領域２１４における第２の隔離特徴部ＩＦ２を露出させることができる。エッチングプロセスによって、第２の誘電体材料層２３０の上面に対して第１の隔離特徴部ＩＦ１の上面を凹ませることもできる。エッチングプロセスによって、ライナー２９１の一部及び第２の隔離特徴部ＩＦ２の上方に位置する誘電体材料層（酸化物層）２５０を凹ませることもできる。エッチングプロセスの間、被覆層２９３は、メモリ領域２１２がエッチングされないように保護することができる。
図３５は、メモリ領域２１２及び周辺領域２１４の上方にある追加の被覆材料を示す例示的な中間構造の垂直断面図である。図３５を参照されたく、いくつかの実施形態において、追加の被覆材料は、既存の被覆層２９３と同じ材料からなってもよく、既存の被覆層２９３の材料と異なる材料からなってもよい。いくつかの実施形態において、追加の被覆材料は、非晶質シリコン又は多結晶シリコンなどの半導体材料であってよい。他の適切な材料は、本開示の予想範囲内にある。上記した適切な堆積プロセスによって追加の被覆材料を堆積することができる。追加の被覆材料は、メモリ領域２１２における被覆層２９３の厚さを増やすことができ、且つ例示的な中間構造の周辺領域２１４を被覆するように被覆層２９３を延伸させることができる。
図３６は、例示的な中間構造の周辺領域２１４から被覆層２９３を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図３６を参照されたく、エッチングプロセスを実行することで、被覆層２９３の一部を除去するとともに、第２の誘電体層２３０の上面及び周辺領域２１４における隔離特徴部ＩＦ１、ＩＦ２を露出させることができる。エッチングプロセスによって、メモリ領域２１２に位置する被覆層２３０の厚さを減少することもできる。エッチングプロセスの後、被覆層２９３は、第２の隔離特徴部ＩＦ２の上方にあるテーパ状側壁２９４を含み得る。
図３７は、周辺領域２１４から第２の誘電体材料層２３０を除去する追加のエッチングプロセスの後の例示的な中間構造の垂直断面図である。図３７を参照されたく、ウェットエッチングプロセス（例えば、リン酸エッチング）のエッチングプロセスを実行することで、周辺領域２１４から第２の誘電体材料層２３０を除去して、第１の誘電体材料層／トンネル層２２０の上面を露出させることができる。エッチングプロセスの後、第１の隔離特徴部ＩＦ１及び第２の隔離特徴部ＩＦ２は、第１の誘電体材料層／トンネル層２２０の上面以上に突出することができる。
図３８は、周辺領域２１４の第１の領域３１０において実行されるマスクイオン注入プロセスを示す例示的な中間構造の垂直断面図である。図３９は、周辺領域２１４の第２の領域３２０において実行されるマスクイオン注入プロセスを示す例示的な中間構造の垂直断面図である。図３８及び図３９を参照されたく、周辺領域２１４の第１の領域３１０及び第２の領域３２０におけるパターニングマスクＰＲを介してイオン注入プロセスを実行することができ、その後にロジックトランジスタを形成することができる。いくつかの実施形態において、周辺領域２１４の異なる領域に異なるタイプのロジックトランジスタを形成してよい。例えば、非限定的な一実施形態において、周辺領域２１４の第１の領域３１０に第１のロジックトランジスタを形成してよく、且つ周辺領域２１４の第２の領域３２０にハイパワーロジックトランジスタであり得る第２のロジックトランジスタを形成してよい。注入プロセスの後、適切なプロセスによってパターニングマスクＰＲを除去することができ、例えば、溶剤でアッシング又は溶解させる。
図４０は、例示的な構造の上方にあるゲート誘電体材料層３３０、ゲート誘電体材料層３３０の上方にある犠牲ゲート材料層３４０、及び犠牲ゲート材料層３４０の上方にあるハードマスク層３５０を示す例示的な中間構造の垂直断面図である。図４０を参照されたく、いくつかの実施形態において、図３８及び図３９に示すイオン注入ステップの前又は後に周辺領域２１４から第１の誘電体材料層／トンネル層２２０を除去（例えば、導通ピラーエッチング）してよい。いくつかの実施形態において、隔離特徴部ＩＦ１、ＩＦ２の上面が周辺領域２１４における基板２１０の上面と面一となることを可能にするように、ＣＭＰ及び／又はエッチングプロセスなどの平坦化プロセスを実行してよい。その後、メモリ領域２１２における被覆層２９３の上面の上方、被覆層２９３のテーパ状側壁の上方、並びに周辺領域２１４における隔離特徴部ＩＦ１、ＩＦ２及び基板２１０の上面の上方を含む、例示的な中間構造の上方にゲート誘電体材料層３３０を堆積してよい。ゲート誘電体材料層３３０は、シリカ（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）、酸窒化ケイ素（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化ハフニウムタンタル（ＨｆＴａＯ）、酸化ハフニウムチタン（ＨｆＴｉＯ）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化ジルコニウム、酸化チタン、アルミナ、酸化ハフニウム－アルミナ（ＨｆＯ２－Ａｌ２Ｏ３）、それらの組み合わせなどの適切な誘電体材料を含んでよい。他の適切な誘電体材料は、本開示の予想範囲内にある。ゲート誘電体材料層３３０は、上記した適切な堆積プロセスによって堆積することができる。
いくつかの実施形態において、ゲート誘電体材料層３３０の厚さは、周辺領域２１４の異なる領域で変化してよい。非限定的な一実施例において、後でロジックトランジスタを形成可能な周辺領域２１４の第１の領域３１０におけるゲート誘電体材料層３３０の厚さは、後でハイパワーロジックトランジスタを形成可能な周辺領域２１４の第２の領域３２０におけるゲート誘電体材料層３３０の厚さよりも大きくてよい。いくつかの実施形態において、ゲート誘電体材料層３３０は、周辺領域２１４の異なる領域（第１の領域３１０及び第２の領域３２０）において異なる組成を有してよい。
図４０を再度参照されたく、ゲート誘電体材料層３３０の上方に犠牲ゲート材料層３４０を形成してよい。様々な実施形態において、犠牲ゲート材料層３４０は、後で金属ゲート（例えば、ＲＰＧプロセスを利用）により置き替えられるダミーゲート構造を製造するために用いられる。いくつかの実施形態において、犠牲ゲート材料層３４０は、多結晶シリコンのような半導体材料からなってよい。他の適切な材料は、本開示の予想範囲内にある。上記した適切な堆積プロセスによって犠牲ゲート材料層３４０を堆積することができる。
図４０を再度参照されたく、犠牲ゲート材料層３４０の上方にハードマスク層３５０を形成してよい。ハードマスク層３５０は、窒化物又は酸化物材料、又はそれらの組み合わせなどの適切な誘電体材料からなってよい。上記した適切な堆積プロセスによってハードマスク層３５０を堆積することができる。
図４１は、被覆層２９３の上方からハードマスク層３５０及び犠牲ゲート材料層３４０の一部を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図４１を参照されたく、周辺領域２１４におけるハードマスク層３５０の上方にパターニングマスク（図４１に図示せず）を形成してよい。マスクを介してエッチングプロセスを実行することで、被覆層２９３の上方からハードマスク層３５０及び犠牲ゲート材料層３４０の一部を除去することができる。マスクは、ハードマスク層３５０及び犠牲ゲート材料層３４０が周辺領域２１４においてエッチングされることを防止することができる。
図４２は、例示的な中間構造の周辺領域２１４におけるゲート誘電体材料層３３０の上方に形成された複数のゲートスタックＧＳ１、ＧＳ２及びＧＳ３を示す例示的な中間構造の垂直断面図である。図４２を参照されたく、複数のゲートスタックＧＳ１、ＧＳ２、ＧＳ３は、図１５及び図１６に示される複数のメモリスタックＭＳ１～ＭＳ４と類似する形で形成されてよい。特に、例示的な中間構造の上方にフォトレジストマスクＰＲなどのパターニングマスク（図４２に図示せず）を形成してよい。マスクが後で周辺領域２１４に形成可能なゲートスタックの位置に対応するハードマスク層３５０の選定された部分を被覆するように、フォトリソグラフィーでマスクをパターニングしてよい。異方性エッチングプロセスを実行することで、ハードマスク層３５０の一部、及びマスクにより露出した犠牲ゲート材料層３４０を除去することができる。エッチングプロセスは、ゲート誘電体材料層３３０の位置で停止してよい。エッチングプロセスの後、複数のゲートスタックＧＳ１～ＧＳ３は、周辺領域２１４におけるゲート誘電体材料層３３０の上方に位置することができる。ゲートスタックＧＳ１～ＧＳ３の各々は、ゲート誘電体材料層３３０の上方にある犠牲ゲート材料層３４０、及び犠牲ゲート材料層３４０の上方にあるハードマスク層３５０を含み得る。エッチングプロセスの後、適切なプロセスによってパターニングマスクＰＲを除去することができ、例えば、溶剤でアッシング又は溶解させる。
図４３は、ゲートスタックＧＳ１～ＧＳ３の側面の上方にあるゲートスタック側封止層３５１を示す例示的な中間構造の垂直断面図である。図４３を参照されたく、ゲートスタック側封止層３５１は、ゲートスタックＧＳ１～ＧＳ３の各々のハードマスク層３５０及び犠牲ゲート材料層３４０の露出した側面の上方にある１つ又は複数の誘電体材料を含んでよい。非限定的な一実施形態において、ゲートスタック側封止層３５１は、窒化ケイ素などの窒化物材料を含んでよい。いくつかの実施形態において、ゲートスタック側封止層３５１は、中間構造の上方に誘電体材料層をコンフォーマルに堆積することで形成することができ、且つ、異方性エッチングプロセス（例えば、反応性イオンエッチングプロセス）を実行することで、誘電体材料層の水平延伸部分を除去しながら、ゲートスタックＧＳ１～ＧＳ３の側面の上方にゲートスタック側封止層３５１を残すことができる。
図４４は、例示的な中間構造のメモリ領域２１２からゲート誘電体材料層３３０及び被覆層２９３を除去するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図４４を参照されたく、エッチングプロセスを実行することで、ゲート誘電体材料層３３０及び被覆層２９７を除去することができる。いくつかの実施形態において、エッチングプロセスによって、ライナー２９１（図３０を参照）を除去してもよい。エッチングプロセスの間、周辺領域２１４をマスクによって被覆することで、周辺領域がエッチングされることを防止することができる。エッチングプロセスによって、メモリ領域２１２におけるメモリスタックＭＳ１～ＭＳ４の上面、選択ゲートハードマスク層２８７の上面及び側面、導電性材料層２８３の側面及び基板２１０の上面を露出させることができる。いくつかの実施形態において、エッチングプロセスの後、イオン注入プロセスを選択的に実行することで、隣接するメモリスタックＭＳ１～ＭＳ４対の間の基板２１０に活性領域（例えば、ドレイン領域）を形成することができる。
図４５は、後で例示的な中間構造の周辺領域２１４に形成されるロジックトランジスタのソース及びドレイン領域ＳＤを形成するためのイオン注入プロセスを模式的に示す例示的な中間構造の垂直断面図である。図４５を参照されたく、周辺領域２１４において１つ又は複数のイオン注入プロセスを実行することで、ゲート構造ＧＳ１、ＧＳ２に隣接する基板２１０に活性領域（即ち、ソース及びドレイン領域ＳＤ）を形成することができる。いくつかの実施形態において、１つ又は複数のイオン注入プロセスは、パターニングマスク（図４５に図示せず）を介して実行されるマスク注入プロセスであってよい。
図４６は、周辺領域２１４からゲート誘電体材料層３３０の一部を除去するとともに、メモリ領域２１２における選択ゲートＳＧの上方に主側壁スペーサ２９７を形成し、且つ周辺領域２１４におけるゲートスタックＧＳの上方に主側壁スペーサ３５３を形成するエッチングプロセスの後の例示的な中間構造の垂直断面図である。図４６を参照されたく、異方性エッチングプロセスを実行することで、周辺領域２１４からゲート誘電体材料層３３０の露出部分を除去することができる。ゲートスタックＧＳ１～ＧＳ３の下方にあるゲート誘電体材料層３３０の部分は、エッチングされないゲートスタックＧＳ１～ＧＳ３によって保護され得る。エッチングプロセスの後、個別のゲート誘電体材料層３３０は、ゲートスタックＧＳ１～ＧＳ３の各々の下方に位置することができる。
図４６を再度参照されたく、エッチングプロセスによって第２の隔離特徴部ＩＦ２の上面を露出させることもできる。いくつかの実施形態において、エッチングプロセスによって、第２の隔離特徴部ＩＦ２の中心部分に第２の隔離特徴部ＩＦ２の上面を露出させることができる。第２の隔離特徴部ＩＦ２の周囲部分において、上側材料は、エッチングプロセスによって完全に除去されない可能性があり、且つ第２の隔離特徴部ＩＦ２の表面の上方にダミー（即ち、非機能性）構造を形成する可能性がある。図４６に示すように、一例として、第２の隔離特徴部ＩＦ２を部分的に被覆するゲートスタックＧＳ３は、エッチングプロセスの際に部分的にエッチングされてよい。部分的にエッチングされたゲートスタックＧＳ３は、第２の隔離特徴部ＩＦ２の上方にダミー構造を形成することができる。制御ゲート層２４７の一部を含む第２のダミー構造は、メモリ領域２１２に隣接する第２の隔離特徴部ＩＦ２の周囲領域の上方に位置することができる。
図４６を再度参照されたく、メモリ領域２１２における選択ゲートＳＧ及び選択ゲートハードマスク層２８７の側面の上方に第１の複数の主側壁スペーサ２９７を形成してよく、且つ周辺領域２１４におけるゲートスタックＧＳの側面の上方に第２の複数の主側壁スペーサ３５３を形成してよい。主側壁スペーサ２９７、３５３は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、高ｋ誘電体、及びそれらの組み合わせなどの適切な誘電体材料からなってよい。他の適切な誘電体材料は、本開示の予想範囲内にある。第１の複数の主側壁スペーサ２９７と第２の複数の主側壁スペーサ３５３は、同じ材料又は異なる材料で形成されてよい。主側壁スペーサ２９７、３５３は、ＣＶＤ、プラズマ援用化学気相成長（ＰＥＣＶＤ）又はＬＰＣＶＤなどの任意の適切な方法によって形成されてよい。
図４７は、基板２１０の露出面における金属シリサイド領域３５５を示す例示的な中間構造の垂直断面図である。図４７を参照されたく、メモリ領域２１２及び周辺領域２１４における基板２１０の露出した上面にＴｉ、Ｎｉ、Ｗなどの薄い金属層を堆積してよい。金属を加熱することで、金属を基板と反応させて金属シリサイド領域３５５を形成することができる。金属シリサイド領域３５５は、基板２１０の活性（即ち、ソース及びドレイン）領域上に位置してよく、且つ対応する例示的な構造のソース及びドレイン領域ＤＲ、ＳＤへの電気的接触層を提供することができる。
図４８は、メモリ領域２１２からハードマスクＨＭ及び選択ゲートハードマスク層２８７の残りの部分を除去するとともに周辺領域２１４におけるゲートスタックＧＳ１～ＧＳ３からハードマスク層３５０の残りの部分を除去する平坦化プロセスの後の例示的な中間構造の垂直断面図である。図４８を参照されたく、平坦化プロセス（例えば、ＣＭＰ及び／又はエッチングプロセス）を実行することで、メモリスタックＭＳ１～ＭＳ４からハードマスクＨＭの残りの部分を除去し、選択ゲートＳＧ及び消去ゲートＥＧの上方から選択ゲートハードマスク層２８７を除去し、且つゲートスタックＧＳ１～ＧＳ３からハードマスク層３５０を除去することができる。平坦化プロセスの後、制御ゲートＣＧ、選択ゲートＳＧ及び消去ゲートＥＧの上面は、メモリ領域２１２に露出することができ、且つ、犠牲ゲート材料層３４０の上面は、周辺領域２１４に露出することができる。様々な実施形態において、制御ゲートＣＧ、選択ゲートＳＧ、消去ゲートＥＧ及び犠牲ゲート材料層３４０の上面は、実質的に面一であってよい。
図４９は、中間構造の上方にコンフォーマルに形成されたコンタクトエッチング停止層（ＣＥＳＬ）３５７及びＣＥＳＬ３５７の上方に形成された層間誘電体（ＩＬＤ）層４１０を示す例示的な中間構造の垂直断面図である。図４９を参照されたく、ＣＥＳＬ３５７及びＩＬＤ層４１０は、それぞれ酸化ケイ素、窒化ケイ素、炭化ケイ素、リンケイ酸塩ガラス（ＰＳＧ）、アンドープのケイ酸塩ガラス（ＵＳＧ）、ドーピングされたケイ酸塩ガラス、有機ケイ酸塩ガラス、非晶質フッ化炭素、その多孔質変形体又はその組み合わせなどの適切な誘電体材料からなってよい。他の誘電体材料は、本開示の予想範囲内にある。様々な実施形態において、ＣＥＳＬ３５７は、ＩＬＤ層４１０と異なる誘電体材料からなってよい。いくつかの実施形態において、ＣＥＳＬ３５７は、ＩＬＤ層４１０の材料と異なるエッチング特性（即ち、より高いエッチング耐性）を有するエッチング停止層であってよい。非限定的な一実施形態において、ＩＬＤ層４１０は、リンケイ酸塩ガラス（ＰＳＧ）を含んでよく、且つＣＥＳＬ３５７は、窒化ケイ素を含んでよい。ＣＥＳＬ３５７及びＩＬＤ層４１０は、それぞれ上記した適切な堆積方法によって堆積することができる。
図５０は、メモリ領域２１２における制御ゲートＣＧ、選択ゲートＳＧ及び消去ゲートＥＧの上面以上、及び周辺領域２１４における犠牲ゲート材料層３４０の上面以上からＩＬＤ層４１０及びＣＥＳＬ３５７を除去する平坦化プロセスの後の例示的な中間構造の垂直断面図である。図５０を参照されたく、平坦化プロセス（例えば、ＣＭＰ及び／又はエッチングプロセス）を実行することで、ＩＬＤ層４１０及びＣＥＳＬ３５７の一部を除去することができる。平坦化プロセスの後、制御ゲートＣＧ、選択ゲートＳＧ及び消去ゲートＥＧの上面は、メモリ領域２１２に露出することができ、犠牲ゲート材料層３４０の上面は、周辺領域２１４に露出することができる。様々な実施形態において、制御ゲートＣＧ、選択ゲートＳＧ及び消去ゲートＥＧの上面は、犠牲ゲート材料層３４０と実質的に面一であってよい。
図５０には、例示的な構造のメモリ領域２１２におけるメモリセルＭＣ１～ＭＣ４の構造が追加的に示されている。上記のように、メモリ領域２１２における各機能メモリセルＭＣは、隣接するメモリセルＭＣと共用できる選択ゲートＳＧ、浮遊ゲートＦＧ、制御ゲートＣＧ及び消去ゲートＥＧを含んでよい。いくつかの実施形態において、少なくともいくつかのメモリセルＭＣは、周辺領域２１４に隣接する少なくともいくつかのメモリセルを含むダミー（即ち、非機能性）メモリセルであってよい。図５０を参照されたく、例えば、メモリセルＭＣ４は、選択ゲートＳＧを含まず、ダミー（即ち、非機能性）メモリセルであってよい。
図５１は、周辺領域２１４に形成された金属ゲートＭＧ１、ＭＧ２を示す例示的な中間構造の垂直断面図である。図５１を参照されたく、エッチングプロセスを実行することで、周辺領域２１４におけるゲートスタックＧＳ１及びＧＳ２から犠牲ゲート材料層３４０を除去することができる。様々な実施形態において、パターニングマスク（図５１に図示せず）を介してエッチングプロセスを実行することができ、当該パターニングマスクは、ゲートスタックＧＳ１及びＧＳ２の位置に対応する開口を含む。犠牲ゲート材料層３４０を除去するエッチングプロセスの後、パターニングマスクを除去してよい。その後、金属材料層を堆積してゲートスタックＧＳ１、ＧＳ２に形成された開口に充填してよく、且つ、平坦化プロセス（例えば、ＣＭＰプロセス）によって開口の上方からいかなる余分な金属材料を除去し、対応するゲートスタックＧＳ１、ＧＳ２における金属ゲートＭＧ１、ＭＧ２を残すことができる。金属ゲートＭＧ１、ＭＧ２は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、それらの合金、それらの組み合わせなどの適切な金属材料からなってよい。他の適切な金属材料は、本開示の予想範囲内にある。いくつかの実施形態において、各金属ゲートＭＧは、同じ材料からなってよい。又は、異なる材料は、周辺領域２１４における異なるゲートスタックＧＳ１、ＧＳ２に用いられてもよい。
図５１には、例示的な構造の周辺領域２１４におけるロジックトランジスタＬＴ１、ＬＴ２の構造が追加的に示されている。上記のように、周辺領域における各機能ロジックトランジスタＬＴは、基板２１０のチャネル領域ＣＲの上方にある金属ゲートＭＧを含んでよい。ゲート誘電体材料層３３０は、金属ゲートＭＧとチャネル領域ＣＲの間に設けられてよい。ソース及びドレイン領域ＳＤは、金属ゲートＭＧのいずれか１つの側に位置してよい。周辺領域２１４におけるロジックトランジスタＬＴ１、ＬＴ２は、メモリセレクタ、電源ゲート及び入力／出力素子などのロジック素子を形成することができる。上記のように、周辺領域２１４の異なる領域における異なるロジックトランジスタＬＴは、異なる構造を有してよく、及び／又は異なる機能を実行してよい。一例として、図５１に示す実施形態において、第１の領域３１０におけるロジックトランジスタＬＴ１は、ロジックトランジスタであってよく、第２の領域３２０におけるロジックトランジスタＬＴ２は、ハイパワーロジックトランジスタであってよい。
いくつかの実施形態において、周辺領域における少なくともいくつかのゲート構造は、周辺領域２１４に隣接する少なくともいくつかのゲート構造を含むダミー（即ち、非機能性）ゲート構造であってよい。図５１に示すように、例えば、ゲート構造ＧＳ３は、金属ゲートを含まず、ダミー（即ち、非機能性）ゲート構造であってよい。
図５２は、周辺領域２１４の上方及びメモリ領域２１２におけるメモリセルＭＣの制御ゲートＣＧの上方にある第１の誘電体材料層１０２を示す例示的な中間構造の垂直断面図である。図５２を参照されたく、いくつかの実施形態において、連続的な第１の誘電体材料層１０２は、周辺領域２１４におけるロジックトランジスタＬＴの上面の上方及びメモリ領域２１２におけるメモリセルＭＣの上面の上方を含む、例示的な中間構造の上方に堆積されてよい。いくつかの実施形態において、第１の誘電体材料層１０２をパターニングすることで、メモリ領域２１２における第１の誘電体材料層１０２の一部を除去してよい。一例として、フォトレジストマスク（図５２に図示せず）のようなパターニングマスクを連続的な第１の誘電体材料層１０２の上方に形成してよい。マスクが、周辺領域２１４の第１の誘電体材料層１０２の一部及びメモリセルＭＣの制御ゲートＣＧの第１の誘電体材料層１０２の一部を含む、第１の誘電体材料層１０２の選定された部分を被覆するように、フォトリソグラフィーでマスクをパターニングしてよい。異方性エッチングプロセスを実行することで、マスクにより露出した第１の誘電体材料層１０２の一部を除去することができる。エッチングプロセスによって、第１の誘電体材料層１０２を通じてメモリセルＭＣの選択ゲートＳＧ及び消去ゲートＥＧの上面を含むメモリ領域２１２の一部を露出させることができる。エッチングプロセスの後、マスクは、適切な方法によって除去することができ、例えば、溶剤でアッシング又は溶解させる。
第１の誘電体材料層１０２は、酸化物又は窒化物材料（例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素など）などの適切な誘電体材料からなってよい。いくつかの実施形態において、第１の誘電体材料層１０２は、テトラエトキシシラン（ＴＥＯＳ）前駆体により形成された酸化ケイ素からなってよい。いくつかの実施形態において、第１の誘電体材料層１０２は、レジスト保護酸化物（ＲＰＯ）材料であってよい。他の適切な誘電体材料は、本開示の予想範囲内にある。いくつかの実施形態において、第１の誘電体材料層１０２は、ロジックトランジスタＬＴ１、ＬＴ２の金属ゲートＭＧの材料に対する良好な接着を含む、良好な接着特性を有してよい。上記した適切な堆積方法によって第１の誘電体材料層１０２を堆積することができる。
図５３は、周辺領域２１４における第１の誘電体材料層１０２の上方にある第２の誘電体材料層１０３を示す例示的な中間構造の垂直断面図である。図５３を参照されたく、多層複合誘電体膜構造１０１は、第１の誘電体材料層１０２の上方に少なくとも１つの追加の誘電体材料層１０３を堆積することによって例示的な中間構造の周辺領域２１４に形成することができる。いくつかの実施形態において、連続的な第２の誘電体材料層１０３は、例示的な中間構造の上方に堆積されてよい。上記のように、連続的な第２の誘電体材料層１０３の上方にフォトレジストマスク（図５３に図示せず）などのパターニングマスクを形成してよい。パターニングマスクは、周辺領域２１４における第２の誘電体材料層１０３を被覆することができ、且つメモリ領域２１２における第２の誘電体材料層１０３を露出させることができる。エッチングプロセスによって、メモリ領域２１２から第２の誘電体材料層１０３を除去することができ、第２の誘電体材料層１０３は、周辺領域２１４に複合誘電体膜構造１０１を形成するように周辺領域２１４における第１の誘電体材料層１０２の上方に位置してよい。いくつかの実施形態において、複合誘電体膜構造１０１は、ロジックトランジスタＬＴの金属ゲートＭＧの上方を含む、周辺領域２１４の上方に連続的に延伸してよい。エッチングプロセスの後、適切なプロセスによってマスクを除去することができ、例えば、溶剤でアッシング又は溶解させる。
第２の誘電体材料層１０３は、酸化物又は窒化物材料（例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素など）などの適切な誘電体材料からなってよい。いくつかの実施形態において、第２の誘電体材料層１０３は、緩衝酸化物材料、窒化ケイ素材料、高温酸化物（ＨＴＯ）材料などからなってよい。他の適切な誘電体材料は、本開示の予想範囲内にある。第２の誘電体材料層１０３は、第１の誘電体材料層１０２と異なる組成及び／又は異なる物理特性を有してよい。様々な実施形態において、第２の誘電体材料層１０３の密度は、第１の誘電体材料層１０２の密度よりも大きくてよい。例えば、第２の誘電体材料層１０３の密度は、第１の誘電体材料層の密度よりも少なくとも１００％大きいことを含め、少なくとも１０％、例えば少なくとも５０％であってよい。いくつかの実施形態において、第２の誘電体材料層１０３は、第１の誘電体材料層１０２の材料よりも低いエッチング速度（即ち、より高いエッチング耐性）を有してよい。上記のように、適切な堆積方法によって第２の誘電体材料層１０３を堆積することができる。
図５４は、メモリ領域２１２における選択ゲートＳＧ及び消去ゲートＥＧの上面の上方にある金属シリサイド層３８０を示す例示的な中間構造の垂直断面図である。図５３を参照されたく、シリサイド化プロセスを実行することで、例示的な中間構造のメモリ領域２１２におけるメモリセルＭＣの選択ゲートＳＧ及び消去ゲートＥＧの上面の上方に金属シリサイド層３８０を形成することができる。様々な実施形態において、選択ゲートＳＧ及び消去ゲートＥＧの露出面の上方にＣｏ、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、それらの合金などの薄い金属材料層を堆積してよい。金属を加熱することで、金属を選択ゲートＳＧ及び消去ゲートＥＧのシリコン材料と反応させて選択ゲートＳＧ及び消去ゲートＥＧの上面の上方に金属シリサイド層３８０を形成することができる。非限定的な一実施例において、金属は、７５０～１０００℃の範囲の温度で１～２時間アニーリングされてもよい。又は、レーザのパワーに応じて金属に対して数マイクロ秒～数秒のレーザアニーリングを行ってもよい。シリサイド化プロセスの間、制御ゲートＣＧは、金属シリサイド層３８０が制御ゲートＣＧの上方に形成されないように、第１の誘電体材料層１０２によって保護され得る。
選択ゲートＳＧ及び消去ゲートＥＣの上方に金属シリサイド層３８０を形成した後、エッチングプロセス（例えば、ウェットエッチング）を実行することで、例示的な中間構造からいかなる余分な金属を除去することができる。エッチングプロセスの間、複合誘電体膜構造１０１は、周辺領域２１４における金属ゲートＭＧがエッチングされないように保護することができる。上記のように、周辺領域２１４の上方にある複合誘電体膜構造１０１は、金属ゲートＭＧへの改良された保護を提供することができる。特に、第１の誘電体材料層１０２の弱点（例えば、金属ゲートＭＧに金属沈殿物が存在することによる弱点）は、図５４に示す多層複合誘電体膜構造１０１の存在によって金属ゲートＭＧの下方のエッチングによるダメージを引き起こさない可能性がある。
様々な実施形態において、複合誘電体膜構造１０１の周縁４３１は、メモリ領域２１２と周辺領域２１４の間の境界４３０の±３００ｎｍ（例えば、±２００ｎｍ、例えば±１００ｎｍ）以内に位置してよい。これは、複合誘電体膜構造１０１がメモリ領域２１２において遠くまで延伸して、上記したシリサイド化プロセスを妨害したり、又は、複合誘電体膜構造１０１が周辺領域２１４に十分に延伸しておらず、ロジックトランジスタＬＴの金属ゲートＭＧへの保護が不十分になったりする可能性を回避することができる。
図５５は、中間構造の上方にある層間誘電体（ＩＬＤ）層４１２、ＩＬＤ層４１２の上方にある金属特徴部１１２、並びに金属特徴部１１２とメモリセルＭＣの間及び金属特徴部１１２とロジックトランジスタＬＴの間に延伸する導電性導通ピラー１１０を示す例示的な中間構造の垂直断面図である。図５５を参照されたく、ＩＬＤ層４１２は、酸化ケイ素、窒化ケイ素、炭化ケイ素、リンケイ酸塩ガラス（ＰＳＧ）、アンドープのケイ酸塩ガラス（ＵＳＧ）、ドーピングされたケイ酸塩ガラス、有機ケイ酸塩ガラス、非晶質フッ化炭素、その多孔質変形体又はその組み合わせなどの適切な誘電体材料からなってよい。他の誘電体材料は、本開示の予想範囲内にある。上記した適切な堆積プロセスによってＩＬＤ層４１２を堆積することができる。いくつかの実施形態において、平坦化プロセスによってＩＬＤ層４１２の平坦な上面を提供してよい。
図５５を再度参照されたく、異方性エッチングプロセスによってＩＬＤ層４１０及び４１２を貫通するとともに周辺領域２１４における複合誘電体膜構造１０１を貫通する導通ピラー開口を形成することで、導電性導通ピラー１１０を形成してよい。メモリ領域２１２において、導通ピラー開口は、メモリセルＭＣの各ドレイン領域ＤＲを被覆するＣＥＳＬ３５７まで延伸してよい。周辺領域２１４において、導通ピラー開口は、ロジックトランジスタのソース及びドレイン領域ＳＤの各々を被覆するＣＥＳＬ３５７まで延伸してよい。導通ピラー開口は、エッチングプロセスによってＣＥＳＬ３５７を貫通するように延伸し、対応するソース及びドレイン領域ＤＲ、ＳＤの各々を被覆する金属シリサイド領域３５５（図４７を参照）を露出させることができる。その後、対応するソース及びドレイン領域ＤＲ、ＳＤに接触する導電性導通ピラー１１０を形成するように、導通ピラー開口にＣｕ、Ｎｉ、Ｔｉ、Ｗ、Ａｌ、それらの合金などの導電性材料を充填してよい。
導電線などの金属特徴部１１２は、ＩＬＤ層４１２の上方に形成されてよく、且つ１つ又は複数の導電性導通ピラー１１０に接触してよい。いくつかの実施形態において、金属特徴部１１２は、金属特徴部１１２の底面がＩＬＤ層４１２の上面よりも低くなれるように、少なくとも部分的にＩＬＤ層４１２に嵌め込まれてよい。いくつかの実施形態において、ＩＬＤ層４１２に嵌め込まれた金属特徴部１１２の底面とＩＬＤ層４１２の上面との間の距離は、≦３０ｎｍであってよい。
図５６は、本開示の様々な実施形態による、メモリ素子１００を製造する一般的な方法５００を説明するフローチャートである。図２～図５１及び図５６を参照されたく、方法５００のステップ５０２において、メモリセルＭＣを基板２１０のメモリ領域２１２に形成することができる。図２～図５１及び図５６を参照されたく、方法５００のステップ５０４において、金属ゲートＭＧを含むトランジスタＬＴを基板２１０の周辺領域２１４に形成することができる。図５２～図５４及び図５６を参照されたく、方法５００のステップ５０６において、複合誘電体膜構造１０１を基板２１０の周辺領域２１４におけるトランジスタＬＴの金属ゲートＭＧの上方に形成することができる。複合誘電体膜構造１０１は、第１の誘電体層１０２と、第１の誘電体層１０２の上方にある第２の誘電体層１０３と、を含んでよく、第２の誘電体層１０３の密度は、第１の誘電体層１０２の密度よりも大きくてよい。
全ての図面を参照されたく、本開示の様々な実施形態によれば、半導体素子１００は、メモリ領域２１２及び周辺領域２１４を含む基板２１０と、周辺領域２１４に位置する金属ゲートＭＧを含むトランジスタＬＴと、トランジスタＬＴの金属ゲートＭＧの上方に位置し、第１の誘電体層１０２と、第１の誘電体層１０２の上方に位置するとともに密度が第１の誘電体層１０２の密度よりも大きい第２の誘電体層１０３と、を含む複合誘電体膜構造と、メモリ領域２１２に位置する少なくとも１つのメモリセルＭＣと、を含む。
一実施形態において、第１の誘電体層１０２は、トランジスタＬＴの金属ゲートＭＧの上面に接触する。
別の実施形態において、第１の誘電体層１０２及び第２の誘電体層１０３の各々は、５ｎｍ～３０ｎｍの間の厚さを有する。
別の実施形態において、第１の誘電体層１０２は、テトラエトキシシラン（ＴＥＯＳ）前駆体により形成された酸化ケイ素及びレジスト保護酸化物（ＲＰＯ）材料のうちの少なくとも１つを含む誘電体材料からなる。
別の実施形態において、第２の誘電体層１０３は、緩衝酸化物材料、窒化ケイ素材料及び高温酸化物（ＨＴＯ）材料のうちの少なくとも１つを含む誘電体材料からなる。
別の実施形態において、複合誘電体膜構造１０１の下面は、少なくとも１つのメモリセルＭＣの上面と面一である。
別の実施形態において、少なくとも１つのメモリセルＭＣは、浮遊ゲートＦＧと、浮遊ゲートＦＧの上に位置する制御ゲートＣＧと、浮遊ゲートＦＧ及び制御ゲートＣＧの第１の側に位置する選択ゲートＳＧと、を含み、複合誘電体膜構造１０１の下面は、制御ゲートＣＧの上面と面一である。
別の実施形態において、少なくとも１つのメモリセルは、浮遊ゲートＦＧ及び制御ゲートＣＧの第２の側に位置する消去ゲートＥＧを更に含み、金属シリサイド層３８０は、選択ゲートＳＧの上面及び消去ゲートＥＧの上面に位置する。
別の実施形態において、半導体素子１００は、周辺領域２１４に位置する金属ゲートＭＧ及びメモリ領域２１２に位置する複数のメモリセルＭＣを含む複数のトランジスタＬＴを含み、複合誘電体膜構造１０１は、周辺領域２１４における複数のトランジスタＬＴの金属ゲートＭＧの上方に位置し、且つメモリ領域２１２におけるメモリセルＭＣの上方に位置しない。
更なる実施形態は、メモリ領域２１２及び周辺領域２１４を含む基板２１０と、メモリ領域２１２に位置する複数のメモリセルＭＣと、周辺領域２１４に位置する複数のトランジスタＬＴと、周辺領域２１４における複数のトランジスタＬＴの上方に延伸する少なくとも２つの誘電体材料層１０２、１０３を含み、その周縁４３１がメモリ領域２１２と周辺領域２１４の間の境界４３０の３００ｎｍ以内に位置する複合誘電体膜構造１０１と、を含む半導体素子１００に関する。
一実施形態において、メモリ領域２１２と周辺領域２１４の間の境界４３０は、基板２１０に位置する隔離特徴部ＩＦ２の周縁によって定義される。
別の実施形態において、メモリ領域２１２における基板２１０の上面は、周辺領域２１４における基板２１０の上面に対して凹んでいる。
別の実施形態において、半導体素子１００は、複合誘電体膜構造１０１を貫通するように延伸する複数の導電性導通ピラー１１０を更に含み、複合誘電体膜構造１０１は、周辺領域２１４における導電性導通ピラー１１０の間に連続的に延伸する。
別の実施形態において、周辺領域２１４におけるトランジスタＬＴの各々は、金属ゲートＭＧを含み、複合誘電体膜構造１０１は、周辺領域２１４における複数のトランジスタＬＴの金属ゲートＭＧの上方に位置する。
別の実施形態において、複合誘電体膜構造１０１は、異なる組成及び／又は物理特性を有する少なくとも２つの誘電体材料層１０２、１０３を含む。
更なる実施形態は、メモリセルＭＣを基板２１０のメモリ領域２１２に形成するステップと、金属ゲートＭＧを含むトランジスタＬＴを基板２１０の周辺領域２１４に形成するステップと、第１の誘電体層１０２と、第１の誘電体層１０２の上方に位置するとともに密度が第１の誘電体層１０２の密度よりも大きい第２の誘電体層１０３と、を含む複合誘電体膜構造１０１を、基板２１０の周辺領域２１４におけるトランジスタＬＴの金属ゲートＭＧの上方に形成するステップと、ウェットエッチングを実行することで、半導体素子１００から金属材料を除去するステップと、を含み、複合誘電体膜構造１０１は、周辺領域２１４におけるトランジスタＬＴの金属ゲートＭＧがエッチングされないように保護する半導体素子１００の製造方法に関する。
一実施形態において、複合誘電体膜構造１０１を形成するステップは、第１の誘電体層１０２を周辺領域２１４におけるトランジスタＬＴの金属ゲートＭＧの上方及びメモリ領域２１２におけるメモリセルＭＣの制御ゲートＣＧの上方に形成するステップと、第２の誘電体層１０３を周辺領域２１４における第１の誘電体層１０２の上方に形成して複合誘電体膜構造１０１を形成するステップと、を含み、複合誘電体膜構造１０１は、半導体素子１００のメモリ領域２１２におけるメモリセルＭＣの上方に延伸しない。
別の実施形態において、当該方法は、金属シリサイド層３８０をメモリセルＭＣの選択ゲートＳＧ及び消去ゲートＥＧのうちの少なくとも１つの上面の上方に形成するステップを更に含み、金属シリサイド層３８０の形成中に、第１の誘電体層１０２の一部は、メモリセルＭＣの制御ゲートＣＧの上方に位置する。
別の実施形態において、金属シリサイド層３８０を形成するステップは、金属層をメモリセルＭＣの選択ゲートＳＧ及び消去ゲートＥＧのうちの少なくとも１つの上方に堆積するステップと、金属層を加熱することで金属シリサイド層３８０をメモリセルＭＣの選択ゲートＳＧ及び消去ゲートＥＧのうちの少なくとも１つの上面の上方に形成するステップと、を含み、ウェットエッチングの際に、半導体素子１０１から余分な金属を除去する。
別の実施形態において、当該方法は、複合誘電体膜構造１０１を貫通して周辺領域２１４におけるトランジスタＬＴのソース又はドレイン領域ＳＤに電気的に接触する導電性導通ピラー１１０を形成するステップを更に含む。
上記は、当業者が本開示の態様をより良く理解できるように、いくつかの実施形態の特徴を概説した。当業者であれば、本明細書に記載の実施形態と同じ目的及び／又は実施形態と同じ利点を有する形態を実施するために、本開示を他のプロセス及び構造を設計又は修正するための基礎として容易に使用できることを理解すべきである。当業者は、このような等価構造が本開示の精神及び範囲から逸脱していないことも意識すべきであり、本開示の精神及び範囲から逸脱しない限り、本明細書に対して種々の変化、置換や変更を行うことができる。
１００ メモリ素子／半導体素子
１０１ 複合誘電体膜構造
１０２ 第１の誘電体材料層／第１の誘電体層
１０３ 第２の誘電体材料層／第２の誘電体層
１１０ 導電性導通ピラー
１１２ 金属特徴部
２１０ 基板
２１２ メモリ領域
２１４ 周辺領域
２２０ 第１の誘電体材料層／第１の誘電体層／トンネル層
２２０Ａ 誘電体材料層
２３０ 第２の誘電体材料層／第２の誘電体層
２３２、２３４ 活性領域
２４０ 第３の誘電体材料層／第３の誘電体層
２４１ 第４の誘電体材料層／第４の誘電体層
２４３、２４３Ｌ 浮遊ゲート層
２４５ バリア層
２４７ 制御ゲート層
２４９、２５１ 窒化物層
２５０ 酸化物層
２７０ 側壁構造
２７０ａ 第１の酸化物層
２８０ ソース間誘電体層
２８２ 選択ゲート誘電体層
２８３ 導電性材料層
２８５、２８８ ＢＬコーティング
２８７、３５０ ハードマスク層
２９１ ライナー
２９３ 被覆層
２９５ ＢＡＲＣ層
２９７、３５３ 主側壁スペーサ
３１０ 第１の領域
３２０ 第２の領域
３３０ ゲート誘電体材料層
３４０ 犠牲ゲート材料層
３５１ ゲートスタック側封止層
３５５ 金属シリサイド領域
３５７ ＣＥＳＬ
３８０ 金属シリサイド層
４１０、４１２ ＩＬＤ層
４３０ 境界
４３１ 周縁
５００ 方法
５０２、５０４、５０６ ステップ
ＣＧ 制御ゲート
ＣＲ チャネル領域
ＣＳ ソース領域
ＤＲ ドレイン領域
ＥＧ 消去ゲート
ＦＧ 浮遊ゲート
ＧＳ１、ＧＳ２、ＧＳ３ ゲートスタック
ＨＤ１、ＨＤ２ 水平方向
ＨＭ ハードマスク
ＩＦ１、ＩＦ２ 隔離特徴部
ＬＴ１、ＬＴ２ ロジックトランジスタ
ＭＣ、ＭＣ１～ＭＣ４、ＳＧＭＣ１、ＳＧＭＣ２ メモリセル
ＭＧ、ＭＧ１、ＭＧ２ 金属ゲート
ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４ メモリスタック
ＰＲ マスク
ＳＤ ソース及びドレイン領域
ＳＧ 選択ゲート

Claims (10)

  1. メモリ領域及び周辺領域を含む基板と、
    前記周辺領域に位置する金属ゲートを含むトランジスタと、
    前記トランジスタの前記金属ゲートの上方に位置し、第１の誘電体層と、前記第１の誘電体層の上方に位置するとともに前記メモリ領域の上方に位置せず、且つ密度が前記第１の誘電体層の密度よりも大きい第２の誘電体層と、を含む複合誘電体膜構造と、
    前記メモリ領域に位置する少なくとも１つのメモリセルと、を含む半導体素子。
  2. 前記第１の誘電体層は、テトラエトキシシラン前駆体により形成された酸化ケイ素及びレジスト保護酸化物材料のうちの少なくとも１つを含む誘電体材料を含み、前記トランジスタの前記金属ゲートの上面に接触するが、前記第２の誘電体層は、緩衝酸化物材料、窒化ケイ素材料及び高温酸化物材料のうちの少なくとも１つを含む誘電体材料を含み、前記第１の誘電体層及び前記第２の誘電体層の各々は、５ｎｍ～３０ｎｍの間の厚さを有する請求項１に記載の半導体素子。
  3. 前記複合誘電体膜構造の下面は、前記少なくとも１つのメモリセルの上面と面一であり、前記少なくとも１つのメモリセルは、浮遊ゲートと、前記浮遊ゲートの上に位置する制御ゲートと、前記浮遊ゲート及び前記制御ゲートの第１の側に位置する選択ゲートと、を含み、前記複合誘電体膜構造の前記下面は、前記制御ゲートの上面と面一であり、前記少なくとも１つのメモリセルは、前記浮遊ゲート及び前記制御ゲートの第２の側に位置する消去ゲートを更に含み、金属シリサイド層は、前記選択ゲートの上面及び前記消去ゲートの上面に位置する請求項１に記載の半導体素子。
  4. 前記半導体素子は、前記周辺領域に位置する金属ゲート及び前記メモリ領域に位置する複数のメモリセルを含む複数のトランジスタを含み、前記複合誘電体膜構造は、前記周辺領域における前記トランジスタの前記金属ゲートの上方に位置し、且つ前記メモリ領域における前記メモリセルの上方に位置しない請求項１に記載の半導体素子。
  5. メモリ領域及び周辺領域を含む基板と、
    前記メモリ領域に位置する複数のメモリセルと、
    前記周辺領域に位置する複数のトランジスタと、
    前記周辺領域における前記トランジスタの上方に延伸し、第１の誘電体層と、前記第１の誘電体層の上方に位置するとともに前記メモリ領域の上方に位置しない第２の誘電体層の少なくとも２つの誘電体材料層を含み、その周縁が前記メモリ領域と前記周辺領域の間の境界の３００ｎｍ以内に位置する複合誘電体膜構造と、
    前記複合誘電体膜構造を貫通するように延伸する複数の導電性導通ピラーと、
    を含み、
    前記複合誘電体膜構造は、前記周辺領域における前記導電性導通ピラーの間に連続的に延伸する半導体素子。
  6. 前記メモリ領域と前記周辺領域の間の前記境界は、前記基板に位置する隔離特徴部の周縁によって定義され、前記メモリ領域における前記基板の上面は、前記周辺領域における前記基板の上面に対して凹んでいる請求項５に記載の半導体素子。
  7. 前記周辺領域における前記トランジスタの各々は、金属ゲートを含み、前記複合誘電体膜構造は、前記周辺領域における前記トランジスタの前記金属ゲートの上方に位置し、前記複合誘電体膜構造は、異なる組成及び／又は物理特性を有する少なくとも２つの誘電体材料層を含む請求項５に記載の半導体素子。
  8. メモリセルを基板のメモリ領域に形成するステップと、
    金属ゲートを含むトランジスタを前記基板の周辺領域に形成するステップと、
    第１の誘電体層と、前記第１の誘電体層の上方に位置するとともに密度が前記第１の誘電体層の密度よりも大きい第２の誘電体層と、を含む複合誘電体膜構造を、前記基板の前記周辺領域における前記トランジスタの前記金属ゲートの上方に形成するステップと、
    金属シリサイド層を前記メモリセルの選択ゲート及び消去ゲートのうちの少なくとも１つの上面の上方に形成するステップと、
    前記複合誘電体膜構造を貫通して前記周辺領域における前記トランジスタのソース及びドレイン領域に電気的に接触するように導電性導通ピラーを形成するステップと、
    ウェットエッチングを実行することで、半導体素子から金属材料を除去するステップと、
    を含み、
    前記金属シリサイド層の形成中に、前記第１の誘電体層の一部は、前記メモリセルの制御ゲートの上方に位置し、
    前記複合誘電体膜構造は、前記周辺領域における前記トランジスタの前記金属ゲートがエッチングされないように保護する半導体素子の製造方法。
  9. 前記複合誘電体膜構造を形成するステップは、
    第１の誘電体層を前記周辺領域における前記トランジスタの前記金属ゲートの上方及び前記メモリ領域における前記メモリセルの前記制御ゲートの上方に形成するステップと、
    前記第２の誘電体層を前記周辺領域における前記第１の誘電体層の上方に形成して前記複合誘電体膜構造を形成するステップと、
    を含み、
    前記複合誘電体膜構造は、前記半導体素子の前記メモリ領域における前記メモリセルの上方に延伸しない請求項８に記載の方法。
  10. 前記金属シリサイド層を形成するステップは、
    金属層を前記メモリセルの前記選択ゲート及び前記消去ゲートのうちの少なくとも１つの上方に堆積するステップと、
    前記金属層を加熱することで前記金属シリサイド層を前記メモリセルの前記選択ゲート及び前記消去ゲートのうちの少なくとも１つの前記上面の上方に形成するステップと、
    を含み、
    前記ウェットエッチングの際に、前記半導体素子から余分な金属を除去する請求項８に記載の方法。
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