TW202234666A - 半導體元件及其製造方法 - Google Patents

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Abstract

揭露了一種半導體記憶體元件及其製造方法。半導體記憶體元件包含具有記憶體區域和周邊區域的基板、具有位於周邊區域中的金屬閘極的電晶體、位於電晶體的金屬閘極上方的複合介電膜結構。複合介電膜結構包含第一介電質層與位於第一介電質層上方的第二介電質層，其中第二介電質層的密度大於第一介電質層的密度，且至少一記憶體單元位於記憶體區域中。複合介電膜結構為金屬閘極提供了增強的保護以防止蝕刻損壞，從而提高元件性能。

Description

具有複合介電膜結構的半導體記憶體元件及其形成方法
無
在過去的幾十年中，半導體積體電路 (IC) 行業經歷了指數增長。在 IC 發展過程中，功能密度(即每一個晶片面積的互連元件數量)普遍增加，而幾何尺寸(即，可以使用製造製程創建的最小部件(或線路))已減少。
超級快閃技術使設計者能夠透過使用分裂閘極快閃記憶體單元來創建成本有效且高性能的可程式化片上系統 (SOC) 解決方案。第三代嵌入式超級快閃記憶體 (ESF3) 的積極擴展使設計具有高記憶體陣列密度的快閃記憶體成為可能。
無
以下揭露內容提供用於實施本揭露之不同特徵的許多不同實施方式或實施例。以下描述部件及排列之特定實施方式以簡化本揭露。當然，此些僅為實施方式，且並不意欲為限制。舉例來說，在以下敘述中，形成第一特徵在第二特徵上方或之上可以包含第一和第二特徵直接接觸形成的實施方式，並且還可以包含在第一和第二特徵之間形成額外特徵的實施方式，使得第一和第二特徵可以不直接接觸。另外，本揭露可以在各個實施方式中重複引用數字和/或字母。該引用是出於簡單和清楚的目的，並且其本身並不指示所敘述的各種實施方式和/或配置之間的關係。
此外，為了便於描述，本文中可以使用空間相對術語，例如“下方”、“以下”、“下”、“以上”、“上”等來描述一個元件或特徵與圖中所示的另一個元素或特徵。除了圖中所描繪的方向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同方向。該設備可以以其他方式定向(旋轉90度或以其他方向)並且這裡使用的空間相對描述詞同樣可以相應地解釋。
本揭露係有關於半導體元件，尤其是有關於包含形成在共用基板上的記憶體單元和邏輯電晶體的半導體記憶體元件。
第1圖說明了根據本揭露的各種實施方式的記憶體元件100的垂直剖面圖。在一些實施方式中，記憶體元件100可以是ESF3記憶體元件，或所謂的“第三代SUPERFLASH”記憶體元件100。舉例來說，ESF3記憶體元件100可以包含對稱的分裂閘極記憶體單元SGMC1、SGMC2的陣列。每一個分裂閘極記憶體單元SGMC1、SGMC2可以包含排列在它們之間的源極區域CS、汲極區域DR和通道區域CR。在ESF3架構中，分裂閘極記憶體單元SGMC1、SGMC2中的每一個的源極區域CS可以是與其相鄰單元共享的共用源極區域CS。每一個分裂閘極記憶體單元(例如，SGMC1和SGMC2)可以具有自己的汲極區域DR。所屬技術領域中具有通常知識者將理解，源極區域CS也可以被指定為汲極區域DR。因此，在其他實施方式中，相鄰的分裂閘極記憶體單元也可以共享共用汲極區域DR。
在每一個分裂閘極記憶體單元SGMC1、SGMC2內，飄浮閘極FG可以排列在分裂閘極記憶體單元SGMC1、SGMC2的通道區域CR上方。此外，控制閘極CG可以排列在飄浮閘極FG上方。選擇閘極SG可以排列在飄浮閘極FG和控制閘極CG的一側(例如，在ESF3記憶體單元的單獨源極/汲極區域CS、DR與飄浮閘極FG和/或控制閘極CG的側壁之間)。抹除閘極EG可以排列在分裂閘極記憶體單元SGMC1和SGMC2之間的共用源極/汲極區域CS、DR上方。至少一個分裂閘極記憶體單元SGMC1、SGMC2可以配置以在其飄浮閘極FG上儲存可變充電位準，其中該充電位準對應於儲存在單元分裂閘極記憶體單元SGMC1、SGMC2中的數據狀態並且可以以一種非揮發性方式儲存，以便儲存的電荷/數據在斷電時仍然存在。
典型的快閃單元使用飄浮閘極FG藉由電荷的存在或不存在來儲存位元。如果飄浮閘極FG未充電(即中性)，則該元件的運作方式類似於傳統的MOSFET(例如，控制閘極CG中的正電荷在半導體材料基板210中產生通道區域CR，該通道區域CR將電流從源極區域CS傳送到汲極區域DR。然而，在飄浮閘極FG帶負電的情況下，該電荷在某種程度上將通道區域CR與控制閘極CG屏蔽並防止在源極區域CS和汲極區域DR之間形成通道。閾值電壓V th是施加到電晶體變為導電的控制閘極CG的電壓。電荷的存在或不存在導致更正或更負的閾值電壓V th。參考快閃記憶體術語，可程式化(將電子放入飄浮閘極FG)意味著寫入0，抹除(從飄浮閘極FG去除電荷)意味著將快閃記憶體內容重置為1；或者換句話說：已程式化單元儲存邏輯0，抹除(也稱為快閃)分裂閘極記憶體單元SGMC1、SGMC2儲存邏輯1。
在各種實施方式中，像是如第1圖中所示的提供了一種ESF3記憶體元件100可以包含分裂閘極記憶體單元SGMC1、SGMC2的陣列在記憶體元件100的記憶體區域212內。在一些實施方式中，分裂閘極記憶體單元SGMC1、SGMC2中的至少一些可以與沿著第一水平方向(HD1)的相鄰記憶體單元共享共用汲極區域DR。也可稱為字元線WL的選擇閘極SG可沿著垂直於第一水平方向(HD1)的第二水平方向(HD2，見第2圖)在陣列的分裂閘極記憶體單元SGMC之間延伸。在一些實施方式中，沿著第二水平方向(HD2)的相鄰分裂閘極記憶體單元SGMC可以藉由隔離特徵(例如，淺溝槽隔離(STI)特徵)彼此分開。
請再次參考第1圖，根據各種實施方式的記憶體元件100還可以包含周邊區域214。周邊區域214可以包含數個邏輯電晶體LT1、LT2。邏輯電晶體LT1、LT2中的每一個可以包含排列在邏輯電晶體LT1、LT2的通道區域CR之上的金屬閘極MG以及在金屬閘極MG的任一側上的源極和汲極區域SD。周邊區域214中的邏輯電晶體LT1、LT2可以形成記憶體元件100的邏輯元件(例如，記憶體選擇器、電源閘極和輸入/輸出元件。
請再次參考第1圖，複合介電膜結構101可以在記憶體元件100的周邊區域214內的邏輯電晶體LT1、LT2的每一個金屬閘極MG上方延伸。複合介電膜結構101可以包含至少兩層介電材料102、103。在一些實施方式中，介電材料102、103中的每一層可具有至少約5 nm的厚度，例如在約5 nm與約30 nm之間(例如，在約5 nm與約15 nm之間)。複合介電膜結構101的總厚度可介於約10 nm與約60 nm之間(例如介於～10 nm與約45 nm之間)，其可在製造記憶體元件100期間為金屬閘極MG提供足夠的保護。
在各種實施方式中，複合介電膜結構101可以包含第一介電材料層102。第一介電材料層102可以位於邏輯電晶體LTl、LT2的金屬閘極MG的上表面以上。在一些實施方式中，第一介電材料層102可以直接接觸邏輯電晶體LT1、LT2的金屬閘極MG的上表面。第一介電材料層102可由合適的介電材料組成，例如氧化物或氮化物材料(例如，氧化矽、氮化矽、氮氧化矽等)。在一些實施方式中，第一介電質材料層102可由使用四乙氧基矽烷(TEOS)前驅物形成的氧化矽組成。在一些實施方式中，第一介電質材料層102可以是抗蝕保護氧化物(RPO)材料。其他合適的介電材料在本揭露的預期範圍內。在一些實施方式中，第一介電質材料層102可以具有良好的黏附特性，包含對邏輯電晶體LT1、LT2的金屬閘極MG的材料的良好黏附。
複合介電膜結構101可以包含第二介電材料層103，其可以位於第一介電材料層102以上。在一些實施方式中，第二介電材料層103可以直接接觸第一介電材料層材料102。第二介電材料層103可以具有與第一介電材料層102不同的成分和/或不同的物理特性。在各種實施方式中，第二介電材料層103的密度可以大於第一介電材料層102的密度。例如，第二介電材料層103的密度可以是至少10％，例如至少50％，包含比第一介電材料層102的密度大至少100％。在一些實施方式中，第二介電材料層103具有小於第一介電材料層102的蝕刻速率(即，更高的耐蝕刻性)。
第二介電材料層103可由合適的介電材料組成，例如氧化物或氮化物材料(例如，氧化矽、氮化矽、氮氧化矽等)。在一些實施方式中，第二介電材料層103可以由緩衝氧化物材料、氮化矽材料、高溫氧化物(HTO)材料等組成。其他合適的介電材料在本揭露的預期範圍內。在一些實施方式中，複合介電膜結構101可以包含一層或多層額外的介電材料層，其中一層或多層額外的介電材料層可以位於第一介電材料層102與邏輯電晶體LT1、LT2的金屬閘極MG的上表面之間，在第一介電材料層102與第二介電材料層103之間，和/或在第二介電材料層103上方。
請再次參考第1圖，在一些實施方式中，隔離特徵IF2(例如，淺溝槽隔離(STI)特徵)可以位於記憶體區域212的記憶體單元SGMC1、SGMC2與記憶體元件100的周邊區域214的邏輯電晶體LT1、LT2之間。隔離特徵IF2的外圍邊緣可以定義記憶體元件100的記憶體區域212和周邊區域214之間的邊界430。在各種實施方式中，複合介電膜結構101的外圍邊緣431可以位於記憶體元件100的記憶體區域212與周邊區域214之間的邊界430的±300 nm(例如±200 nm，例如±100 nm)內。藉由在外圍邊緣431的±300 nm內提供在記憶體區域212和周邊區域214之間的邊界430，複合介電膜結構101不會延伸到記憶體區域212中太遠，其可能會干擾用於形成分裂閘極記憶體單元SGMC1、SGMC2的後續處理步驟，同時還確保複合介電膜結構101在周邊區域214內充分延伸以保護邏輯電晶體LT的金屬閘極MG。因此，在各種實施方式中，複合介電膜結構101可以不在記憶體區域212的記憶體單元SGMC1、SGMC2的上表面上方延伸。在一些實施方式中，複合介電膜結構101的下表面可以與記憶體區域212的記憶體單元SGMC1、SGMC2的上表面實質上共平面。
在各種實施方式中，層間介電質材料(ILD)層412可以位於記憶體區域212中的分裂閘極記憶體單元SGMC1、SGMC2的上表面上方，以及位於記憶體元件100的周邊區域214中的複合介電膜結構101的上表面上方。數個導電連通柱110可以延伸穿過層間介電質材料(ILD)層412。在記憶體元件100的記憶體區域212中，導電連通柱110可以電性接觸分裂閘極記憶體單元SGMC1、SGMC2的汲極區域DR，並且可以將記憶體單元SGMC1、SGMC2電性連接到記憶體元件100的上覆金屬特徵112。在記憶體元件100的周邊區域214中，導電連通柱110可以延伸穿過複合介電膜結構101並且可以電性接觸邏輯電晶體LT1、LT2的相應源極和汲極區域SD。導電連通柱110可以將邏輯電晶體LT1、LT2電性連接到記憶體元件100的上覆金屬特徵112。在各種實施方式中，複合介電膜結構101可以在記憶體元件100的周邊區域214內的導電連通柱110之間連續延伸。
在一些實施方式中，有記憶體元件100的記憶體區域212內的分裂閘極記憶體單元SGMC1、SGMC2位於其上的半導體材料基板210的上表面可以相對於有記憶體元件100的周邊區域214內的邏輯電晶體LT1、LT2位於其上的半導體材料基板210的上表面凹陷。
在各種實施方式中，記憶體元件100的周邊區域214中的複合介電膜結構101可以為周邊區域214內的邏輯電晶體LTl、LT2提供改進的保護。尤其，複合介電膜結構101可以保護邏輯電晶體LT1、LT2的金屬閘極MG的完整性。在一些情況下，在製造記憶體元件100期間的處理步驟中可以從形成邏輯電晶體LT1、LT2的金屬閘極MG結構的金屬材料(例如，鋁)產生金屬沉澱物。這些金屬沉澱物的存在可在隨後形成於金屬閘極結構MG上方的介電材料層中產生弱點，例如側壁坑洞。在隨後的製造步驟中，例如在矽化記憶體單元的選擇閘極SG和抹除閘極EG之後的濕蝕刻步驟期間，金屬閘極MG的部位可能會無意中蝕刻穿過上覆介電質層中的弱點。這可能會對記憶體元件100的性能產生負面影響。在各種實施方式中，藉由在記憶體元件100的周邊區域214中的邏輯電晶體LT1、LT2的金屬閘極MG上方提供複合介電膜結構101，金屬閘極MG可以被更好地保護以對抗蝕刻損壞，這可以提高記憶體元件100的性能和產量。除了記憶體元件，像是如第1圖所示的ESF3記憶體元件100，如本文所示和描述的複合介電膜結構101可用於其他類型的積體電路(IC)裝置，包含具有金屬閘極結構的元件，該金屬閘極結構可包含在閘極結構上方的複合介電膜結構101以避免金屬閘極的蝕刻損壞和/或金屬閘極剝落。
第2圖至第55圖說明根據一些實施方式的在製造記憶體元件100(例如，如第1圖所示的ESF3記憶體元件100)的方法期間的中間結構的順序垂直剖面圖。應當理解，可以在該方法之前、期間或之後實施額外的步驟，並且對於該方法的其他實施方式，可以替換或消除所描述的一些步驟。
第2圖是根據本揭露的各個方面的例示性中間結構的垂直剖面圖，該中間結構包含基板210、第一介電質層220和第二介電質層230以及圖案化遮罩PR。參考第2圖，基板210係以沿著水平方向HD2的垂直剖面繪示。因此， 中所示的橫。如第2圖所示的剖面圖的方向相對於第1圖的方向旋轉了90°，其中第1圖為記憶體元件100沿著水平方向HD1的垂直剖面圖。在各種實施方式中，基板210可以是半導體材料基板，例如塊狀矽基板、鍺基板、化合物基板或其他合適的基板。在一些實施方式中，基板210可以包含覆蓋塊狀半導體的磊晶層、覆蓋塊狀矽的鍺化矽層、覆蓋塊狀鍺化矽的矽層或絕緣體上半導體(SOI)結構。基板210可以包含記憶體區域212和周邊區域214。周邊區域214可以位於使得其圍繞記憶體區域212的位置。
請再次參考第2圖，第一介電質層220可以形成在基板210上方。第一介電質層220可以包含像是介電材料，例如二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(SiON)、高k材料、其他非導電材料或它們的組合。其他合適的介電材料係在本揭露的預期範圍內。
可以在第一介電質層220上方形成第二介電材料層230。介電材料層230可以包含合適的介電材料，例如二氧化矽 (SiO 2)、氮化矽(Si 3N 4)、氮氧化矽 (SiON)、高k材料、其他非導電材料或它們的組合。在一個非限制性實施方式中，第一介電材料層220可以包含氧化矽，而第二介電材料層230可以包含氮化矽。在各種實施方式中，第二介電材料層230的厚度可以大於第一介電材料層220的厚度。
可以使用任何合適的沉積製程來沉積第一介電材料層220和第二介電材料層230。在此，“合適的沉積製程”可以包含化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、高密度電漿CVD(HDPCVD)製程、低壓CVD製程、金屬有機CVD(MOCVD)製程、電漿增強CVD(PECVD)製程、濺射製程、雷射剝蝕等。
請再次參考第2圖，可以在中間結構的周邊區域214中的第二介電質層230上方形成圖案化遮罩，例如光阻遮罩PR。圖案化遮罩可藉由在第二介電質層230上方沉積一層光阻材料並光刻圖案化光阻材料以在中間結構的周邊區域214中形成覆蓋第二介電質層230的圖案化遮罩PR來形成。可以藉由中間結構的記憶體區域212中的圖案化遮罩PR暴露第二介電質層230。
第3圖是在從中間結構的記憶體區域212去除第二介電質層230、第一介電質層220和基板210的部位的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第3圖，在蝕刻製程之後，記憶體區域212中的基板210的上表面可以相對於周邊區域214中的基板210的上表面凹陷。在蝕刻製程之後，可以使用合適的製程去除圖案化遮罩，例如藉由使用溶劑來灰化或溶解。
第4圖是例示性中間結構的垂直剖面圖，其繪示了沉積在記憶體區域212中的基板210的凹陷表面上方的介電材料層220A。在一些實施方式中，沉積在基板210的凹陷表面上方的介電材料層220A可以是與第一介電質層220的材料相同的介電材料(例如，氧化矽)。介電材料層220A的垂直高度可以大於基板210在記憶體區域212中凹陷的距離。因此，介電材料層220A的側面可以接觸第一介電質層220的暴露側面，例如第一介電質層220和介電材料層220A可以是連續的。介電材料層220A可以使用如上所述的合適的沉積方法來沉積。
第5圖是在從周邊區域214去除第二介電質層230的一部位和從記憶體區域212去除介電材料層220A的一部位的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第5圖，在各種實施方式中，可以使用對介電材料層220A的材料具有比對第二介電材料層230的材料更高的蝕刻速率的蝕刻製程來蝕刻例示性中間結構。如第5圖所示，與從周邊區域214移除的第二介電材料層230的厚度相比，可以從記憶體區域212移除更大厚度的介電材料層220A。在一些實施方式中，在蝕刻製程之後，記憶體區域212中的剩餘介電材料層220A的厚度可以與周邊區域214中的第一介電材料層220的厚度大致相同。如第5圖所示，記憶體區域212中的介電材料層220A可以與周邊區域214中的第一介電材料層220連續，並且介電材料層220A和第一介電質層220也可以統稱為穿隧層220。
第6圖是例示性中間結構的垂直剖面圖，其繪示了在記憶體區域212和周邊區域214中的穿隧層220上方的第二介電質層230，以及在記憶體區域212和周邊區域214的一部位中的第二介電質層230上方的圖案化遮罩PR。請參考第6圖，可以在周邊區域214中的第二介電質層230上方和記憶體區域中的穿隧層220上方沉積額外的介電材料。額外的介電材料可以是與第二介電質層230的材料相同的材料。因此，額外的介電材料可以增加周邊區域214中的第二介電質層230的厚度，並且可以將第二介電質層230延伸到記憶體區域212中。在各種實施方式中，額外的介電材料可以包含氮化矽，並且可以使用如上所述的合適的沉積方法來沉積。
再次參考第6圖，可以在記憶體區域212和周邊區域214的一部位中的第二介電質層230上方形成圖案化遮罩，例如光阻遮罩PR。可以藉由在第二介電質層230上方沉積光阻材料層以及光刻圖案化光阻材料以形成覆蓋記憶體區域212和周邊區域214的一部位中的第二介電質層230的圖案化遮罩PR來形成圖案化遮罩。第二介電質層230可以穿過圖案化遮罩PR暴露在周邊區域的其餘部分。
第7圖是在去除中間結構的周邊區域214中的第二介電質層230的一部位的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第7圖，在蝕刻製程之後，周邊區域214中的第二介電質層230的厚度可以減少。在一些實施方式中，在蝕刻製程之後，周邊區域214中的第二介電質層230的厚度可以小於記憶體區域212中的第二介電質層230的厚度。在蝕刻製程之後，可以使用合適的製程去除圖案化遮罩，例如藉由使用溶劑來灰化或溶解。
第8圖是例示性中間結構的垂直剖面圖，其繪示了數個隔離特徵IF1、IF2延伸穿過第一介電質層220和第二介電質層230到例示性結構的記憶體區域212和周邊區域214中的基板210。請參考第8圖，可以藉由在第二介電質層230的上表面上方施加和圖案化光阻層(第8圖中未繪示)並執行非均向性蝕刻製程以去除第二介電質層230的部位來形成隔離特徵IF1、IF2，第一介電質層220和基板210形成穿過第一介電質層220和第二介電質層230並進入基板210的上部的數個溝槽。隨後可以藉由例如灰化或用溶劑溶解以去除光阻層。可以在溝槽中沉積介電材料，並且可以執行平坦化製程(例如，化學機械平坦化 (CMP)製程)以從第二介電質層230的上表面以上去除多餘的介電材料的部位，並提供如第8圖所示的具有平坦上表面的中間結構。在平坦化製程之後，填充溝槽的介電材料的剩餘部位可以形成隔離特徵IF1和IF2，它們可以是淺溝槽隔離(STI)結構。隔離特徵IF1、IF2中的每一個可以嵌入在第二介電質層230、第一介電質層/穿隧層220和基板210內。在各種實施方式中，隔離特徵IF1、IF2的介電材料可以包含氧化物材料和/或其他合適的介電材料。
第一複數個隔離特徵IFl可以位於記憶體區域212和周邊區域214中。第一複數個隔離特徵IFl中的每一個可以在垂直於第二水平方向HD2的第一水平方向HDl上延伸。因此，第一複數個隔離特徵IF1可以將記憶體區域212和周邊區域214分別分成沿著第一水平方向HD1延伸的數個主動區域232和234。在一些實施方式中，記憶體區域212內的隔離特徵IF1的底面的深度低於周邊區域214內的隔離特徵IF1的底面的深度。
請再次參考第8圖，第二隔離特徵IF2可以位於例示性結構的記憶體區域212與周邊區域214之間。參考第1圖如上所示，與記憶體區域212相鄰的第二隔離特徵IF2的外圍邊緣可以定義記憶體區域212與周邊區域214之間的邊界430。第二隔離特徵IF2可以在垂直於第二水平方向HD2的第一水平方向HD上延伸。在一些實施方式中，第二隔離特徵IF2可以圍繞整個記憶體區域212連續延伸。如第8圖所示，基板210的上表面可以接觸周邊區域214中的第二隔離特徵IF2的第一側，並且基板210的上表面可以接觸記憶體區域212中的第二隔離特徵IF2的第二側，其中記憶體區域212中的基板210的上表面可以相對於周邊區域214中的基板210的上表面垂直凹陷。第二隔離特徵IF2的橫向(即，沿著第二水平方向HD2)厚度大於第一複數個隔離特徵IF1的橫向厚度。
第9圖是例示性中間結構的垂直剖面圖，其繪示了在第二介電質層230和隔離特徵IF1、IF2的上表面上方的第三介電材料層240、在第三介電材料層240的上表面上方的第四介電材料層241以及在第四介電材料層241的上表面上方的圖案化遮罩PR。請參考第9圖，第三介電材料層240可由與第二介電材料層230相同的介電材料組成。在各種實施方式中，第三介電材料層240可由氮化矽組成。第四介電材料層241可以形成在第三介電材料層240的上表面上方。第四介電材料層241可以由與第三介電材料層240的材料不同的介電材料組成。在一些實施方式中，第四介電材料層241可以由氧化物材料(例如，氧化矽)組成，例如抗蝕保護氧化物(RPO)材料。可以使用如上所述的合適的沉積方法來沉積第三介電材料層240和第四介電材料層241。
再次參考第9圖，可以在中間結構的周邊區域214中的第四介電質層241上方形成圖案化遮罩，例如光阻遮罩PR。圖案化遮罩可以藉由在第四介電質層241上方沉積一層光阻材料並光刻圖案化光阻材料以在中間結構的周邊區域214中形成覆蓋第四介電質層241的圖案化遮罩PR來形成。如第9圖所示，光阻遮罩PR的邊緣可以位於第二隔離特徵IF2的上表面上方。
第10圖是在從例示性結構的記憶體區域212去除第四介電質層241、第三介電質層240和第二介電質層230的部位並暴露在例示性結構的隔離特徵IF1、IF2以及記憶體區域212中的穿隧層220的上表面的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第10圖，例示性結構可以透過圖案化遮罩PR蝕刻以去除透過遮罩暴露的第四介電質層241、第三介電質層240和第二介電質層230的部位。蝕刻製程可以在穿隧層220處停止。蝕刻製程可以是選擇性蝕刻製程，其相對於蝕刻隔離特徵IF1、IF2和穿隧層220的材料，更優先蝕刻第四介電質層241、第三介電質層240和第二介電質層230的材料。在一個非限制性的實施例中，蝕刻製程可以包含去除第四介電質層241的第一蝕刻步驟，第四介電質層241可以是氧化物材料，接著是相對於蝕刻穿隧層220和隔離特徵IF1、IF2的材料(其可以由氧化物材料組成)優先蝕刻第二介電材料層230和第三介電材料層240的材料的第二蝕刻步驟，第二介電材料層230和第三介電材料層240可以是氮化物材料。在蝕刻製程之後，如第10圖所示，第一隔離特徵IF1可以突伸到穿隧層220的上表面以上。除此之外，蝕刻製程還可以從第二隔離特徵IF2以上額外去除透過圖案化遮罩PR暴露的第三介電材料層240和第四介電材料層241的部位。因此，如第10圖所示，在蝕刻製程之後，第二隔離特徵IF2的上表面和橫向側面的部位可以被暴露。在蝕刻製程之後，可以使用合適的製程去除圖案化遮罩PR，例如藉由使用溶劑來灰化或溶解。
第11圖是例示性中間結構的垂直剖面圖，其繪示了在記憶體區域212中的穿隧層220和第一隔離特徵IF1上方以及在周邊區域214中的第四介電質層241和第二隔離特徵IF2上方的連續飄浮閘極層243L。請參考第11圖，在一些實施方式中，連續飄浮閘極層243L可以由半導體材料組成，例如多晶矽。在其他實施方式中，連續飄浮閘極層243L可以包含金屬、金屬合金、單晶矽或其組合。用於連續飄浮閘極層243L的其他合適材料係在本揭露的預期範圍內。可以使用如上所述的合適的沉積方法來沉積連續飄浮閘極層243L。
第12圖是在從第三介電材料層240的上表面上方去除飄浮閘極層243L和第四介電材料層241的部位的平坦化製程之後的例示性中間結構的垂直剖面圖。請參考第12圖，例示性結構可以經受平坦化製程，例如化學機械平坦化(CMP)製程。平坦化製程可以去除飄浮閘極層243L的部位。平坦化製程還可以去除暴露周邊區域214中的第三介電材料層240的上表面的第四介電材料層241的剩餘部位。在平坦化製程之後，例示性中間結構可以包含藉由例示性結構的記憶體區域212中的連續飄浮閘極層243L的上表面和周邊區域214中的第三介電材料層240的上表面形成的平坦頂面。
第13圖是在使飄浮閘極層243和記憶體區域212中的第一隔離特徵IF1凹陷的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第13圖，例示性結構可以經受蝕刻製程。蝕刻製程從隔離特徵IF1、IF2的上表面上方去除飄浮閘極層243並且使記憶體區域212內的飄浮閘極層243的高度凹陷。蝕刻製程也可以去除隔離特徵IF1和IF2的部位。在一些實施方式中，第一隔離特徵IF1可以比飄浮閘極層243更高的蝕刻速率被蝕刻，使得在蝕刻製程之後，飄浮閘極層243的上表面可以在記憶體區域212中的第一隔離特徵IF1的上表面以上。蝕刻製程還可以去除第二隔離特徵IF2的一部位，使得與記憶體區域212相鄰的第二隔離特徵IF2的上表面可以與第一隔離特徵IF1的上表面實質上共平面，並且可以在飄浮閘極層243的上表面以下。
請再次參考第13圖，在蝕刻製程之後，飄浮閘極層243可以包含由記憶體區域212內的第一隔離特徵IF1隔開的數個分立飄浮閘極層243。分立飄浮閘極層243中的每一個可以位於記憶體區域212的主動區域232內，並且可以沿著第一水平方向HD1(即，進出第13圖中的頁面)連續延伸。在每一個主動區域232中，穿隧層220可以位於飄浮閘極層243與基板210的上表面之間。
第14圖是沿著水平方向HD1繪示的第13圖的例示性中間結構的垂直剖面圖。因此，第14圖繪示的中間結構的剖面圖係相對於第2圖至第13圖所示的方向旋轉90°。請參考第14圖，其繪示了包含位於基板210的上表面上方的穿隧層220以及位於穿隧層220上方的飄浮閘極層243的記憶體區域212的主動區域232。第14圖還繪示了中間結構的周邊區域214的主動區域234。主動區域232和234可以由第二隔離特徵IF2隔開。在一些實施方式中，周邊區域214的主動區域243可以包含一或多個第一隔離特徵IF1。一或多個第一隔離特徵IF1可以位於可以隨後在主動區域243上形成邏輯電晶體的主動區域243的部位之間。
第15圖是例示性中間結構的垂直剖面圖，其繪示了形成在例示性結構的記憶體區域212和周邊區域214上方的阻擋層245、控制閘極層247、硬遮罩HM和圖案化遮罩PR。請參考第15圖，阻擋層245可以共形地沉積在周邊區域214中的第三介電質層240上方以及記憶體區域212中的飄浮閘極層243上方。阻擋層245也可以沉積在周邊區域214中的第三介電質層240上方以及第二隔離特徵IF2的上表面上方。
在一些實施方式中，阻擋層245和穿隧層220可以由相同的材料形成。在其他實施方式中，阻擋層245和穿隧層220可以由不同的材料形成。也就是說，阻擋層245可以包含例如介電材料，像是二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(SiON)、高k材料、其他非導電材料或其組合。在一些實施方式中，阻擋層245可以由包含不同介電材料的多層結構組成。其他合適的介電材料係在本揭露的預期範圍內。
請再次參考第15圖，控制閘極層247可以共形地沉積在阻擋層245上方。在一些實施方式中，控制閘極層247可以由像是多晶矽的半導體材料組成。在其他實施方式中，控制閘極層247可以包含金屬、金屬合金、單晶矽或其組合。用於控制閘極層247的其他合適的材料係在本揭露的預期範圍內。
請再次參考第15圖，硬遮罩HM可以共形地沉積在控制閘極層247上方。在各種實施方式中，硬遮罩HM可以包含具有不同介電材料層的多層結構。在一個非限制性的實施例中，硬遮罩HM可以包含氮化物-氧化物-氮化物(“NON”)結構並且可以包含沉積在控制閘極層247上方的氮化物材料(例如，氮化矽)層(氮化物層)249、沉積在氮化物層249上方的氧化物材料(例如，氧化矽)層(氧化物層)250，以及沉積在氧化物層250上方的另一氮化物材料(例如，氮化矽)層251。
請再次參考第15圖，可以在中間結構的記憶體區域212和周邊區域214中的硬遮罩HM上方形成圖案化遮罩，例如光阻遮罩PR。圖案化遮罩PR可以藉由在第四介電質層241上方沉積一層光阻材料並光刻圖案化光阻材料以形成圖案化遮罩PR來形成。在一些實施方式中，圖案化遮罩PR可以覆蓋中間結構的整個周邊區域214。圖案化遮罩PR可以覆蓋對應於可以隨後形成的記憶體單元的位置的記憶體區域212的部位。
第16圖是例示性中間結構的垂直剖面圖，其繪示了在中間結構的記憶體區域212中的飄浮閘極層243上方的數個記憶體堆疊MS1、MS2、MS3、MS4。請參考第16圖，可以執行非均向性蝕刻製程以去除硬遮罩HM、控制閘極層247和阻擋層245的透過圖案化遮罩PR暴露的部位。蝕刻製程可以在飄浮閘極層243處停止。在蝕刻製程之後，數個記憶體堆疊MS1-MS4可以位於記憶體區域212中的飄浮閘極層243上方。每一個記憶體堆疊MS1-MS4可以包含飄浮閘極層243上方的阻擋層245、阻擋層245上方的控制閘極CG以及控制閘極CG上方的硬遮罩HM。在蝕刻製程之後，可以使用合適的製程去除圖案化遮罩PR，例如藉由使用溶劑進行灰化或溶解。
第17圖是例示性中間結構的垂直剖面圖，其繪示了形成在記憶體堆疊MS1-MS4的側面上方的側壁結構270。請參考第17圖，側壁結構270可以包含在每一個記憶體堆疊MS1-MS4中的硬遮罩HM、控制閘極CG和阻擋層245的暴露側面上方的一種或多種介電材料。在一些實施方式中，側壁結構270可以包含具有不同介電材料層的多層結構。在一個非限制性的實施例中，側壁結構270可以包含氧化物-氮化物-氧化物(“ONO”)結構，該結構包含第一氧化物層、第一氧化物層上方的氮化物層以及氮化物層上方的第二氧化物層。在一些實施方式中，側壁結構270可以藉由共形地沉積像是ONO層的介電材料層在中間結構上方來形成，其包含形成在記憶體堆疊MS1-MS4的上表面和側面上方、在記憶體區域212中的飄浮閘極層243的上表面上方、在第三介電質層240、阻擋層245、控制閘極層247、氮化物層249、氧化物層250和氮化物層251的暴露側面上方以及在周邊區域214中的硬遮罩HM的上表面上方。在一些實施方式中，可以使用非均向性蝕刻製程(例如，反應離子蝕刻製程)去除介電材料層的水平延伸部分，同時在垂直延伸的表面上留下側壁結構270。在一些實施方式中，側壁結構270可以包含ONO層，並且非均向性蝕刻製程可以從水平延伸表面上方去除ONO層的第二氧化物層和氮化物層，並且可以留下位於中間結構的水平延伸表面上ONO層的第一氧化物層270a。
第18圖是在蝕刻製程以從中間結構的記憶體區域212去除飄浮閘極層243和穿隧層220的部位之後的例示性中間結構的垂直剖面圖。請參考第18圖，可以使用非均向性蝕刻製程來去除各個記憶體堆疊MS1-MS4之間的飄浮閘極層243和穿隧層220。蝕刻製程還可以從中間結構的水平延伸表面上方去除第一氧化物層270a。位於記憶體堆疊MS1-MS4下方的飄浮閘極層243和穿隧層220的部位可以在自對準蝕刻製程中被記憶體堆疊MS1-MS4保護免於被蝕刻。在蝕刻製程之後，記憶體區域212中的每一個記憶體堆疊MS1-MS4可以包含基板210上方的穿隧層220、穿隧層220上方的飄浮閘極FG、飄浮閘極FG上方的阻擋層245、阻擋層245上方的控制閘極CG以及控制閘極CG上方的硬遮罩HM。側壁結構270可以在硬遮罩HM、控制閘極CG和阻擋層245的側面上方延伸，並且可以接觸飄浮閘極FG的上表面。
第19圖是例示性中間結構的垂直剖面圖，其繪示了形成在記憶體堆疊MS1-MS4的側面上方的閘極間介電質層280。請參考第19圖，閘極間介電質層280可以包含在側壁結構270上方以及在每一個記憶體堆疊MS1-MS4中的飄浮閘極FG和穿隧層220的暴露側面上方的一種或多種介電材料。在一些實施方式中，閘極間介電質層280可以由氧化物材料組成，例如高溫氧化物(HTO)。其他合適的介電材料，包含氧化物、氮化物、多層結構(例如，ONO結構)及其組合，都在本揭露的預期範圍內。
在各種實施方式中，閘極間介電質層280可以以與上述關於側壁結構270類似的方式形成。尤其，連續閘極間介電質層280可以共形地沉積在中間結構上方，並且可以使用非均向性蝕刻製程去除閘極間介電質層280的水平延伸部分。在蝕刻製程之後，閘極間介電質層280可以保留在垂直延伸的表面上方，包含記憶體堆疊MS1-MS4的側面。
第20圖是例示性中間結構的垂直剖面圖，其繪示了經由遮罩植入製程在相鄰記憶體堆疊對之間形成的共用源極區域CS。請參考第20圖，可以在中間結構的記憶體區域212和周邊區域214上方形成圖案化遮罩，例如光阻遮罩PR。圖案化遮罩可藉由在中間結構上方沉積一層光阻材料並光刻圖案化光阻材料以形成圖案化遮罩PR來形成。圖案化遮罩可包含暴露記憶體區域212內的相鄰記憶體堆疊MS1-MS4對之間的基板210的部位的開口。可透過圖案化遮罩PR執行離子植入製程以在基板210中形成共用源極區域CS在相鄰記憶體堆疊MS1-MS4對之間。
第21圖是例示性中間結構的垂直剖面圖，其繪示了從與共用源極區域CS相鄰的記憶體堆疊MS1-MS4的側面去除的閘極間介電質層280。請參考第21圖，可以使用蝕刻製程從沿著記憶體堆疊MS1-MS4的側面去除與共用源極區域CS相鄰的閘極間介電質層280。不與共用源極區域CS相鄰的閘極間介電質層280可以保留在記憶體堆疊MS1-MS4的側面上。
第22圖是例示性中間結構的垂直剖面圖，其繪示了共用源極區域CS上方和記憶體堆疊MS1-MS4的側面上方的共用源極間介電質層280。請參考第22圖，共用源極間介電質層280可由合適的介電材料組成，像是氧化物材料(例如，氧化矽)。共用源極間介電質層280可以使用例如表面氧化、CVD、其他合適的沉積技術等形成在共用源極區域CS上方。在一些實施方式中，共用源極間介電質層280的形成可以包含沉積介電材料層和蝕刻不位於記憶體堆疊MS1、MS2或MS3、MS4之間的介電質層的部位，使得介電質層的剩餘部位形成位於共用源極區域CS上方和記憶體堆疊MS1-MS4的側面上方的共用源極間介電質層280。
第23圖是例示性中間結構的垂直剖面圖，其繪示了記憶體區域212中的基板210上方的選擇閘極介電質層282、中間結構的記憶體區域212和周邊區域214上方的導電材料層283以及在導電材料層283上方的底層(BL)塗層285。BL塗層285可以由合適的材料組成，例如有機光阻，其可以在例示性中間結構上方提供實質上平坦的上表面。請參考第23圖，可以在共享共用源極區域CS的記憶體堆疊MS1-MS4的每一對之間的基板210的表面上方形成選擇閘極介電質層282。選擇閘極介電質層282可由合適的介電材料組成，像是氧化物材料(例如，氧化矽)。選擇閘極介電質層282可以使用例如表面氧化、CVD、其他合適的沉積技術等形成在記憶體堆疊MS1-MS4對之間。在一些實施方式中，選擇閘極介電質層282的形成可以包含沉積介電材料層並且蝕刻不位於共享共用源極區域CS的記憶體堆疊MS1-MS4對之間的介電質層的部位，使得介電質層的剩餘部分形成在共享共用源極區域CS的記憶體堆疊MS1-MS4對之間的選擇閘極介電質層282。
請再次參考第23圖，可以在中間結構的記憶體區域212和周邊區域214上方形成導電材料層283。導電材料層283可由合適的導電材料組成，例如摻雜多晶矽材料。在其他實施方式中，導電材料層283可包含金屬、金屬合金、摻雜非晶矽或其組合。用於導電材料層283的其他合適的材料係在本揭露的預期範圍內。可以使用如上所述的合適的沉積製程來沉積導電材料層283。在各種實施方式中，BL塗層285可以沉積在導電材料層283的上表面上方。
第24圖是在蝕刻製程之後的例示性中間結構的垂直剖面圖，該蝕刻製程從中間結構去除BL塗層285並且從周邊區域214上方去除導電材料層283並且使在中間結構的記憶體區域212內的導電材料層283凹陷。請參考第24圖，例示性結構可以經受去除整個BL塗層285的蝕刻製程。蝕刻製程還可以從周邊區域214去除導電材料層283並且可以從記憶體區域212去除導電材料層283的部位使得記憶體堆疊MS1-MS4突伸於導電材料層283的上表面以上。在各種實施方式中，導電材料層283的高度可以凹陷使得導電材料層283的上表面大約與記憶體堆疊MS1-MS4內的控制閘極CG的上表面共平面。導電材料層283可以形成記憶體單元的選擇閘極SG和抹除閘極EG，其形成在例示性結構的記憶體區域212中。
第25圖是例示性中間結構的垂直剖面圖，其繪示了在中間結構的記憶體區域212和周邊區域214上方的硬遮罩層287。請參考第25圖，硬遮罩層287可以由介電材料組成，像是氮化物材料(例如，氮化矽)。其他合適的介電材料係在本揭露的預期範圍內。硬遮罩層287可以保護並幫助定義隨後將在記憶體區域212中形成的記憶體單元的選擇閘極SG和抹除閘極EG。硬遮罩層287可以使用如上所述合適的沉積方法共形地沉積。
第26圖是在蝕刻製程之後的例示性中間結構的垂直剖面圖，該蝕刻製程從周邊區域214和從記憶體區域212中的記憶體堆疊MS1-MS4的上表面上方去除硬遮罩層287以及去除位於相鄰記憶體堆疊MS1-MS4對之間的導電材料層283和硬遮罩層287的部位。請參考第26圖，例示性結構可以經受蝕刻製程，該蝕刻製程可以從例示性結構的周邊區域214去除硬遮罩層287並且還可以從例示性結構的記憶體區域212去除硬遮罩層287和導電材料層283的部位。在周邊區域214中，蝕刻製程可以去除硬遮罩層287並且可以去除介電材料層251的一部位。在記憶體區域212中，蝕刻製程可以從記憶體堆疊MS1-MS4的上表面以上去除硬遮罩層287，並且還可以去除每一個記憶體堆疊MS1-MS4的硬遮罩HM的最上層(即，介電材料層251)的至少一部位。在蝕刻製程之後，硬遮罩層287的剩餘部位可以位於與每一個記憶體堆疊MS1-MS4的側面相鄰並且位於導電材料層283的剩餘部位上方。在共享共用源極區域CS、硬遮罩層287和導電材料層283的相鄰記憶體堆疊MS1-MS4對之間可以被完全去除以在記憶體堆疊MS1-MS4對之間形成間隙。在一些實施方式中，基板210的上表面可以在每一個間隙中暴露。
第27圖是在從例示性結構的周邊區域214去除介電材料層(氮化物層)251和介電材料層(氧化物層)250的一部位的額外蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第27圖，例示性結構可以經受額外的蝕刻製程，該額外的蝕刻製程可以去除介電材料層(氮化物層)251的剩餘部位並且可以進一步從周邊區域214去除介電材料層(氧化物層)250的一部位。遮罩(第27圖中未繪示)可以覆蓋記憶體區域212以保護記憶體區域212不被蝕刻。在一些實施方式中，遮罩可以在第二隔離特徵IF2的一部位上方延伸，使得在蝕刻製程之後介電材料層251的一小部位可以保留在第二隔離特徵IF2上方。
第28圖是例示性中間結構的垂直剖面圖，其繪示了例示性中間結構上方的BL塗層288。
第29圖是在從記憶體區域212去除BL塗層288以及記憶體堆疊MS1-MS4和硬遮罩層287的額外部位的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第29圖，蝕刻製程可以去除每一個記憶體堆疊MS1-MS4中的硬遮罩HM的介電材料層(氧化物層)250。蝕刻製程還可以去除硬遮罩層287的部位，使得在蝕刻製程之後硬遮罩HM的介電材料層(氮化物層)249定義了每一個記憶體堆疊MS1-MS4的上表面，並且硬遮罩層287的上表面與每一個記憶體堆疊MS1-MS4的上表面實質上共平面。
第30圖是例示性中間結構的垂直剖面圖，其繪示了例示性中間結構的暴露表面上方的襯層291。請參考第30圖，襯層291可以包含介電材料，例如氧化物材料，其可以共形地沉積在記憶體區域212和周邊區域214中的例示性結構的暴露表面上。襯層291可以使用如上所述的合適的沉積製程來形成。
第31圖是例示性中間結構的垂直剖面圖，其繪示了形成在襯層291上方的覆蓋層293以及覆蓋層293上方的BARC層295。請參考第31圖，在各種實施方式中，在隨後的處理步驟期間，覆蓋層293可以保護記憶體區域212中的結構以在周邊區域214中形成邏輯電晶體。在一些實施方式中，覆蓋層293可以由半導體材料組成，例如如非晶矽或多晶矽。用於覆蓋層293的其他合適的材料係在本揭露的預期範圍內。可以使用如上所述的合適的沉積製程來沉積覆蓋層293。
第32圖是在去除BARC層295並減少例示性中間結構上方的覆蓋層293的厚度的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第31圖，在蝕刻製程之後，覆蓋層293可以具有實質上平坦的上表面。可以在覆蓋層293的上表面上方形成圖案化遮罩PR。可以藉由在覆蓋層293上方沉積光阻材料層並且光刻圖案化光阻材料以形成圖案化遮罩PR來形成圖案化遮罩。如第32圖所示，圖案化遮罩PR可以完全覆蓋記憶體區域212並且可以部分地延伸到周邊區域214中。在一些實施方式中，圖案化遮罩PR的外圍邊緣可以在第二隔離特徵IF2以上。周邊區域214的剩餘部位可以透過圖案化遮罩PR暴露。
第33圖是在從例示性中間結構的周邊區域214去除覆蓋層293、襯層291、介電材料層(氧化物層)250、介電材料層(氮化物層)249和控制閘極層247的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第33圖，可以透過圖案化遮罩PR執行非均向性蝕刻製程以從周邊區域214去除覆蓋層293、襯層291、介電材料層(氧化物層)250、介電材料層(氮化物層)249和控制閘極層247的部位。在一些實施方式中，蝕刻製程可以在阻擋層245處停止。蝕刻製程可以暴露第二隔離特徵IF2上方的覆蓋層293、襯層291、介電材料層(氮化物層)249和控制閘極層247的側面。在蝕刻製程之後，可以使用合適的製程去除圖案化遮罩PR，例如藉由使用溶劑進行灰化或溶解。
第34圖是在從例示性中間結構的周邊區域214去除阻擋層245和第三介電質層240的額外蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第34圖，可以執行濕蝕刻製程(例如，氫氟酸蝕刻)的蝕刻製程以從周邊區域214去除阻擋層245和第三介電質層240並暴露第二介電材料層230的上表面和周邊區域214中的第二隔離特徵IF2。蝕刻製程還可以相對於第二介電材料層230的上表面使第一隔離特徵IF1的上表面凹陷。蝕刻製程還可以使襯層291的部位和位於第二隔離特徵IF2上方的介電材料層(氧化物層)250凹陷。在蝕刻製程期間，覆蓋層293可以保護記憶體區域212不被蝕刻。
第35圖是例示性中間結構的垂直剖面圖，其繪示了記憶體區域212和周邊區域214上方的額外覆蓋材料。請參考第35圖，在一些實施方式中，額外覆蓋材料可以由與現有覆蓋層293相同的材料組成，或者可以由與現有覆蓋層293的材料不同的材料組成。在一些實施方式中，額外覆蓋材料可以是半導體材料，例如非晶矽或多晶矽。其他合適的材料係在本揭露的預期範圍內。可以使用如上所述的合適的沉積製程來沉積額外覆蓋材料。額外覆蓋材料可以增加記憶體區域212中的覆蓋層293的厚度並且可以延伸覆蓋層293以覆蓋例示性中間結構的周邊區域214。
第36圖是在從例示性中間結構的周邊區域214去除覆蓋層293的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第36圖，可以執行蝕刻製程以去除覆蓋層293的部位並且暴露第二介電質層230的上表面和周邊區域214中的隔離特徵IF1、IF2。蝕刻製程還可以減少位於記憶體區域212中的覆蓋層230的厚度。在蝕刻製程之後，覆蓋層293可以包含在第二隔離特徵IF2上方的錐形側壁294。
第37圖是在從周邊區域214去除第二介電材料層230的額外蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第37圖，可以執行濕蝕刻製程(例如，磷酸蝕刻)的蝕刻製程以從周邊區域214去除第二介電材料層230並暴露第一介電材料層/穿隧層220的上表面。在蝕刻製程之後，第一隔離特徵IF1和第二隔離特徵IF2可以突伸到第一介電材料層/穿隧層220的上表面以上。
第38圖是例示性中間結構的垂直剖面圖，其繪示了在周邊區域214的第一區域310中執行的遮罩離子植入製程。第39圖是例示性中間結構的垂直剖面圖，其繪示了在周邊區域214的第二區域320中執行的遮罩離子植入製程。請參考第38圖和第39圖，可以透過在周邊區域214的第一區域310和第二區域320中的圖案化遮罩PR執行離子植入製程，其中隨後可以形成邏輯電晶體。在一些實施方式中，可以在周邊區域214的不同區域中形成不同類型的邏輯電晶體。例如，在一個非限制性實施方式中，可以在周邊區域214的第一區域310中形成第一邏輯電晶體，並且可以在周邊區域214的第二區域320中形成可以是高壓邏輯電晶體的第二邏輯電晶體。在植入製程之後，可以藉由合適的製程去除圖案化遮罩PR，例如藉由使用溶劑進行灰化或溶解。
第40圖是例示性中間結構的垂直剖面圖，其繪示了例示性結構上方的閘極介電材料層330、閘極介電材料層330上方的犧牲閘極材料層340以及犧牲閘極材料層340上方的硬遮罩層350。請參考第40圖，在一些實施方式中，可以在第38圖和第39圖中所示的離子植入步驟之前或之後從周邊區域214去除(例如，連通柱蝕刻)第一介電材料層/穿隧層220。在一些實施方式中，可以執行平坦化製程，例如CMP和/或蝕刻製程，使得隔離特徵IF1、IF2的上表面可以與周邊區域214中的基板210的上表面共平面。然後，可以在例示性中間結構上方沉積閘極介電材料層330，包含在記憶體區域212中的覆蓋層293的上表面上方、覆蓋層293的錐形側壁上方以及在周邊區域214中的隔離特徵IF1、IF2和基板210的上表面上方。閘極介電材料層330可以包含合適的介電材料，例如二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(SiON)、氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、氧化鉿-氧化鋁(HfO 2-Al 2O 3)、它們的組合等。其他合適的介電材料係在本揭露的預期範圍內。閘極介電材料層330可以使用如上所述的合適的沉積製程來沉積。
在一些實施方式中，閘極介電材料層330的厚度可以在周邊區域214的不同區域中變化。在一個非限制性的實施例中，可在隨後形成邏輯電晶體的周邊區域214的第一區域310中的閘極介電材料層330的厚度可以小於可以隨後形成高電壓邏輯電晶體周邊區域214的第二區域320中的閘極介電材料層330的厚度。在一些實施方式中，閘極介電材料層330可以在周邊區域214的不同區域(第一區域310和第二區域320)中具有不同的成分。
請再次參考第40圖，可以在閘極介電材料層330上方形成犧牲閘極材料層340。在各種實施方式中，犧牲閘極材料層340可以用於製造隨後可以由金屬閘極(例如，使用RPG製程)替代的虛設閘極結構。在一些實施方式中，犧牲閘極材料層340可以由像是多晶矽的半導體材料組成。其他合適的材料係在本揭露的預期範圍內。可以使用如上所述的合適的沉積製程來沉積犧牲閘極材料層340。
請再次參考第40圖，可以在犧牲閘極材料層340上方形成硬遮罩層350。硬遮罩層350可以由合適的介電材料組成，例如氮化物或氧化物材料，或者它們的組合。可以使用如上所述的合適的沉積製程來沉積硬遮罩層350。
第41圖是在從覆蓋層293上方去除硬遮罩層350和犧牲閘極材料層340的一部位的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第41圖，可以在周邊區域214中的硬遮罩層350上方形成圖案化遮罩(第41圖中未繪示)。可以透過遮罩執行蝕刻製程以從覆蓋層293上方去除硬遮罩層350和犧牲閘極材料層340的部位。遮罩可以防止硬遮罩層350和犧牲閘極材料層340在周邊區域214中被蝕刻。
第42圖是例示性中間結構的垂直剖面圖，其繪示了在例示性中間結構的周邊區域214中的閘極介電材料層330上方形成的數個閘極堆疊GS1、GS2和GS3。請參考第42圖，數個閘極堆疊GS1、GS2、GS3可以以如第15圖和第16圖所示的數個記憶體堆疊MS1-MS4類似的方式形成。尤其，可以在例示性中間結構上方形成圖案化遮罩，例如光阻遮罩PR(第42圖中未繪示)。遮罩可以被光刻圖案化，使得遮罩覆蓋與隨後可以在周邊區域214中形成的閘極堆疊的位置相對應的硬遮罩層350的選定部位。可以執行非均向性蝕刻製程以去除硬遮罩層350的部位以及透過遮罩暴露的犧牲閘極材料層340。蝕刻製程可以在閘極介電材料層330處停止。在蝕刻製程之後，多個閘極堆疊GS1-GS3可以位於周邊區域214中的閘極介電材料層330上方。每一個閘極堆疊GS1-GS3可以包含閘極介電材料層330上方的犧牲閘極材料層340和犧牲閘極材料層340上方的硬遮罩層350。在蝕刻製程之後，可以使用合適的製程去除圖案化遮罩PR，例如藉由使用溶劑進行灰化或溶解。
第43圖是例示性中間結構的垂直剖面圖，其繪示了閘極堆疊GS1-GS3的側面上方的閘極堆疊側密封層351。請參考第43圖，閘極堆疊側密封層351可以包含在每一個閘極堆疊GS1-GS3中的硬遮罩層350和犧牲閘極材料層340的暴露側面上方的一種或多種介電材料。在一個非限制性實施方式中，閘極堆疊側密封層351可以包含氮化物材料，例如氮化矽。在一些實施方式中，閘極堆疊側密封層351可以藉由在中間結構上方共形地沉積介電材料層來形成，並執行非均向性蝕刻製程(例如，反應離子蝕刻製程)以去除介電材料層的水平延伸部位，同時在閘極堆疊GS1-GS3的側面上方留下閘極堆疊側密封層351。
第44圖是在從例示性中間結構的記憶體區域212去除閘極介電材料層330和覆蓋層293的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第44圖，可以執行蝕刻製程以去除閘極介電材料層330和覆蓋層297。在一些實施方式中，蝕刻製程還可以去除襯層291(見第30圖)。在蝕刻製程期間，周邊區域214可以被遮罩覆蓋以防止周外圍區域被蝕刻。蝕刻製程可以暴露在記憶體區域212中的記憶體堆疊MS1-MS4的上表面、選擇閘極硬遮罩層287的上表面和側面、導電材料層283的側面以及基板210的上表面。在一些實施方式中，在蝕刻製程之後，可以可選地執行離子植入製程以在相鄰記憶體堆疊MS1-MS4對之間的基板210中形成主動區域(例如，汲極區域)。
第45圖是例示性中間結構的垂直剖面圖，其示意性地繪示了用於形成邏輯電晶體的源極和汲極區域SD的離子植入製程，該邏輯電晶體隨後將形成在例示性中間結構的周邊區域214中。請參考第45圖，可以在周邊區域214中執行一或多個離子植入製程以在與閘極結構GS1、GS2相鄰的基板210中形成主動區域(即，源極和汲極區域SD)。在一些實施方式中，一或多個離子植入製程可以是可以透過圖案化遮罩(第45圖中未繪示)執行的遮罩植入製程。
第46圖是在從周邊區域214去除閘極介電材料層330的部位並且在記憶體區域212中的選擇閘極SG上方形成主側壁間隔物297以及在周邊區域214中的閘極堆疊GS上方的主側壁間隔物353的蝕刻製程之後的例示性中間結構的垂直剖面圖。請參考第46圖，可以執行非均向性蝕刻製程以從周邊區域214去除閘極介電材料層330的暴露部位。閘極堆疊GS1-GS3下方的閘極介電材料層330的部位可以被閘極堆疊GS1-GS3保護而不被蝕刻。在蝕刻製程之後，分立閘極介電材料層330可以位於每一個閘極堆疊GS1-GS3的下方。
請再次參考第46圖，還可以使用蝕刻製程以暴露第二隔離特徵IF2的上表面。在一些實施方式中，蝕刻製程可以在第二隔離特徵IF2的中心部位暴露第二隔離特徵IF2的上表面。在第二隔離特徵IF2的外圍部位中，上覆材料可能不會被蝕刻製程完全去除並且可能在第二隔離特徵IF2的表面上方形成虛設(即，非功能性)結構。如第46圖所示，舉例來說，部分覆蓋第二隔離特徵IF2的閘極堆疊GS3可以在蝕刻製程期間被部分蝕刻。部分蝕刻的閘極堆疊GS3可以在第二隔離特徵IF2上方形成虛設結構。包含控制閘極層247的一部位的第二虛設結構可以位於與記憶體區域212相鄰的第二隔離特徵IF2的外圍區域上方。
請再次參考第46圖，可以在記憶體區域212中的選擇閘極SG和選擇閘極硬遮罩層287的側面上方形成第一複數個主側壁間隔物297，並且可以在周邊區域214中的閘極堆疊GS的側面上方形成第二複數個主側壁間隔物353。主側壁間隔物297、353可以由合適的介電材料組成，例如氮化矽、氧化矽、氮氧化矽、高k介電質、及它們的組合。其他合適的介電材料係在本揭露的預期範圍內。第一複數個主側壁間隔物297和第二複數個主側壁間隔物353可以由相同的材料或不同的材料形成。主側壁間隔物297、353可以藉由任何合適的方法形成，例如CVD、電漿增強化學氣相沉積(PECVD)或LPCVD。
第47圖是例示性中間結構的垂直剖面圖，其繪示了基板210的暴露表面上的金屬矽化物區域355。請參考第47圖，可以在記憶體區域212和周邊區域214中的基板210的暴露上表面上沉積薄金屬層，例如Ti、Ni、W等。可以加熱金屬以使金屬與基板反應而形成金屬矽化物區355。金屬矽化物區域355可以位於基板210的主動(即，源極和汲極)區域以上，並且可以提供到相應的例示性結構的源極和汲極區域DR、SD的電性接觸層。
第48圖是在從記憶體區域212去除硬遮罩HM和選擇閘極硬遮罩層287的剩餘部位以及從周邊區域214中的閘極堆疊GS1-GS3去除硬遮罩層350的剩餘部位的平坦化製程之後的例示性中間結構的垂直剖面圖。請參考第48圖，可以執行平坦化製程(例如，CMP和/或蝕刻製程)以從記憶體堆疊MS1-MS4去除硬遮罩HM的剩餘部位、從選擇閘極SG和抹除閘極EG上方去除選擇閘極硬遮罩層287以及從閘極堆疊GS1-GS3去除硬遮罩層350。在平坦化製程之後，控制閘極CG、選擇閘極SG和抹除閘極EG的上表面可以暴露在記憶體區域212中，並且犧牲閘極材料層340的上表面可以暴露在周邊區域214中。在各種實施方式中，控制閘極CG、選擇閘極SG、抹除閘極EG和犧牲閘極材料層340的上表面可以實質上共平面。
第49圖是例示性中間結構的垂直剖面圖，其繪示了在中間結構上方共形地形成的接觸蝕刻停止層(CESL)357和在CESL 357上方形成的層間介電質(ILD)層410。請參考第49圖，CESL 357和ILD層410可以各自由合適的介電材料組成，例如氧化矽、氮化矽、碳化矽、磷矽酸鹽玻璃(PSG)、未摻雜的矽酸鹽玻璃(USG)、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。其他介電材料係在本揭露的預期範圍內。在各種實施方式中，CESL 357可以由與ILD層410不同的介電材料組成。在一些實施方式中，CESL 357可以是具有與ILD層410的材料不同的蝕刻特性(即，更高的耐蝕刻性)的蝕刻停止層。在一個非限制性的實施方式中，ILD層410可以包含磷矽酸鹽玻璃(PSG)，並且CESL 357可以包含氮化矽。 CESL 357和ILD層410可以各自使用如上所述的合適的沉積方法來沉積。
第50圖是在從記憶體區域212中的控制閘極CG、選擇閘極SG和抹除閘極EG的上表面以上並且從周邊區域214中的犧牲閘極材料層340的上表面以上去除ILD層410和CESL 357的平坦化製程之後的例示性中間結構的垂直剖面圖。請參考第50圖，可以執行平坦化製程(例如，CMP和/或蝕刻製程)以去除ILD層410和CESL 357的部位。在平坦化製程之後，控制閘極CG、選擇閘極SG和抹除閘極EG的上表面可以暴露在記憶體區域212中，犧牲閘極材料層340的上表面可以暴露在周邊區域214中。在各種實施方式中，控制閘極CG、選擇閘極SG和抹除閘極EG的上表面與犧牲閘極材料層340可以實質上共平面。
第50圖額外繪示了例示性結構的記憶體區域212內的記憶體單元MC1-MC4的結構。如上所述，記憶體區域212中的每一個功能記憶體單元MC可以包含可以與相鄰記憶體單元MC共享的選擇閘極SG、飄浮閘極FG、控制閘極CG和抹除閘極EG。在一些實施方式中，至少一些記憶體單元MC可以是虛設(即，非功能性)記憶體單元，其包含與周邊區域214相鄰的至少一些記憶體單元。請參考第50圖，舉例來說，記憶體單元MC4不包含選擇閘極SG並且可以是虛設(即，非功能性)記憶體單元。
第51圖是例示性中間結構的垂直剖面圖，其繪示了形成在周邊區域214中的金屬閘極MG1、MG2。請參考第51圖，可以執行蝕刻製程以從周邊區域214中的閘極堆疊GS1和GS2去除犧牲閘極材料層340。在各種實施方式中，可以透過圖案化遮罩(第51圖中未繪示)執行蝕刻製程，該圖案化遮罩包含對應於閘極堆疊GS1和GS2位置的開口。在去除犧牲閘極材料層340的蝕刻製程之後，可以去除圖案化遮罩。然後可以沉積金屬材料層以填充形成在閘極堆疊GS1、GS2 中的開口，並且可以使用平坦化製程(例如，CMP 製程)從開口上方去除任何多餘的金屬材料，留下相應的閘極堆疊GS1、GS2中的金屬閘極MG1、MG2。金屬閘極MG1、MG2可由合適的金屬材料組成，例如鋁(Al)、鉭(Ta)、鎢(W)、鈦(Ti)、釕(Ru)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、它們的合金、它們的組合等。其他合適的金屬材料係在本揭露的預期範圍內。在一些實施方式中，每一個金屬閘極MG可以由相同的材料組成。或者，不同的材料可用於周邊區域214中的不同閘極堆疊GS1、GS2。
第51圖額外繪示了例示性結構的周邊區域214內的邏輯電晶體LT1、LT2的結構。如上所述，周邊區域中的每一個功能邏輯電晶體LT可以包含在基板210的通道區域CR上方的金屬閘極MG。閘極介電材料層330可以設置在金屬閘極MG與通道區域CR之間。源極和汲極區域SD可以位於金屬閘極MG的任一側。周邊區域214中的邏輯電晶體LT1、LT2可以形成邏輯元件，例如記憶體選擇器、電源閘極和輸入/輸出元件。如上所述，周邊區域214的不同區域中的不同邏輯電晶體LT可以具有不同的結構和/或執行不同的功能。舉例來說，如第51圖所示的實施方式中，第一區域310中的邏輯電晶體LT1可以是邏輯電晶體並且第二區域320中的邏輯電晶體LT2可以是高壓邏輯電晶體。
在一些實施方式中，周邊區域中的至少一些閘極結構可以是虛設(即，非功能性)閘極結構，包含與周邊區域214相鄰的至少一些閘極結構。如第51圖所示，舉例來說，閘極結構GS3不包含金屬閘極並且可以是虛設(即，非功能性)閘極結構。
第52圖是例示性中間結構的垂直剖面圖，其繪示了周邊區域214上方和記憶體區域212中的記憶體單元MC的控制閘極CG上方的第一介電材料層102。請參考第52圖，在一些實施方式中，連續第一介電質材料層102可以沉積在例示性中間結構上方，包含在周邊區域214中的邏輯電晶體LT的上表面上方和在記憶體區域212中的記憶體單元MC的上表面上方。在一些實施方式中，第一介電材料層102可以圖案化以去除記憶體區域212中的第一介電材料層102的部位。舉例來說，圖案化遮罩，像是光阻遮罩(第52圖中未繪示)可以在連續第一介電材料層102上方形成。遮罩可以被光刻圖案化，使得遮罩覆蓋第一介電質材料層102的選定部位，其包含覆蓋周邊區域214的第一介電材料層102的部位以及覆蓋記憶體單元MC的控制閘極CG的第一介電材料層102的部位。可以執行非均向性蝕刻製程以去除透過遮罩暴露的第一介電材料層102的部位。蝕刻製程可以透過第一介電材料層102暴露記憶體區域212的部位，其包含記憶體單元MC的選擇閘極SG和抹除閘極EG的上表面。在蝕刻製程之後，遮罩可以是使用合適的方法去除，例如藉由使用溶劑進行灰化或溶解。
第一介電材料層102可由合適的介電材料組成，例如氧化物或氮化物材料(例如，氧化矽、氮化矽、氮氧化矽等)。在一些實施方式中，第一介電材料層102可由使用四乙氧基矽烷(TEOS)前驅物形成的氧化矽組成。在一些實施方式中，第一介電質材料層102可以是抗蝕保護氧化物(RPO)材料。其他合適的介電材料係在本揭露的預期範圍內。在一些實施方式中，第一介電材料層102可以具有良好的黏附特性，包含對邏輯電晶體LT1、LT2的金屬閘極MG的材料的良好黏附。可以使用如上所述的合適的沉積方法來沉積第一介電材料層102。
第53圖是例示性中間結構的垂直剖面圖，其繪示了在周邊區域214中的第一介電材料層102上方的第二介電材料層103。請參考第53圖，多層複合介電膜結構101可以藉由在第一介電材料層102上方沉積至少一個額外介電材料層103而形成在例示性中間結構的周邊區域214中。在一些實施方式中，連續第二介電材料層103可以沉積在例示性中間結構上方。如上所述，可以在連續第二介電材料層103上方形成圖案化遮罩，例如光阻遮罩(第53圖中未繪示)。圖案化遮罩可以覆蓋周邊區域214中的第二介電材料層103，並且可以暴露記憶體區域212中的第二介電材料層103。蝕刻製程可以從記憶體區域212中去除第二介電材料層103，而第二介電材料層103可以位於周邊區域214中的第一介電材料層102上方以在周邊區域214中形成複合介電膜結構101。在一些實施方式中，複合介電膜結構101可以在周邊區域214上方連續地延伸，包含在邏輯電晶體LT的金屬閘極MG上方。在蝕刻製程之後，可以使用合適的製程去除遮罩，例如藉由使用溶劑進行灰化或溶解。
第二介電材料層103可由合適的介電材料組成，例如氧化物或氮化物材料(例如，氧化矽、氮化矽、氮氧化矽等)。在一些實施方式中，第二介電材料層103可以由緩衝氧化物材料、氮化矽材料、高溫氧化物(HTO)材料等組成。其他合適的介電材料係在本揭露的預期範圍內。第二介電材料層103可以具有與第一介電材料層102不同的成分和/或不同的物理特性。在各種實施方式中，第二介電材料層103的密度可以大於第一介電材料層102的密度。例如，第二介電材料層103的密度可以是至少10%，例如至少50%，包含比第一介電材料層的密度大至少100%。在一些實施方式中，第二介電材料層103可以具有比第一介電材料層102的材料更低的蝕刻速率(即，更高的耐蝕刻性)。如上所述，可以使用合適的沉積方法來沉積第二介電材料層103。
第54圖是例示性中間結構的垂直剖面圖，其繪示了記憶體區域212中的選擇閘極SG和抹除閘極EG的上表面上方的金屬矽化物層380。請參考第53圖，可以執行矽化製程以在例示性中間結構的記憶體區域212中的記憶體單元MC的選擇閘極SG和抹除閘極EG的上表面上方形成金屬矽化物層380。在各種實施方式中，可以在選擇閘極SG和抹除閘極EG的暴露表面上方沉積薄金屬材料層，例如Co、Ni、Ti、Ta、W、它們的合金等。可以加熱金屬以使金屬與選擇閘極SG和抹除閘極EG的矽材料反應以在選擇閘極SG和抹除閘極EG的上表面上方形成金屬矽化物層380。在一個非限制性的實施例中，金屬可以在750-1000℃範圍內的溫度下退火1-2小時。或者，，可以根據雷射的功率對金屬進行數微秒到數秒的雷射退火。在矽化製程期間，控制閘極CG可以被第一介電材料層102保護，使得金屬矽化物層380不會形成在控制閘極CG上方。
在選擇閘極SG和抹除閘極EC上方形成金屬矽化物層380之後，可以執行蝕刻製程(例如，濕蝕刻)以從例示性中間結構去除任何多餘的金屬。在蝕刻製程期間，複合介電膜結構101可以保護周邊區域214中的金屬閘極MG不被蝕刻。如上所述，周邊區域214上方的複合介電膜結構101可以提供對金屬閘極MG的改進保護。尤其，第一介電材料層102中的弱點(例如，由於金屬閘極MG中存在金屬沉澱物而導致的弱點)可能不會導致由於如第54圖所示的多層複合介電膜結構101的存在的對金屬閘極MG下方蝕刻損壞。
在各種實施方式中，複合介電膜結構101的外圍邊緣431可以位於在記憶體區域212與周邊區域214之間的邊界430的±300 nm(例如，±200 nm，例如±100 nm)內。這可以避免複合介電膜結構101延伸到記憶體區域212中太遠，這可能會干擾如上所述的矽化製程，或者，複合介電膜結構101在周邊區域214內延伸得不夠遠，這可能導致對邏輯電晶體LT的金屬閘極MG的保護不足。
第55圖是例示性中間結構的垂直剖面圖，其繪示了中間結構上方的層間介電質(ILD)層412、ILD層412上方的金屬特徵112以及在金屬特徵112與記憶體單元MC之間和在金屬特徵112與邏輯電晶體LT之間延伸的導電連通柱110。請參考第55圖，ILD層412可由合適的介電材料組成，例如氧化矽、氮化矽、碳化矽、磷矽酸鹽玻璃(PSG)、未摻雜的矽酸鹽玻璃(USG)、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。其他介電材料係在本揭露的預期範圍內。可以使用如上所述的合適的沉積製程來沉積ILD層412。在一些實施方式中，可以使用平坦化製程來提供ILD層412的平坦上表面。
請再次參考第55圖，可以藉由使用非均向性蝕刻製程形成穿過ILD層410和412並且穿過周邊區域214中的複合介電膜結構101的連通柱開口來形成導電連通柱110。在記憶體區域212中，連通柱開口可以延伸到覆蓋記憶體單元MC的每一個汲極區域DR的CESL 357。在周邊區域214中，連通柱開口可以延伸到覆蓋邏輯電晶體的源極和汲極區域SD中的每一個的CESL 357。連通柱開口可以經由蝕刻製程延伸穿過CESL 357以暴露覆蓋相應源極和汲極區域DR、SD中的每一個的金屬矽化物區域355(參見第47圖)。然後，連通柱開口可以填充有像是Cu、Ni、Ti、W、Al、其合金等的導電材料，以形成接觸相應源極和汲極區域DR、SD的導電連通柱110。
金屬特徵112，例如導電線，可以形成在ILD層412上方，並且可以接觸一或多個導電連通柱110。在一些實施方式中，金屬特徵112可以至少部分地嵌入ILD層412內，使得金屬特徵112的底面可以低於ILD層412的上表面。在一些實施方式中，在嵌入ILD層412的金屬特徵112的底面與ILD層412的上表面之間的距離可以≤30 nm。
第56圖是說明根據本揭露的各種實施方式的製造記憶體元件100的一般方法500的流程圖。請參考第2圖至第51圖以其第56圖，在方法500的步驟502中，可以在基板210的記憶體區域212中形成記憶體單元MC。請參考第2圖至第51圖以及第56圖，在方法500的步驟504中，可以在基板210的周邊區域214中形成包含金屬閘極MG的電晶體LT。請參考第52圖至第54圖以及第56圖，在方法500的步驟506中，可以在基板210的周邊區域214中的電晶體LT的金屬閘極MG上方形成複合介電膜結構101。複合介電膜結構101可以包含第一介電質層102和第一介電質層102上方的第二介電質層103，其中第二介電質層103的密度可以大於第一介電質層102的密度。
參考所有附圖並根據本揭露的各種實施方式，半導體元件100包含基板210，基板210包含記憶體區域212和周邊區域214，電晶體LT包含位於周邊區域214中的金屬閘極MG，複合介電膜結構101位於電晶體LT的金屬閘極MG上方，複合介電膜結構101包含第一介電質層102和第一介電質層102上方的第二介電質層103，其中第二介電質層103的密度大於第一介電質層103的密度，以及至少一個記憶體單元MC位於記憶體區域212中。
在一個實施方式中，第一介電質層102接觸電晶體LT的金屬閘極MG的上表面。
在另一個實施方式中，第一介電質層102和第二介電質層103中的每一個具有在5 nm和30 nm之間的厚度。
在另一個實施方式中，第一介電質層102由介電材料組成，該介電材料包含使用四乙氧基矽烷(TEOS)前驅物形成的氧化矽和抗蝕保護氧化物(RPO)材料中的至少一種。
在另一實施方式中，第二介電質層103由包含緩衝氧化物材料、氮化矽材料和高溫氧化物(HTO)材料中的至少一種的介電材料組成。
在另一實施方式中，複合介電膜結構101的下表面與至少一個記憶體單元MC的上表面共平面。
在另一實施方式中，至少一個記憶體單元MC包含飄浮閘極FG、位於飄浮閘極FG以上的控制閘極CG、以及位於飄浮閘極FG和控制閘極CG的第一側上的選擇閘極SG，其中複合介電膜結構101的下表面與控制閘極CG的上表面共平面。
在另一實施方式中，至少一個記憶體單元還包含位於飄浮閘極FG和控制閘極CG的第二側上的抹除閘極EG，其中金屬矽化物層380位於選擇閘極SG的上表面上和抹除閘極EG的上表面上。
在另一個實施方式中，半導體元件100包含數個電晶體LT，其包含位於周邊區域214中的金屬閘極MG和位於記憶體區域212中的數個記憶體單元MC，並且複合介電膜結構101位於在周邊區域214中的數個電晶體LT的金屬閘極MG上方，且複合介電薄膜結構101不位於在記憶體區域212中的記憶體單元MC上方。
額外實施方式係關於半導體元件100，其包含具有記憶體區域212和周邊區域214的基板210、位於記憶體區域212中的數個記憶體單元MC、位於周邊區域214中的數個電晶體LT、記憶體區域212，以及包含在周邊區域214中的數個電晶體LT上方延伸的至少兩個介電材料層102、103的複合介電膜結構101，其中複合介電膜結構101的外圍邊緣431位於記憶體區域212與周邊區域214之間的邊界430的300 nm以內。
在一個實施方式中，記憶體區域212與周邊區域214之間的邊界430由位於基板210中的隔離特徵IF2的外圍邊緣定義。
在另一實施方式中，在記憶體區域212中基板210的上表面相對於在周邊區域214中的基板210的上表面凹陷。
在另一實施方式中，半導體元件100還包含數個延伸穿過複合介電膜結構101的導電連通柱110，其中複合介電膜結構101在周邊區域214中的導電連通柱110之間連續延伸。
在另一實施方式中，周邊區域214中的每一個電晶體LT包含金屬閘極MG，並且複合介電膜結構101位於周邊區域214中的數個電晶體LT的金屬閘極MG上方。
在另一實施方式中，複合介電膜結構101包含至少兩個具有不同組成和/或物理特性的介電材料層102、103。
額外實施方式係有關於製造半導體元件100的方法，該方法包含在基板210的記憶體區域212中形成記憶體單元MC，在基板210的周邊區域214中形成包含金屬閘極MG的電晶體LT。在基板210的周邊區域214中的電晶體LT的金屬閘極MG上方形成複合介電膜結構101，其中複合介電膜結構101包含第一介電質層102和位於第一介電質層102上方的第二介電質層103，並且第二介電質層103的密度大於第一介電質層102的密度，並執行濕蝕刻以從半導體元件100去除金屬材料，其中複合介電膜結構101保護周邊區域214中的電晶體LT的金屬閘極MG不被蝕刻。
在一個實施方式中，形成複合介電膜結構101包含在周邊區域214中的電晶體LT的金屬閘極MG上方以及在記憶體區域212中的記憶體單元MC的控制閘極CG上方形成第一介電質層102，以及在周邊區域214中的第一介電質層102上方形成第二介電質層103以形成複合介電膜結構101，其中複合介電膜結構101不在半導體元件100的記憶體區域212中的記憶體單元MC上方延伸。
在另一實施方式中，該方法還包含在記憶體單元MC的選擇閘極SG和抹除閘極EG中的至少一個的上表面上方形成金屬矽化物層380，其中第一介電質層102的一部位在形成金屬矽化物層380期間位於記憶體單元MC的控制閘極CG上方。
在另一實施方式中，形成金屬矽化物層380包含在記憶體單元MC的選擇閘極SG和抹除閘極EG中的至少一個上方沉積金屬層，並且加熱金屬層以形成金屬矽化物層380在記憶體單元MC的選擇閘極SG和抹除閘極EG中的至少一個的上表面上方，其中在濕蝕刻期間從半導體元件101去除多餘的金屬。
在另一個實施方式中，該方法還包含形成穿過複合介電膜結構101的導電連通柱110並且電性接觸周邊區域214中的電晶體LT的源極或汲極區域SD。
前述概述了幾個實施方式的特徵，以便所屬技術領域中具有通常知識者可以更好地理解本揭露的方面。所屬技術領域中具有通常知識者應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實施方式與本文介紹的實施方式相同的目的和/或實施方式相同的優點。所屬技術領域中具有通常知識者也應該意識到，這樣的等效構造並不脫離本揭露的精神和範圍，在不脫離本揭露的精神和範圍的情況下，可以對本文進行各種變化、替換和變更。
100:記憶體元件/半導體元件 101:複合介電膜結構 102:第一介電材料層/第一介電質層 103:第二介電材料層/第二介電質層 110:導電連通柱 112:金屬特徵 210:基板 212:記憶體區域 214:周邊區域 220:第一介電材料層/第一介電質層/穿隧層 220A:介電材料層 230:第二介電材料層/第二介電質層 232,234:主動區域 240:第三介電材料層/第三介電質層 241:第四介電材料層/第四介電質層 243,243L:飄浮閘極層 245:阻擋層 247:控制閘極層 249,251:氮化物層 250:氧化物層 270:側壁結構 270a:第一氧化物層 280:源極間介電質層 282:選擇閘極介電質層 283:導電材料層 285,288:BL圖層 287,350:硬遮罩層 291:襯層 293:覆蓋層 295:BARC層 297,353:主側壁間隔物 310:第一區域 320:第二區域 330:閘極介電材料層 340:犧牲閘極材料層 351:閘極堆疊側密封層 355:金屬矽化物區域 357:CESL 380:金屬矽化物層 410,412:ILD層 430:邊界 431:外圍邊緣 500:方法 502,504,506:步驟 CG:控制閘極 CR:通道區域 CS:源極區域 DR:汲極區域 EG:抹除閘極 FG:飄浮閘極 GS1,GS2,GS3:閘極堆疊 HD1,HD2:水平方向 HM:硬遮罩 IF1,IF2:隔離特徵 LT1,LT2:邏輯電晶體 MC,MC1-MC4,SGMC1,SGMC2:記憶體單元 MG,MG1,MG2:金屬閘極 MS1,MS2,MS3,MS4:記憶體堆疊 PR:遮罩 SD:源極和汲極區域 SG:選擇閘極
當結合附圖閱讀時，得以自以下詳細描述最佳地理解本揭露。需強調的是，根據本領域之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚起見，可任意地增大或減少各種特徵之尺寸。 第1圖是根據本揭露各種實施方式的記憶體元件之垂直剖面圖。 第2圖是根據本揭露的各種實施方式的用於形成包含基板、第一介電質層和第二介電質層以及圖案化遮罩的記憶體元件之例示性中間結構的垂直剖面圖。 第3圖是根據本揭露的各種實施方式的在從記憶體區域去除第二介電質層、第一介電質層和基板的部位的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第4圖是繪示根據本揭露的各種實施方式的沉積在記憶體區域中的基板的凹陷表面上方的介電材料層之例示性中間結構的垂直剖面圖， 第5圖是根據本揭露的各種實施方式的在從周邊區域去除一部位第二介電質層和從記憶體區域去除一部位介電材料層的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第6圖繪示根據本揭露的各種實施方式的記憶體區域中和周邊區域中的穿隧層上方的第二介電質層以及記憶體區域中和周邊區域的部位的第二介電質層上方的圖案化遮罩之例示性中間結構的垂直剖面圖。 第7圖是根據本揭露的各種實施方式的在去除周邊區域中的第二介電質層的一部位的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第8圖繪示根據本揭露的各種實施方式的延伸穿過第一介電質層和第二介電質層並進入記憶體區域和周邊區域中的基板的數個隔離特徵之例示性中間結構的垂直剖面圖。 第9圖繪示根據本揭露的各種實施方式的在第二介電質層和隔離特徵的上表面上方的第三介電材料層、在第三介電材料層的上表面上方的第四介電材料層以及在第四介電材料層的上表面上方的圖案化遮罩之例示性中間結構的垂直剖面圖。 第10圖是根據本揭露的各種實施方式的在從記憶體區域去除第四介電質層、第三介電質層和第二介電質層的部位並暴露隔離特徵和記憶體區域中的穿隧層的上表面的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第11圖繪示根據本揭露的各種實施方式的在穿隧層和記憶體區域中的第一隔離特徵上方以及在周邊區域中的第四介電質層和第二隔離特徵上方的連續飄浮閘極層的例示性中間結構的垂直剖面圖。 第12圖是根據本揭露的各種實施方式的在從第三介電材料層的上表面上方去除飄浮閘極層的部位和第四介電材料層的平坦化製程之後之例示性中間結構的垂直剖面圖。 第13圖是根據本揭露的各種實施方式的在使飄浮閘極層和記憶體區域中的第一隔離特徵凹陷的蝕刻製程之後的例示性中間結構的垂直剖面圖。 第14圖繪示沿著相對於第2圖至第13圖中所示的方向旋轉90°的水平方向的第13圖之例示性中間結構的垂直剖面圖。 第15圖繪示根據本揭露的各種實施方式的形成在記憶體區域和周邊區域上方的阻擋層、控制閘極層、硬遮罩和圖案化遮罩之例示性中間結構的垂直剖面圖。 第16圖繪示根據本揭露的各種實施方式的記憶體區域中的飄浮閘極層上方的數個記憶體堆疊之例示性中間結構的垂直剖面圖。 第17圖繪示根據本揭露的各種實施方式的形成在記憶體堆疊的側面上方的側壁結構之例示性中間結構的垂直剖面圖。 第18圖是根據本揭露的各種實施方式的在從記憶體區域去除飄浮閘極層和穿隧層的部位的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第19圖繪示根據本揭露的各種實施方式的形成在記憶體堆疊的側面上方的閘極間介電質層之例示性中間結構的垂直剖面圖。 第20圖繪示根據本揭露的各種實施方式的經由遮罩植入製程在相鄰的記憶體堆疊對之間形成的共用源極區域之例示性中間結構的垂直剖面圖。 第21圖繪示根據本揭露的各種實施方式的從與共用源極區域相鄰的記憶體堆疊的側面去除的閘極間介電質層之例示性中間結構的垂直剖面圖。 第22圖繪示根據本揭露的各種實施方式的在共用源極區域上方和記憶體堆疊的側面上方的共用源極介電質層之例示性中間結構的垂直剖面圖。 第23圖繪示根據本揭露的各種實施方式的在記憶體區域中的基板上方的選擇閘極介電質層、在中間結構的記憶體區域和周邊區域上方的導電材料層以及在導電材料層上方的BL塗層之例示性中間結構的垂直剖面圖。 第24圖是根據本揭露的各種實施方式的在從中間結構去除BL塗層和從周邊區域上方的導電材料層並且使中間結構的記憶體區域內的導電材料層凹陷的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第25圖繪示根據本揭露的各種實施方式的在中間結構的記憶體區域和周邊區域上方的硬遮罩層之例示性中間結構的垂直剖面圖。 第26圖是根據本揭露的各種實施方式的在從位於記憶體區域的周邊區域和記憶體堆疊的上表面上方去除硬遮罩層並且去除位於相鄰記憶體堆疊對之間的硬遮罩層和導電材料層的部位的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第27圖是根據本揭露的各種實施方式的在從例示性結構的周邊區域去除介電材料層和介電材料層的部位的額外蝕刻製程之後的例示性中間結構的垂直剖面圖。 第28圖繪示根據本揭露的各種實施方式的位於例示性中間結構上方的BL塗層之例示性中間結構的垂直剖面圖。 第29圖是根據本揭露的各種實施方式的在從記憶體區域去除BL塗層和記憶體堆疊以及硬遮罩層的額外部位的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第30圖繪示根據本揭露的各種實施方式的位於例示性中間結構的暴露表面上方的襯層之例示性中間結構的垂直剖面圖。 第31圖繪示根據本揭露的各種實施方式的形成在襯層上方的覆蓋層以及位於覆蓋層上方的BARC層之例示性中間結構的垂直剖面圖。 第32圖是根據本揭露的各種實施方式的在去除BARC層並減少例示性中間結構上方的覆蓋層的厚度的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第33圖是根據本揭露的各種實施方式的在從周邊區域去除覆蓋層、襯層、介電材料層以及控制閘極層的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第34圖是根據本揭露的各種實施方式的在從例示性中間結構的周邊區域去除阻擋層以及第三介電質層的額外蝕刻製程之後之例示性中間結構的垂直剖面圖。 第35圖繪示根據本揭露的各種實施方式的位於記憶體區域和周邊區域上方的額外覆蓋材料之例示性中間結構的垂直剖面圖。 第36圖是根據本揭露的各種實施方式的在從周邊區域去除覆蓋層的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第37圖是根據本揭露的各種實施方式的在從周邊區域去除第二介電材料層的額外蝕刻製程之後之例示性中間結構的垂直剖面圖。 第38圖是繪示根據本揭露的各種實施方式的在周邊區域的第一區域中執行的遮罩離子植入製程之例示性中間結構的垂直剖面圖。 第39圖是繪示根據本揭露的各種實施方式的在周邊區域的第二區域中執行的遮罩離子植入製程之例示性中間結構的垂直剖面圖。 第40圖繪示根據本揭露的各種實施方式的位於例示性結構上方的閘極介電材料層、位於閘極介電材料層上方的犧牲閘極材料層和位於犧牲閘極材料層上方的硬遮罩層之例示性中間結構的垂直剖面圖。 第41圖是根據本揭露的各種實施方式的在從覆蓋層上方去除硬遮罩層和犧牲閘極材料層的部位的蝕刻製程之後之例示性中間結構的垂直剖面圖。 第42圖繪示根據本揭露的各種實施方式的形成在周邊區域中的閘極介電材料層上方的數個閘極堆疊之例示性中間結構的垂直剖面圖。 第43圖繪示根據本揭露的各種實施方式的位於閘極堆疊的側面上方的閘極堆疊側密封層之例示性中間結構的垂直剖面圖。 第44圖是根據本揭露的各種實施方式的在從記憶體區域去除閘極介電材料層和覆蓋層的蝕刻製程之後的例示性中間結構的垂直剖面圖。 第45圖示意性地繪示根據本揭露的各種實施方式的用於形成隨後形成在周邊區域中邏輯電晶體的源極區域以及汲極區域的離子植入製程之例示性中間結構的垂直剖面圖。 第46圖是根據本揭露的各種實施方式的在從周邊區域去除閘極介電材料層的部位的蝕刻製程並且在記憶體區域中的選擇閘極上方形成主側壁間隔物以及在周邊區域中的閘極堆疊上方形成主側壁間隔物之後之例示性中間結構的垂直剖面圖。 第47圖繪示根據本揭露的各種實施方式的位於基板的暴露表面上的金屬矽化物區域之例示性中間結構的垂直剖面圖。 第48圖是根據本揭露的各種實施方式的在從記憶體區域去除硬遮罩層和選擇閘極硬遮罩層的剩餘部位以及從周邊區域中的閘極堆疊去除硬遮罩層的剩餘部位的平坦化製程之後之例示性中間結構的垂直剖面圖。 第49圖繪示了根據本揭露的各種實施方式的共形地形成在中間結構上方的接觸蝕刻停止層(CESL)以及形成在CESL上方的層間介電質(ILD)層之例示性中間結構的垂直剖面圖。 第50圖是根據本揭露的各種實施方式的在從記憶體區域中的控制閘極、選擇閘極和抹除閘極的上表面以上以及從周邊區域中的犧牲閘極材料層的上表面以上去除ILD層和CESL的平坦化製程之後之例示性中間結構的垂直剖面圖。 第51圖繪示根據本揭露的各種實施方式的在周邊區域中形成的金屬閘極之例示性中間結構的垂直剖面圖。 第52圖繪示根據本揭露的各種實施方式的位於周邊區域上方以及位於記憶體區域中的記憶體單元的控制閘極上方的第一介電質材料層之例示性中間結構的垂直剖面圖。 第53圖繪示根據本揭露的各種實施方式的位於周邊區域中的第一介電質材料層上方的第二介電質材料層之例示性中間結構的垂直剖面圖。 第54圖繪示根據本揭露的各種實施方式的位於記憶體區域中的選擇閘極和抹除閘極的上表面上方的金屬矽化物層之例示性中間結構的垂直剖面圖。 第55圖繪示根據本揭露的各種實施方式的位於中間結構上方的層間介電質(ILD)層、位於ILD層上方的金屬特徵以及在金屬特徵與記憶體單元之間延伸和在金屬特徵與邏輯電晶體之間延伸的導電連通柱之例示性中間結構的垂直剖面圖。 第56圖是說明根據本揭露的各種實施方式的製造記憶體元件的一般方法之流程圖。
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100:記憶體元件/半導體元件
101:複合介電膜結構
102:第一介電材料層/第一介電質層
103:第二介電材料層/第二介電質層
110:導電連通柱
112:金屬特徵
210:基板
212:記憶體區域
214:周邊區域
410,412:ILD層
430:邊界
431:外圍邊緣
CG:控制閘極
CR:通道區域
CS:源極區域
DR:汲極區域
EG:抹除閘極
FG:飄浮閘極
HD1:水平方向
IF1,IF2:隔離特徵
LT1,LT2:邏輯電晶體
SGMC1,SGMC2:記憶體單元
MG:金屬閘極
SD:源極和汲極區域
SG:選擇閘極

Claims (20)

  1. 一種半導體元件，包含： 一基板，包含一記憶體區域以及一周邊區域； 一電晶體，包含一金屬閘極位於該周邊區域中； 一複合介電膜結構，位於該電晶體之該金屬閘極上方，該複合介電膜結構包含一第一介電質層以及於該第一介電質層上方之一第二介電質層，且該第二介電質層之一密度大於該第一介電質層之一密度；以及 至少一記憶體單元，位於該記憶體區域中。
  2. 如請求項1所述之半導體元件，其中該第一介電質層接觸該電晶體之該金屬閘極之一上表面。
  3. 如請求項1所述之半導體元件，其中每一該些第一介電質層以及該第二介電質層具有介於5 nm與30 nm之間之一厚度。
  4. 如請求項1所述之半導體元件，其中該第一介電質層包含一介電材料，該介電材料包含使用一四乙氧基矽烷前驅物形成之氧化矽以及一抗蝕保護氧化物材料中之至少一者。
  5. 如請求項1所述之半導體元件，其中該第二介電質層包含一介電材料，該介電材料包含一緩衝氧化物材料、一氮化矽材料以及一高溫氧化物材料中之至少一者。
  6. 如請求項1所述之半導體元件，其中該複合介電膜結構之一下表面與該至少一記憶體單元之一上表面共平面。
  7. 如請求項6所述之半導體元件，其中該至少一記憶體單元包含： 一飄浮閘極； 一控制閘極，位於該飄浮閘極以上；以及 一選擇閘極，位於該飄浮閘極以及該控制閘極之一第一側上，其中該複合介電膜結構之該下表面與該控制閘極之一上表面共平面。
  8. 如請求項7所述之半導體元件，其中該至少一記憶體單元進一步包含： 一抹除閘極，位於該飄浮閘極以及該控制閘極之一第二側上，其中一金屬矽化物層位於該選擇閘極之一上表面上以及該抹除閘極之一上表面上。
  9. 如請求項1所述之半導體元件，其中該半導體元件包含複數個電晶體，該些電晶體包含位於該周邊區域中之一金屬閘極以及位於該記憶體區域中之複數個記憶體單元，其中該複合介電膜結構位於該周邊區域中之該些電晶體之該金屬閘極上方，且該複合介電膜結構不位於該記憶體區域中之該些記憶體單元上方。
  10. 一種半導體元件，包含： 一基板，包含一記憶體區域以及一周邊區域； 複數個記憶體單元，位於該記憶體區域中； 複數個電晶體，位於該周邊區域中；以及 一複合介電膜結構，包含至少兩介電材料層延伸於該周邊區域中之該些電晶體上方，其中該複合介電膜結構之一外圍邊緣位於該記憶體區域與該周邊區域之間之一邊界的300 nm內。
  11. 如請求項10所述之半導體元件，其中該記憶體區域與該周邊區域之間之該邊界藉由位於該基板中之一隔離特徵之一外圍邊緣定義。
  12. 如請求項10所述之半導體元件，其中該記憶體區域中之該基板之一上表面相對於該周邊區域中之該基板之一上表面凹陷。
  13. 如請求項10所述之半導體元件，進一步包含延伸穿過該複合介電膜結構之複數個導電連通柱，其中該複合介電膜結構於周邊區域中之該些導電連通柱之間連續延伸。
  14. 如請求項10所述之半導體元件，其中該周邊區域中之每一該些電晶體包含一金屬閘極，且該複合介電膜結構位於該周邊區域中之該些電晶體之該金屬閘極上方。
  15. 如請求項10所述之半導體元件，其中該複合介電膜結構包含具有不同組成和/或物理特性之至少兩介電材料層。
  16. 一種半導體元件的製造方法，包含： 形成一記憶體單元於一基板之一記憶體區域中； 形成包含一金屬閘極之一電晶體於該基板之一周邊區域中； 形成一複合介電膜結構於該基板之該周邊區域中之該電晶體之該金屬閘極上方，其中該複合介電膜結構包含一第一介電質層以及於該第一介電質層上方之一第二介電質層，且該第二介電質層之一密度大於該第一介電質層之一密度；以及 執行一濕蝕刻以從該半導體元件去除一金屬材料，其中該複合介電膜結構保護該周邊區域中之該電晶體之該金屬閘極不被蝕刻。
  17. 如請求項16所述之方法，其中形成該複合介質膜結構包含： 形成第一介電質層於該周邊區域中之該電晶體之該金屬閘極上方以及於該記憶體區域中之該記憶體單元之一控制閘極上方；以及 形成該第二介電質層於該周邊區域中之該第一介電質層上方以形成該複合介電膜結構，其中該複合介電膜結構不於該半導體元件之該記憶體區域中之該記憶體單元上方延伸。
  18. 如請求項17所述之方法，進一步包含： 形成一金屬矽化物層於該記憶體單元之一選擇閘極以及一抹除閘極中之至少一者之一上表面上方，其中在形成該金屬矽化物層期間，該第一介電質層之一部位位於該記憶體單元之該控制閘極上方。
  19. 如請求項18所述之方法，其中形成該金屬矽化物層包含： 沉積一金屬層於該記憶體單元之該選擇閘極以及該抹除閘極中之至少一者上方；以及 加熱該金屬層以形成該金屬矽化物層於該記憶體單元之該選擇閘極以及該抹除閘極中之至少一者之一上表面上方，其中在該濕蝕刻期間從該半導體元件去除多餘金屬。
  20. 如請求項17所述之方法，進一步包含： 形成導電連通柱穿過該複合介電膜結構並電性接觸該周邊區域中之該電晶體之一源極或汲極區域。
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