KR100480586B1 - 국부적인 실리사이드막을 갖는 반도체 장치의 제조방법 - Google Patents
국부적인 실리사이드막을 갖는 반도체 장치의 제조방법 Download PDFInfo
- Publication number
- KR100480586B1 KR100480586B1 KR10-1998-0025893A KR19980025893A KR100480586B1 KR 100480586 B1 KR100480586 B1 KR 100480586B1 KR 19980025893 A KR19980025893 A KR 19980025893A KR 100480586 B1 KR100480586 B1 KR 100480586B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicide film
- film
- metal layer
- insulating film
- silicide
- Prior art date
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 54
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- 239000010936 titanium Substances 0.000 claims description 9
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000011259 mixed solution Substances 0.000 claims description 3
- VGQXTTSVLMQFHM-UHFFFAOYSA-N peroxyacetyl nitrate Chemical compound CC(=O)OO[N+]([O-])=O VGQXTTSVLMQFHM-UHFFFAOYSA-N 0.000 claims description 3
- 239000000243 solution Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- -1 tungsten (W) Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
- H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
Abstract
본 발명은 반도체 장치에서 원하는 부위에만 국부적으로 실리사이드막을 형성하는 방법에 관한 것이다. 먼저 게이트전극이 형성된 실리콘 기판 상에 실리사이드막 형성을 위한 금속층을 적층하고 그 위에 절연막을 적층한다. 이어서, 절연막 상에 실리사이드막을 형성하지 않을 부위를 노출시키는 포토레지스트 패턴을 형성하고 이 포토레지스트 패턴을 마스크로 하여 절연막을 식각하여 절연막 패턴을 형성한 다음, 포토레지스트 패턴을 제거한다. 절연막 패턴을 마스크로 하여 금속층을 식각하고 절연막 패턴을 제거한 다음, 상기 결과물을 열처리하여 실리사이드막을 형성하면 원하는 부위에만 실리사이드막이 형성된다.
이상과 같이 본 발명에 의하면, 절연막 패턴을 마스크로 하여 실리사이드막을 형성할 금속층을 식각함으로써 원하는 부위에만 실리사이드막을 형성할 수 있다.
Description
본 발명은 실리사이드막을 갖는 반도체 장치를 제조하는 방법에 관한 것으로, 특히 원하는 부위에만 국부적으로 실리사이드막을 형성하는 방법에 관한 것이다.
최근, 초고속 반도체 메모리 소자의 개발을 위해 가능한 한 컨택 저항을 줄이는 것이 요구되고 있다. 이러한 요구에 따라서, 컨택 부위를 종래의 다결정 실리콘 대신에 실리사이드막으로 형성하는 반도체 장치가 늘어나고 있다. 이러한 실리사이드막은 텅스텐(W), 타이타늄(Ti), 코발트(Co) 등의 고융점 금속과 실리콘(Si)을 열처리하여 형성하는데, 특히 최근에는 자기정렬 실리사이드막(self-aligned silicide, salicide라고도 한다) 공정이 일반화되었다.
현재 자기정렬 실리사이드막 형성공정은 별도의 마스크없이 자동 정렬되어 컨택 형성 영역에 실리사이드막이 형성되도록 하므로 공정이 단순하고, 컨택 저항을 낮게 하여 저전압, 고속 장치에 매우 유용하게 사용되고 있지만, 실리사이드막이 형성되지 않아야 하는 부위에도 공정상 어쩔 수 없이 실리사이드막이 형성된다는 단점이 있다.
일예로 반도체 메모리 장치에서 정전기 방전(Electro-statiic discharge, 이하 ESD라 한다)에 의한 불량을 방지하기 위해 ESD 방지 트랜지스터를 메모리셀용 트랜지스터와 함께 반도체 기판에 형성하게 되는데, 이 ESD 방지 트랜지스터의 소스, 드레인 영역은 메모리셀용 트랜지스터와 달리 저항이 낮으면 오히려 불리하다. 그러나, 전술한 공정상 어려움 때문에 메모리셀용 트랜지스터의 컨택 저항을 낮추기 위한 실리사이드막이 ESD 방지 트랜지스터의 소스, 드레인 영역에도 형성되어 ESD 방지 트랜지스터가 제 기능을 다하지 못하게 되는 문제가 있다. 이를 도시한 것이 도1로서, 반도체 기판(10)에 소자분리영역(11)을 형성하고 메모리셀용 트랜지스터의 게이트 전극(12) 및 ESD 방지 트랜지스터의 게이트 전극(15)을 형성한 다음, 그 위에 금속층을 적층하고 실리사이드화하면 메모리셀용 트랜지스터 영역(13,14)뿐만 아니라, ESD 방지 트랜지스터 영역(16,17)에도 실리사이드막이 형성됨을 알 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전술한 바와 같은 문제점을 극복하기 위하여 원하는 부위에만 실리사이드막을 형성하는 방법을 제공하는 데에 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따라 국부적으로 실리사이드막을 형성하는 방법은 다음과 같다. 먼저 게이트전극이 형성된 실리콘 기판 상에 실리사이드막 형성을 위한 금속층을 적층하고 그 위에 절연막을 적층한다. 이어서, 절연막 상에 실리사이드막이 형성되지 않아야 할 부위를 노출하는 포토레지스트 패턴을 형성하고 이 포토레지스트 패턴을 마스크로 하여 절연막을 식각하여 절연막 패턴을 형성한 다음, 포토레지스트 패턴을 제거한다. 절연막 패턴을 마스크로 하여 금속층을 식각하고 절연막 패턴을 제거한 다음, 상기 결과물을 열처리하여 실리사이드막을 형성하면 원하는 부위에만 실리사이드막이 형성된다.
여기서, 실리사이드막 형성을 위한 금속층의 재료로는 타이타늄이나 코발트 등의 고융점 금속으로 할 수 있고, 절연막의 재료로는 실리콘 질화막이나 실리콘 산화막을 사용할 수 있다.
또한, 금속층을 식각하는 방법으로는 황산용액 또는 질산페록시아세틸(peroxyacetyl nitrate)과 과산화수소(H2O2)의 혼합용액을 에천트로 하여 습식식각하는 것이 바람직하다.
이상과 같이 본 발명에 의하면, 절연막 패턴을 마스크로 하여 실리사이드막을 형성할 금속층을 식각함으로써 원하는 부위에만 실리사이드막을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 실리사이드막 형성방법을 설명한다.
도2a에 도시된 바와 같이, 소자분리영역(21)이 형성된 반도체 기판(20) 위에 메모리셀용 트랜지스터의 게이트전극(22) 및 ESD 방지 트랜지스터의 게이트전극을 형성한다. 여기서 게이트전극(22)은 그 윗면에 실리사이드막이 형성되는 부분으로, 다결정 실리콘으로 형성된다.
이어서, 반도체 기판(20)과 게이트전극(22,23) 전면에 실리사이드막을 형성하기 위한 금속층(24)을 적층한다. 이 금속층(24)의 재료로는 타이타늄(Ti)이나 코발트(Co) 등의 고융점 금속이 될 수 있다. 이때 금속층의 재료로 타이타늄을 사용한다면, 게이트전극의 측벽 스페이서는 실리콘 질화막을 사용하는 것이 바람직하다. 이는 만약, 금속층이 타이타늄이고 측벽 스페이서를 실리콘 산화막으로 형성했다면 후속 실리사이드화 공정에서 측벽 스페이서에 실리사이드막이 약간 형성되어 단락이 발생할 수도 있기 때문이다.
이어서, 금속층(24) 전면에 나중에 금속층(24) 식각시 마스크가 될 절연막(25)을 적층한다. 이 절연막(25)은 실리콘 질화막이나 실리콘 산화막이 될 수 있다.
이어서, 실리사이드막이 형성되지 않아야 할 부위 즉, ESD 방지 트랜지스터 영역을 노출하는 포토레지스트 패턴(26)을 형성하고 이를 마스크로 하여 절연막(25)을 식각하면 도2b와 같이 절연막 패턴(25')이 형성된다. 본 실시예에서는, 메모리셀용 트랜지스터 영역(소자분리영역(21)의 오른쪽 트랜지스터)에만 실리사이드막이 형성될 수 있도록 그 위에만 절연막 패턴(25')이 남도록 하고, ESD 방지 트랜지스터 영역(소자분리영역(21)의 왼쪽 트랜지스터)에는 절연막을 제거하여 금속층(24)이 노출되도록 하였다.
이렇게 하여 얻어진 절연막 패턴(25')을 마스크로 하여 금속층(24)을 식각하면, 도2c와 같이 실리사이드막이 형성될 부위인 메모리셀용 트랜지스터 영역에만 금속층(24')이 남고, ESD 방지 트랜지스터 영역에는 금속층이 제거되어 게이트전극(23) 및 반도체 기판이 노출된다. 이때 금속층(24)의 식각방법은, 황산용액 또는 질산페록시아세틸(peroxyacetyl nitrate)과 과산화수소(H2O2)의 혼합용액을 에천트로 하여 습식식각하는 것이 바람직하다.
이어서, 절연막 패턴(25')을 제거하고 열처리하여 실리사이드화 공정을 수행하면 도2d와 같이, 메모리셀용 트랜지스터 영역(27,28)에만 실리사이드막이 형성되고 ESD 방지 트랜지스터 영역에는 실리사이드막이 형성되지 않게 되어 원하는 결과를 얻을 수 있다. 이때 게이트전극(22)의 측벽 스페이서 상에 존재하는 금속층은 실리사이드화하지 않고 남게 되는데, 이는 다시 습식식각에 의해 제거된다.
한편, 도3a 내지 도3c는 상술한 도2a 내지 도2d에 도시된 것과 다른 부위에 실리사이드막이 형성된 반도체 장치를 도시한 단면도로서, 메모리셀용 트랜지스터 영역(37,38)뿐만 아니라 ESD 방지 트랜지스터의 게이트전극(33) 위(39)에도 실리사이드막이 형성되어 있다. 도3a 내지 도3c에 도시된 것은 도2a 내지 도2d에 도시된 것과 기본적으로 그 형성방법이 동일한데, 다만, ESD 방지 트랜지스터의 게이트전극(33) 위에도 포토레지스터 패턴(36)을 형성함으로써, 그 아래에 절연막 패턴(35')이 남는다는 점이 다르다. 그에 따라 게이트전극(33) 위에도 금속층(34')이 남고, 게이트전극(33') 위에도 실리사이드막(39)이 형성된다.
이상 상술한 바와 같이 본 발명에 따르면, 실리사이드막 형성을 위한 금속층 위에 금속층 식각을 위한 절연막 패턴을 형성하고 이 절연막 패턴을 마스크로 하여, 종래 통상의 사진식각방법에 의한 건식식각이 곤란했던 금속층을 습식식각함으로써, 원하는 부위에만 실리사이드막을 형성할 수 있게 된다.
본 발명은 실리사이드막이 형성되지 않아야 하는 영역으로서 ESD 방지 트랜지스터를 들어 설명하였지만, ESD 방지 트랜지스터 뿐만 아니라 실리사이드막이 형성되지 않아야 하는 영역이 존재하여 국부적으로 실리사이드막을 형성하여야 할 필요가 있는 곳에는 어디든지 적용가능하다.
도 1은 종래의 방법에 따라 실리사이드막을 형성한 반도체 장치를 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명에 따라 국부적으로 실리사이드막을 형성한 반도체 장치의 일예를 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명에 따라 국부적으로 실리사이드막을 형성한 반도체 장치의 다른 예를 도시한 단면도이다.
Claims (5)
- 실리사이드막이 형성되어야 할 영역과 실리사이드막이 형성되지 않아야 할 영역이 존재하는, 게이트전극이 형성된 실리콘 기판 상에 실리사이드막 형성을 위한 금속층을 적층하는 단계;상기 금속층 전면에 절연막을 적층하는 단계;상기 절연막 상에 실리사이드막이 형성되지 않아야 할 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 식각하여 절연막 패턴을 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 절연막 패턴을 마스크로 하여 상기 금속층을 식각하는 단계;상기 절연막 패턴을 제거하는 단계; 및상기 결과물을 열처리하여 국부적으로 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 금속층은 타이타늄(Ti) 또는 코발트(Co)로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
- 제2항에 있어서, 상기 절연막은 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 금속층을 식각하는 단계의 식각방법은 황산용액 또는 질산페록시아세틸과 과산화수소의 혼합용액을 에천트로 사용하여 습식식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 실리사이드막이 형성되지 않아야 할 영역은 정전기 방전 방지 트랜지스터 영역인 것을 특징으로 하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0025893A KR100480586B1 (ko) | 1998-06-30 | 1998-06-30 | 국부적인 실리사이드막을 갖는 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0025893A KR100480586B1 (ko) | 1998-06-30 | 1998-06-30 | 국부적인 실리사이드막을 갖는 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000004457A KR20000004457A (ko) | 2000-01-25 |
| KR100480586B1 true KR100480586B1 (ko) | 2005-06-08 |
Family
ID=19542278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0025893A KR100480586B1 (ko) | 1998-06-30 | 1998-06-30 | 국부적인 실리사이드막을 갖는 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100480586B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745905B1 (ko) * | 2001-06-30 | 2007-08-02 | 주식회사 하이닉스반도체 | 텅스텐 비트 라인 형성 방법 |
-
1998
- 1998-06-30 KR KR10-1998-0025893A patent/KR100480586B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000004457A (ko) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100215845B1 (ko) | 반도체소자 제조방법 | |
| JPH1050986A (ja) | 半導体装置のｍｏｓトランジスター及びその製造方法 | |
| JPH03218626A (ja) | 半導体装置の配線接触構造 | |
| KR100465874B1 (ko) | 반도체 소자 제조방법 | |
| KR100480586B1 (ko) | 국부적인 실리사이드막을 갖는 반도체 장치의 제조방법 | |
| KR20020049929A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US20030042552A1 (en) | Semiconductor device having metal silicide layer and method of manufacturing the same | |
| KR0129984B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100558540B1 (ko) | 반도체 소자 제조방법 | |
| KR100243738B1 (ko) | 반도체 소자의 제조 방법(Method for manufacturing semiconductor device) | |
| KR100627570B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100334869B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100292052B1 (ko) | 반도체장치의제조방법 | |
| US6191019B1 (en) | Method for forming a polysilicon layer in a polycide process flow | |
| KR101123041B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100219064B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR19980083005A (ko) | 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조 방법 | |
| KR100432893B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100215836B1 (ko) | 반도체 소자의 제조방법 | |
| KR100342823B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100469149B1 (ko) | 반도체소자의제조방법 | |
| KR100405452B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JP2005116864A (ja) | 半導体装置の製造方法 | |
| KR100246784B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR100469915B1 (ko) | 듀얼게이트전극제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100315 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |