KR100405452B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명의 반도체 소자는, 트랜지스터의 게이트 전극 외측벽에 형성된 스페이서와; 상기 스페이서를 덮도록 상기 게이트 전극 가장자리로부터 상기 스페이서와 인접한 상기 소스/드레인 영역의 일부분까지 형성된 SBL과; 상기 SBL이 형성되지 않은 상기 게이트 전극 및 소스/드레인 영역 상부에 형성된 실리사이드막;을 포함하여 구성되며, 상기와 같이 게이트 전극의 가장자리로부터 상기 게이트 전극에 인접한 n+(p+) 확산저항영역에 걸쳐 SBL을 형성함으로써 통상의 살리사이드 공정시 게이트 측벽에 형성되는 스페이서를 보호하고 게이트와 소스/드레인 영역간 누설전류를 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 ESD(Electro Static Discharge)를 개선하기 위한 반도체 소자 및 그의 제조방법에 관한 것이다.
최근 소자의 고집적화에 따른 저전력화 추세에도 불구하고 소자성능은 향상되어야 하는 부담을 안고 있다. 이러한 소자의 퍼포먼스(performance) 향상을 위하여 공정적으로 많은 기술들이 연구 및 개발되고 있으며, 그 중 하나가 액티브 저항을 감소시켜 전체 소자의 성능을 향상시키는 것이며, 이에 대한 대표적인 기술로서 액티브 영역을 실리사이드화하는 방법인 살리사이드(SALICIDE:Self ALigned siliCIDE)공정을 들 수 있다.
실제 액티브 영역의 시트(sheet) 저항은 공정에 따라 약간 차이가 있으나 보통 n+ 확산(diffusion)저항의 경우 약 60∼90｜9/sq이고, p+ 확산저항의 경우는 100∼150｜9/sq 정도이며, 이러한 저항은 소자의 성능을 향상시키는데 큰 장애요소로 작용하며, 이를 상기 살리사이드 공정을 이용하여 n+/p+ 확산저항영역을 실리사이드화하면 시트 저항은 각각
정도로 크게 감소하여 이로인한 소자의 성능(속도)을 1.5 내지 3배 정도 향상시킬 수 있으며, 이러한 효과는 전원전압이 낮을수록 크다.
그리고 상기와 같은 장점 때문에 최근의 기술 및 향후 기술 추세는 살리사이드 공정이 각광을 바도 있으며, 이에대한 연구가 활발히 진행되는 중이다.
그러나 상기 살리사이드 공정은 상기와 같은 장점에도 불구하여 여러가지 문제점도 함께 지적되고 있는데, 그 중 하나가 상기 n+/p+ 확산저항이 크게 감소함으로인해 발생되는 입력/출력(I/O) 단자의 정전기 특성열화이다. 따라서 이러한 공정상의 문제를 해결하기 위해 상기 입력/출력 부분의 보호를 위해 액티브 영역의 일부를 살리사이드가 형성되지 않도록 하는 SBL(Salicide Block Layer)을 사용하게 되었다.
도 1 은 n+(또는 p+) 확산영역인 소스/드레인 영역(5,6)에 SBL(7)을 사용한 종래의 살리사이드 구조를 도시한 것으로, 이를 개략적으로 설명하면 다음과 같다.
상기 SBL(7)은 상기 게이트 전극(3) 사이드에 스페이서(4)를 형성한 후 살리사이드를 형성하기 전에 먼저 상기 소스/드레인 영역에 실리콘 나이트라이드(SiN)나 산화막(SiO2)로 형성하며, 이어서 게이트 전극(3) 상부 및 SBL(7)을 제외한 소스/드레인 영역(5,6)에 실리사이드를 형성한다.
그러나 n+(또는 p+) 확산영역에 상기와 같은 SBL(7)을 형성하는 구조는 SBL(7) 형성을 위한 식각공정시 상기 스페이서(5)에 어택(attack)을 주게되어 실리사이드 침해(encroachment)에 의한 게이트 전극와 드레인/소스영역간의 쇼트가 발생할 수 있는 문제점이 있다.
따라서 본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 상기 SBL을 게이트 전극의 가장자리로부터 상기 게이트 전극에 인접한 n+(p+) 확산저항영역을 덮도록 함으로써 통상의 살리사이드 공정시 게이트 측벽에 형성되는 스페이서를 보호하고 게이트와 소스/드레인 영역간 누설전류를 방지할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 소자를 효율적으로 제조할 수 있는 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는, 반도체 기판의 활성영역에 게이트 전극과 소스/드레인 영역으로 이루어진 트랜지스터를 구비하는 반도체 소자에 있어서,
상기 반도체 소자는 게이트 전극 외측벽에 형성된 스페이서와;
상기 스페이서를 덮도록 상기 게이트 전극 가장자리로부터 상기 스페이서와 인접한 상기 소스/드레인 영역의 일부분까지 형성된 SBL과;
상기 SBL이 형성되지 않은 상기 게이트 전극 및 소스/드레인 영역 상부에 형성된 실리사이드막;을 포함하여 구성된 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판의 액티브 영역에 게이트 산화막 및 폴리실리콘층을 형성한 후 동일한 식각마스크를 적용하여 게이트 전극패턴을 형성하는 단계와;
상기 결과물의 표면에 산화막을 성장시킨 후 식각하여 상기 게이트 전극 패턴 외측벽에 스페이서를 형성하는 단계와;
상기 게이트 전극 패턴 및 스페이서를 마스크로 하여 상기 액티브 영역에 불순물을 이온주입함으로써 소스/드레인 영역을 형성하는 단계와;
상기 결과물의 표면에 절연막을 성장시킨 후 식각하여 상기 게이트 전극 패턴 가장자리로부터 상기 스페이서와 인접한 상기 소스/드레인 영역의 일부분을 덮도록 SBL을 형성하는 단계와;
상기 결과물의 표면에 고융점금속막을 증착시킨 후 실리사이드화하여 실리사이드막을 형성하고 미반응 고융점금속막을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
도 1 은 종래의 기술에 의한 반도체 소자의 구조를 도시한 단면도.
도 2 는 본 발명에 의한 반도체 소자의 구조를 도시한 평면도.
도 3 내지 도 6 은 도 2 의 반도체 소자를 제조하는 공정순서에 따른 수직 구조를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
52 : 게이트 산화막53 : 게이트 전극 패턴
54 : 스페이서55 : 소스영역
56 : 드레인 영역57 : SBL
58 : 고융점 금속막59 : 실리사이드막
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
본 발명의 반도체 소자는, 도 2 에 도시한 바와 같이 콘택(11) 주변부에 SBL(13)이 형성되지 않도록 한 것으로 제조방법은 다음과 같다.
먼저 도 3 에 도시한 바와 같이 반도체 기판(51)의 활성영역에 게이트 산화막(52)을 성장시킨 후 그 위에 폴리실리콘을 소정의 두께로 증착시키고 사진식각공정을 이용하여 상기 증착된 폴리실리콘 및 게이트 산화막(52)을 식각하여 전극패턴(53)을 형성하고, 결과물의 표면에 산화막을 성장시킨 후 전면 에치백(etch back)하여 상기 게이트 전극패턴(53) 측벽에 스페이서(54)를 형성하며, 계속하여 상기 게이트 전극 패턴(53) 및 스페이서(54)를 마스크로 하여 상기 반도체 기판 내에 불순물을 이온주입 및 확산시켜 소스/드레인 영역(55,56)을 형성한다.
이어서 도 4 및 도 5 에 도시한 바와 같이 상기 결과물의 전면에 절연막으로서 예를들면 실리콘 질화막 또는 실리콘 산화막을 성장시킨 후 사진식각공정을 이용하여 식각함으로써 상기 게이트 전극 패턴 가장자리로부터 상기 스페이서와 인접한 상기 소스/드레인 영역의 일부분을 덮는 SBL(57)을 형성하고, 결과물의 전면에 고융점금속으로서 예를들면 Ti를 증착시켜 고융점금속막(58)을 형성한다.
이어서 도 6 에 도시한 바와 같이 상기 고융점금속막(58)을 열처리하여 실리콘과 반응시킴으로써 실리사이드막(59)을 형성하고 미반응 고융점금속막(58)을 제거한다.
이상에서와 같이 본 발명에 의하면, 게이트 전극의 가장자리로부터 상기 게이트 전극에 인접한 n+(p+) 확산저항영역에 걸쳐 SBL을 형성함으로써 통상의 살리사이드 공정시 게이트 측벽에 형성되는 스페이서를 보호하고 게이트와 소스/드레인 영역간 누설전류를 방지할 수 있는 효과가 있다.
Claims (4)
- 반도체 기판의 활성영역에 게이트 전극과 소스/드레인 영역으로 이루어진 트랜지스터를 구비하는 반도체 소자에 있어서,상기 반도체 소자는 게이트 전극 외측벽에 형성된 스페이서와;상기 스페이서를 덮도록 상기 게이트 전극 가장자리로부터 상기 스페이서와 인접한 상기 소스/드레인 영역의 일부분까지 형성된 SBL과;상기 SBL이 형성되지 않은 상기 게이트 전극 및 소스/드레인 영역 상부에 형성된 실리사이드막;을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 SBL은 산화막임을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 SBL은 실리콘 나이트라이드임을 특징으로 하는 반도체 소자.
- 반도체 기판의 액티브 영역에 게이트 산화막 및 폴리실리콘층을 형성한 후 동일한 식각마스크를 적용하여 게이트 전극패턴을 형성하는 단계와;상기 결과물의 표면에 산화막을 성장시킨 후 식각하여 상기 게이트 전극 패턴 외측벽에 스페이서를 형성하는 단계와;상기 게이트 전극 패턴 및 스페이서를 마스크로 하여 상기 액티브 영역에 불순물을 이온주입함으로써 소스/드레인 영역을 형성하는 단계와;상기 결과물의 표면에 절연막을 성장시킨 후 식각하여 상기 게이트 전극 패턴 가장자리로부터 상기 스페이서와 인접한 상기 소스/드레인 영역의 일부분을 덮도록 SBL을 형성하는 단계와;상기 결과물의 표면에 고융점금속막을 증착시킨 후 실리사이드화하여 실리사이드막을 형성하고 미반응 고융점금속막을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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