KR100505626B1 - 반도체소자의 금속 실리사이드막 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 금속 실리사이드막은 소오스, 드레인 및 게이트 전극을 포함하는 트랜지스터가 형성된 실리콘 기판의 전면에 금속막을 증착하는 단계와, 상기 금속막이 형성된 실리콘 기판을 상기 게이트 전극과 상기 소오스 및 드레인 사이에 브릿지가 발생하지 않도록 제1 온도에서 열처리하여 상기 소오스 및 드레인과 상기 게이트 전극 상에 고저항의 금속 실리사이드막을 형성하는 단계와, 상기 제1 온도에서 열처리시 발생되는 미반응물질을 제거하는 단계와, 상기 고저항의 금속 실리사이드막이 형성된 실리콘 기판을 실리콘 소스 분위기에서 상기 제1 온도보다 높은 제2 온도로 열처리하여 상기 소오스 및 드레인과 상기 게이트 전극 상에 저저항의 금속 실리사이드막을 형성하는 단계를 포함한다. 이로써, 본 발명은 고저항의 실리사이드막과 실리콘 기판의 계면과 고저항의 금속 실리사이드막의 상부 표면에서도 실리시데이션 반응이 진행하여 금속 실리사이드막의 표면 모폴로지가 개선되고 얕은 접합에서 접한 리키지 특성을 개선시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 금속 실리사이드막 형성 방법에 관한 것이다.
일반적으로, 반도체 소자에서 동작 속도를 향상시키기 위하여 저저항의 금속 실리사이드막을 이용한다. 상기 저저항의 금속 실리사이드막은 높은 동작 속도를 요구하는 소자에서 트랜지스터를 형성한 후 소오스 및 드레인 지역에만 형성한다.
상기 금속 실리사이드막의 형성과정을 자세하게 살펴보면, 소오스, 드레인, 게이트 산화막 및 게이트 전극을 구비한 트랜지스터가 형성된 실리콘 기판의 전면에 실리사이드용 금속막을 형성한다. 이어서, 상기 금속막이 형성된 실리콘 기판을 열처리한다. 다음에, 상기 열처리시 미반응된 금속막을 제거하여 게이트와 소오스 및 드레인 지역에만 선택적으로 금속 실리사이드막을 형성한다.
그런데, 상술한 방법으로 만들어지는 금속 실리사이드막의 표면 모폴로지는 불량하고, 상기 소오스 및 드레인 상에서 금속 실리사이드막이 형성될 때 소오스 및 드레인 하부의 실리콘 기판의 실리콘이 소모되어 얕은 접합에서는 접합 리키지 특성이 좋지 못한 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 표면 모폴로지 및 리키지 특성을 개선할 수 있는 반도체 소자의 금속 실리사이드막 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소오스, 드레인 및 게이트 전극을 포함하는 트랜지스터가 형성된 실리콘 기판의 전면에 금속막을 증착하는 단계와, 상기 금속막이 형성된 실리콘 기판을 상기 게이트 전극과 상기 소오스 및 드레인 사이에 브릿지가 발생하지 않도록 제1 온도에서 열처리하여 상기 소오스 및 드레인과 상기 게이트 전극 상에 고저항의 금속 실리사이드막을 형성하는 단계와, 상기 제1 온도에서 열처리시 발생되는 미반응물질을 제거하는 단계와, 상기 고저항의 금속 실리사이드막이 형성된 실리콘 기판을 실리콘 소스 분위기에서 상기 제1 온도보다 높은 제2 온도로 열처리하여 상기 소오스 및 드레인과 상기 게이트 전극 상에 저저항의 금속 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성 방법을 제공한다.
상기 실리콘 소스는 사일렌 또는 디사일렌 가스를 공급하거나 실리콘 이온주입을 통하여 공급할 수 있다. 상기 사일렌 또는 디사일렌 가스는 열적 방법이나 플라즈마 또는 레이져를 이용하여 공급할 수 있다.
이상과 같이 본 발명은 고저항의 실리사이드막과 실리콘 기판의 계면과 고저항의 금속 실리사이드막의 상부 표면에서도 실리시데이션 반응이 진행하여 금속 실리사이드막의 표면 모폴로지가 개선되고 얕은 접합에서 접한 리키지 특성을 개선시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 4는 본 발명에 의한 반도체 소자의 금속 실리사이드막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 1은 실리콘 기판(1) 상에 트랜지스터를 형성하는 단계를 나타낸다. 구체적으로, 실리콘 기판(1)에 분리영역을 한정하여 액티브 영역을 형성한다. 이어서, 상기 액티브 영역 상에 게이트 산화막(미도시), 게이트 전극(5)과 스페이서(7)를 형성한다. 다음에, 상기 게이트 전극(5) 및 스페이서(7)가 형성된 실리콘 기판(1)에 불순물, 예컨대 As, B 등을 이온주입한 후 열처리하여 소오스(9) 및 드레인(11)을 형성한다. 결과적으로, 소오스(9), 드레인(11), 게이트 산화막, 게이트 전극(5) 및 스페이서(7)을 포함하는 트랜지스터가 형성된다.
도 2는 실리사이드용 금속막(13)을 증착하는 단계를 나타낸다. 구체적으로, 상기 소오스(9), 드레인(11), 게이트 산화막, 게이트 전극(5) 및 스페이서(7)을 포함하는 트랜지스터가 형성된 실리콘 기판(1)의 전면에 실리사이드용 금속막(13)을 형성한다. 상기 금속막은 Ti, Co, Ni 또는 Pt를 이용한다.
도 3은 고저항의 금속 실리사이드막(15)을 형성하는 단계를 나타낸다. 구체적으로, 상기 금속막(13)이 형성된 실리콘 기판(1)을 상기 게이트 전극(5)과 상기 소오스(9) 및 드레인(11) 사이에 브릿지가 발생하지 않도록 질소나 아르곤 분위기의 제1 온도에서 열처리하여 1차로 실리시데이션(silicidation) 반응을 수행한다. 상기 제1 온도는 금속막의 종류에 따라서 다르게 수행한다. 이렇게 되면, 상기 소오스(9) 및 드레인(11)과 상기 게이트 전극(5) 상에 고저항의 금속 실리사이드막(15)이 형성된다. 예컨대, 금속막(13)을 Co로 형성하면, 고저항의 금속 실리사이드막(15)으로 CoSi가 형성된다. 다음에, 상기 제1 온도에서 열처리시 발생되는 미반응물질의 금속막(13)을 제거한다.
도 4는 저저항의 금속 실리사이드막을 형성하는 단계를 나타낸다. 구체적으로, 상기 고저항의 금속 실리사이드막(15)이 형성된 실리콘 기판(1)을 실리콘 소스, 예컨대 사일렌(silane) 또는 디사일렌(disilane) 가스 분위기에서 제1 온도보다 높은 제2 온도로 열처리하여 2차로 실리시데이션 공정을 수행한다. 그리고, 상기 사일렌 또는 디사일렌 가스는 열적 방법이나 플라즈마 또는 레이져를 이용하여 공급한다. 본 실시예에서는 사일렌 또는 디사일렌 가스 분위기를 이용하여 실리콘를 공급하였으나, 실리콘 이온주입을 통하여 공급할 수 도 있다. 이렇게 2차 실리시데이션 공정을 수행하고 나면, 상기 소오스(9) 및 드레인(11)과 상기 게이트 전극(5) 상에 저저항의 금속 실리사이드막(17)이 형성된다. 예컨대, 금속막(13)을 Co로 형성하면, 저저항의 금속 실리사이드막(17)으로 CoSi2가 형성된다.
도 5 및 도 6은 각각 2차 실리시데이션 공정시 일반적인 열처리 방법과 실리콘 소스을 공급한 후 열처리 한 경우의 실리콘 기판 상의 금속 실리사이드막의 형성과정을 설명하기 위하여 도시한 도면이다.
구체적으로, 도 5의 좌측 도면은 실리콘 기판의 소오스 및 드레인 상에 고저항의 금속 실리사이드막, 예컨대 CoSi가 형성되어 있는 것을 나타내며, 2차의 실리시데이션 공정을 진행하면 실리콘 기판과 고저항의 금속 실리사이드막의 계면(참조부호 a)에서 반응이 일어나 도 5의 우측도면에 보듯이 저저항의 금속 실리사이드막, 예컨대 CoSi2이 형성된다.
그리고, 도 6의 좌측도면은 실리콘 기판 상에 고저항의 금속 실리사이드막, 예컨대 CoSi와 실리콘 소스가 공급되어 있는 것을 나타내며, 2차의 실리시데이션 공정을 진행하면 실리콘 기판과 고저항의 금속 실리사이드막의 계면(참조부호 b)뿐만 아니라 상기 고저항의 금속 실리사이드막 표면(참조부호 c)에서도 반응이 일어나 도 6의 우측도면에 보듯이 저저항의 금속 실리사이드막, 예컨대 CoSi2가 형성된다. 이렇게 되면, 도 6은 도 5와 비교하여 금속 실리사이드막의 표면 모폴로지가 개선되고, 얕은 접합에 적용할 경우 접합 쪽의 실리콘 소모가 작다. 즉 도 5의 실리콘 기판의 두께는 A인데 반하여, 도 6에서는 도 5와 비교하여 α만큼 두꺼운 A + α가 되어 실리콘 기판의 실리콘 잔류량이 증가하여 얕은 접합에서 접합 리키지 특성을 개선시킬 수 있다.
도 7은 각각 2차 실리시데이션 공정시 일반적인 열처리 방법과 실리콘 소스를 공급한 후 열처리 한 경우의 금속 실리사이드막의 저항 특성을 설명하기 위하여 도시한 그래프이다. 도 7에서, X축은 저항(Ω)이며, Y축은 분포를 나타낸다.
구체적으로, 도 7의 a는 2차 실리시데이션 공정시 일반적인 열처리 방법에 의한 저항 특성이며, 도 7의 b는 2차 실리시데이션 공정시 실리콘 소스를 공급한 후 열처리 한 경우의 금속 실리사이드막의 저항 특성이다. 도 7의 a 및 b에 보듯이 실리콘 소스를 공급한 후 실리시데이션 공정을 진행한 도 7의 b의 경우 금속 실리사이드막의 저항 특성이 개선됨을 알 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같은 본 발명은 실리콘 소스를 공급한 후 2차 열처리 공정을 통하여 2차 실리시데이션 공정을 수행한다. 이에 따라, 본 발명은 고저항의 금속 실리사이드막와 실리콘 기판의 계면에서만 실리시데이션 반응이 진행하지 않고 고저항의 실리사이드막과 실리콘 기판의 계면과 고저항의 금속 실리사이드막의 상부 표면에서도 실리시데이션 반응이 진행한다. 이렇게 되면, 금속 실리사이드막의 표면 모폴로지가 개선되고, 소오스 및 드레인 하부의 실리콘 기판의 실리콘 소모량을 감소시켜 얕은 접합에서 접한 리키지 특성을 개선시킬 수 있다.
도 1 내지 도 4는 본 발명에 의한 반도체 소자의 금속 실리사이드막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 5 및 도 6은 각각 2차 실리시데이션 공정시 일반적인 열처리 방법과 실리콘 소스을 공급한 후 열처리 한 경우의 실리콘 기판 상의 금속 실리사이드막의 형성과정을 설명하기 위하여 도시한 도면이다.
도 7은 각각 2차 실리시데이션 공정시 일반적인 열처리 방법과 실리콘 소스를 공급한 후 열처리 한 경우의 금속 실리사이드막의 저항 특성을 설명하기 위하여 도시한 그래프이다.
Claims (3)
- 소오스, 드레인 및 게이트 전극을 포함하는 트랜지스터가 형성된 실리콘 기판의 전면에 금속막을 증착하는 단계;상기 금속막이 형성된 실리콘 기판을 상기 게이트 전극과 상기 소오스 및 드레인 사이에 브릿지가 발생하지 않도록 제1 온도에서 열처리하여 상기 소오스 및 드레인과 상기 게이트 전극 상에 고저항의 금속 실리사이드막을 형성하는 단계;상기 제1 온도에서 열처리시 발생되는 미반응물질을 제거하는 단계; 및상기 고저항의 금속 실리사이드막이 형성된 실리콘 기판을 실리콘 소스 분위기에서 상기 제1 온도보다 높은 제2 온도로 열처리하여 상기 소오스 및 드레인과 상기 게이트 전극 상에 저저항의 금속 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 실리사이드막 형성 방법.
- 제1항에 있어서, 상기 실리콘 소스은 사일렌 또는 디사일렌 가스를 공급하거나, 실리콘 이온주입을 통하여 공급하는 것을 특징으로 하는 금속 실리사이드막 형성 방법.
- 제2항에 있어서, 상기 사일렌 또는 디사일렌 가스는 열적 방법이나 플라즈마 또는 레이져를 이용하여 수행하는 것을 특징으로 하는 금속 실리사이드막 형성 방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |