KR20010026811A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 게이트의 저항을 개선시키기 위해 텅스텐(W)이나 타이타늄(Ti)과 같은 내화성 금속(refractory metal)을 증착 및 열처리하여 폴리실리콘층상에 금속 실리사이드층이 형성된 폴리사이드(polycide) 게이트를 적용하고 있는데, 반도체 소자가 고집적화 및 소형화 되어감에 따라 게이트의 선폭이 감소되면서 금속 실리사이드의 그레인 사이즈보다 같거나 작아지게 되며, 이로 인하여 금속 실리사이드층에 응집 작용이 일어나면서 면저항이 급격히 증가되는 문제를 해결하기 위한 반도체 소자의 트랜지스터 제조 방법에 관하여 기술된다. 본 발명은 폴리실리콘 게이트를 형성한 후 스페이서를 형성하고, 폴리실리콘 게이트를 일정 두께 제거하여 리세스(recess)를 형성하고, 스페이서 내측의 리세스 부분에 아몰포스실리콘 스페이서를 형성하여 표면적을 증대시킨 후, 내화성 금속을 증착 및 열처리하여 금속 실리사이드층을 형성하므로, 폴리사이드 게이트의 면저항을 낮출 수 있다.

Description

반도체 소자의 트랜지스터 제조 방법 {Method of manufacturing a transistor in a semiconductor device}
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드 게이트의 면저항을 낮출 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화, 고속화되어 감에 따라 트랜지스터의 게이트로 더욱 낮은 저항을 갖는 도전성 물질을 필요로 하고 있으며, 또한 접합부에서의 낮은 콘택 저항을 요구하고 있다. 게이트의 저항을 낮추기 위한 하나의 방안으로 텅스텐(W)이나 타이타늄(Ti)과 같은 내화성 금속(refractory metal)을 증착 및 열처리하여 폴리실리콘층상에 금속 실리사이드층이 형성된 폴리사이드(polycide) 게이트를 적용하고 있다.
최근 0.25㎛ CMOS 테크날리지(technology)에서는 저 전력 및 고속의 소자 구현이 중요한데, 폴리사이드 게이트의 면저항은 게이트 선폭이 감소할 수록 증가되며, 0.2㎛ 이하의 선폭에서부터는 지수 함수적으로 급격히 증가한다. 이는, 게이트의 선폭이 감소되면서 금속 실리사이드의 그레인 사이즈(grain size)보다 같거나 작아지게 되며, 이로 인하여 금속 실리사이드층에 응집 작용(agglomeration)이 일어나면서 게이트의 면저항이 급격히 증가하게 된다. 따라서, 기존의 폴리사이드 게이트는 저 전력 및 고속의 소자에 적용하기 어려운 문제가 있다.
따라서, 본 발명은 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드 게이트의 면저항을 낮추어 저 전력 및 고속의 소자에 적용시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 산화막 및 폴리실리콘 게이트를 형성한 후, 산화막을 형성하는 단계; 상기 폴리실리콘 게이트 측벽에 질화 스페이서를 형성한 후, 소오스/드레인 접합부를 형성하는 단계; 폴리 식각 공정으로 상기 폴리실리콘 게이트를 일정 두께 식각하여 리세스를 형성하고, 이로 인하여 잔여 폴리실리콘이 남게되는 단계; 상기 질화 스페이서 내측의 상기 리세스 부분에 아몰포스실리콘 스페이서를 형성하는 단계; 상기 아몰포스실리콘 스페이서를 포함한 전체 구조상에 내화성 금속층을 증착한 후, 열처리를 실시하여 금속 실리사이드층을 형성하는 단계; 및 상기 열처리시 미반응된 상기 내화성 금속층을 제거하고, 이로 인하여 상기 잔여 폴리실리콘과 그 상부의 상기 금속 실리사이드층으로된 폴리사이드 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
11: 반도체 기판 12: 게이트 산화막
13: 폴리실리콘 게이트 13a: 잔여 폴리실리콘
14: 산화막 15: 질화 스페이서
16: LDD 구조의 소오스/드레인 접합부 17: 아몰포스실리콘 스페이서 18: 내화성 금속층 20: 리세스
78: 금속 실리사이드층 100: 폴리사이드 게이트
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)상에 게이트 산화막(12) 및 폴리실리콘층(13)을 순차적으로 증착한 후, 불순물을 도핑 시키고, 패터닝 공정을 통해 폴리실리콘 게이트(13)를 형성한다. 폴리 산화(poly oxidation)공정을 실시하여 산화막(14)을 형성한 후, LDD 이온 주입 공정을 실시하고, 폴리실리콘 게이트(13) 측벽에 질화 스페이서(15)를 형성한 후, 소오스/드레인 이온 주입 공정을 실시하여 LDD 구조의 소오스/드레인 접합부(16)를 형성한다.
상기에서, 폴리실리콘층(13)은 1500 내지 2000Å의 두께로 증착한다. 질화 스페이서(15)를 형성하기 위한 식각 공정시 액티브 영역상의 산화막(14)이 적어도 80 내지 100Å의 두께가 남도록 하는데, 이는 후속 폴리실리콘 게이트(13) 식각 공정시 액티브 영역을 보호하기 위해서이다.
도 1b를 참조하면, 폴리 식각 공정으로 폴리실리콘 게이트(13)를 일정 두께 식각하여 리세스(recess; 20)를 형성하고, 이로 인하여 잔여 폴리실리콘(13a)이 남게된다.
상기에서, 폴리 식각 공정은 식각 타겟을 800 내지 1000Å으로 한다.
도 1c를 참조하면, 리세스(20)가 형성된 전체 구조상에 아몰포스실리콘층 (17)을 증착한 후, 에치 백(etch back)하여 질화 스페이서(15) 내측의 리세스(20) 부분에 아몰포스실리콘 스페이서(17)를 형성한다.
상기에서, 아몰포스실리콘층(17)은 800 내지 1000Å의 두께로 증착한다. 증착 및 에치 백으로 형성된 아몰포스실리콘 스페이서(17)는 하부의 구조에 의해 표면적이 증대된다.
도 1d를 참조하면, 아몰포스실리콘 스페이서(17)를 포함한 전체 구조상에 내화성 금속층(18)을 증착한다.
상기에서, 내화성 금속층(18)은 주로 타이타늄(Ti)이나 텅스텐(W)을 증착하여 형성된다.
도 1e를 참조하면, 내화성 금속층(18)을 증착한 후에 열처리하여 금속 실리사이드층(78)을 형성하고, 미반응된 내화성 금속층(18)을 제거하여 잔여 폴리실리콘(13a)과 그 상부의 금속 실리사이드층(78)으로된 폴리사이드 게이트(100)가 완성된다.
상술한 바와 같이, 본 발명은 폴리실리콘 게이트를 형성한 후 스페이서를 형성하고, 폴리실리콘 게이트를 일정 두께 제거하여 리세스를 형성하고, 스페이서 내측의 리세스 부분에 아몰포스실리콘 스페이서를 형성하여 표면적을 증대시킨 후, 내화성 금속을 증착 및 열처리하여 금속 실리사이드층을 형성하므로, 폴리사이드 게이트의 표면적이 증가되어 게이트 면저항을 낮출 수 있고, 아몰포스실리콘을 적용하므로 금속 실리사이드의 그레인 사이즈를 줄일 수 있어 저 전력 및 고속의 소자를 구현할 수 있다.

Claims (6)

  1. 반도체 기판 상에 게이트 산화막 및 폴리실리콘 게이트를 형성한 후, 산화막을 형성하는 단계;
    상기 폴리실리콘 게이트 측벽에 질화 스페이서를 형성한 후, 소오스/드레인 접합부를 형성하는 단계;
    폴리 식각 공정으로 상기 폴리실리콘 게이트를 일정 두께 식각하여 리세스를 형성하고, 이로 인하여 잔여 폴리실리콘이 남게되는 단계;
    상기 질화 스페이서 내측의 상기 리세스 부분에 아몰포스실리콘 스페이서를 형성하는 단계;
    상기 아몰포스실리콘 스페이서를 포함한 전체 구조상에 내화성 금속층을 증착한 후, 열처리를 실시하여 금속 실리사이드층을 형성하는 단계; 및
    상기 열처리시 미반응된 상기 내화성 금속층을 제거하고, 이로 인하여 상기 잔여 폴리실리콘과 그 상부의 상기 금속 실리사이드층으로된 폴리사이드 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘 게이트는 폴리실리콘층은 1500 내지 2000Å의 두께로 증착한 후, 패터닝 하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 질화 스페이서를 형성하기 위한 식각 공정시 액티브 영역상의 상기 산화막이 적어도 80 내지 100Å의 두께가 남도록 하는 것을 특징으로 반도체 소자의 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 폴리 식각 공정은 식각 타겟을 800 내지 1000Å으로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 제 1 항에 있어서,
    상기 아몰포스실리콘 스페이서는 상기 리세스가 형성된 전체 구조상에 아몰포스실리콘층)을 800 내지 1000Å의 두께로 증착한 후, 에치 백하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  6. 제 1 항에 있어서,
    상기 내화성 금속층은 타이타늄(Ti)이나 텅스텐(W)을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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KR100806837B1 (ko) * 2001-12-28 2008-02-25 매그나칩 반도체 유한회사 반도체 소자의 살리사이드 형성 방법

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